DE19705516C2

DE19705516C2 - Halbleiter-Anordnung aus Siliziumcarbid und Verfahren zu ihrer Herstellung

Info

Publication number: DE19705516C2
Application number: DE19705516A
Authority: DE
Inventors: Dethard Dr Peters; Reinhold Dr Schoerner; Johannes Dr Voelkl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-02-13
Filing date: 1997-02-13
Publication date: 1999-01-07
Anticipated expiration: 2017-02-14
Also published as: DE19705516A1

Description

Die Erfindung betrifft eine Halbleiter-Anordnung aus Siliziumcarbid, umfassend ein einkristallines, im 4H-Polytyp kristallisiertes Substrat und eine über eine Hauptoberfläche des Substrates aufgewachsene, im 6H- und/oder 3C-Polytyp kristallisierte Hauptschicht.

Die Erfindung bezieht sich außerdem auf ein Verfahren zur Herstellung dieser Halbleiter-Anordnung.

Anders als Silizium und Kohlenstoff kommt Siliziumcarbid vor in einer großen Vielzahl von kristallinen Modifikationen, die geläufig als "Polytypen" bezeichnet werden. In jedem Polytyp ist jedes Atom Silizium unmittelbar umgeben von vier tetra edrisch angeordneten Atomen des Kohlenstoffs, ebenso jedes Atom des Kohlenstoffs unmittelbar umgeben von vier tetra edrisch angeordneten Atomen des Siliziums. Jeder Polytyp ist darstellbar als Stapelung einander gleichender Anordnungen, deren jede ihrerseits als nichtperiodische Stapelung einer Anzahl von Ebenen darstellbar ist; dabei hat jede Ebene eine von drei möglichen Gestalten, und in der Anordnung wechseln stets Ebenen mit unterschiedlichen Gestalten einander ab. Eine Ebene ist zu verstehen als ebene Anordnung aus Tetra edern mit jeweils vier Atomen Silizium und einem Atom Kohlen stoff oder Vier Atomen Kohlenstoff und einem Atom Silizium.

Dabei gehört jedes der erwähnten vier Atome zu vier Tetra edern gemeinsam, deren drei in der Ebene angeordnet sind und deren einer in einer benachbarten Ebene angeordnet ist.

Jeder Polytyp des Siliziumcarbids ist gemäß geläufiger Praxis bezeichnet durch eine Kombination aus einer Zahl und einem Buchstaben; die Zahl gibt die Anzahl der Ebenen in der zuge hörigen Anordnung an, der Buchstabe gibt an, welches Kri stallsystem (H für hexagonal, C für kubisch und R für rhombo edrisch) dem Polytyp zugehört. Polytypen, die im vorliegenden Zusammenhang von Bedeutung sein können, sind 3C (der einzige kubische Polytyp), 4H, 6H und 15R.

Aus dem Aufsatz A. Yu. Maksimov et al., Tech. Phys. Lett., Bd. 20, 1994, S. 994-996 geht eine Halbleiter-Anordnung aus Siliziumcarbid nebst einem Verfahren zu seiner Herstellung hervor, welche Halbleiter-Anordnung ein im 4H-Polytyp kristallisiertes Substrat und eine darauf aufgewachsene, im 3C-Polytyp kristallisierte Schicht aufweist.

Der Aufsatz Yu. A. Vodakov et al., Kristall und Technik, Bd. 14, 1979, S. 729-740 beschreibt ausführlich Möglichkeiten, um auf einem Substrat aus Siliziumcarbid des 3C-, 4H-, 6H- oder 15R-Poly typs eine epitaxial aufwachsende Schicht durch Sublimation und Desublimation von Siliziumcarbid zu erzeugen.

Aus dem Aufsatz T. Yoshinobu et al., Appl. Phys. Lett., Bd. 60, 1992, S. 824-826 geht hervor, wie auf einem Substrat des 6H-Poly typs durch Molekularstrahlepitaxie eine Schicht des 3C-Poly typs gebildet werden kann.

Im Hinblick auf Anwendungen in der Mikroelektronik wird ver wiesen auf den Aufsatz K. Bergmann, ABB Technik 1/1996, S. 37-42. Daraus hervor geht ein Feldeffekttransistor mit isolierter Gate-Elektrode, also ein sogenannter MOSFET. Dieser ist ge bildet in einem Substrat aus Siliziumcarbid von ungenanntem Polytyp, welches schwach n-leitend dotiert ist. Auf einer ersten Oberfläche sind Source-Elektroden und eine Gate-Elek trode angeordnet. Die von dem Substrat isolierte Gate-Elek trode befindet sich in einem V-förmigen Graben, welcher von den Source-Elektroden flankiert wird. Das Substrat ist unter halb der Elektroden entsprechend dotiert. Auf einer der ersten Oberfläche abgewandten zweiten Oberfläche befindet sich eine hochdotierte n-leitende Schicht, und auf dieser Schicht ist eine Drain-Elektrode des MOSFET angeordnet.

Weitere Hinweise zu mikroelektronischen, gegebenenfalls optisch aktiven Bauelementen mit Substraten aus Silizium carbid, wobei gegebenenfalls dünne Schichten aus Silizium carbid abgeschieden auf Substrate aus Siliziumcarbid zum Einsatz kommen, sowie weitergehende Hinweise zur Abscheidung dünner Schichten auf Siliziumcarbid-Substraten gehen hervor aus dem Aufsatz R. Davis et al., Proc. IEEE, Bd. 79, 1991, S. 677-701.

Die strukturellen Differenzen zwischen den verschiedenen Polytypen des Siliziumcarbids bedingen voneinander verschie dene elektrische Eigenschaften der Polytypen; von besonderem Interesse hier sind unterschiedliche elektrische Leitfähig keiten, wobei die hexagonalen und rhomboedrischen Polytypen jeweils deutliche Anisotropien zeigen. Entlang einer [0001]- Richtung des jeweiligen Kristalls, entsprechend der Orthogo nalen auf die zur Bildung des jeweiligen Polytyps aufein andergestapelten Ebenen, ist folgendes zu vermerken: Der 6H-Polytyp zeigt senkrecht zu der erwähnten Richtung eine je nach Herstellungsbedingungen viermal bis vierzigmal höhere elektrische Leitfähigkeit als der 4H-Polytyp; entlang der erwähnten Richtung beträgt die Leitfähigkeit des 6H-Polytyps weniger als 1/6 der Leitfähigkeit des 4H-Polytyps.

Der kubische 3C-Polytyp zeigt bei der Leitfähigkeit keine Anisotropie; für elektronische Bauelemente geeignete Sub strate dieses Polytyps stehen bisher wegen technologischer Schwierigkeiten jedoch nicht kommerziell zur Verfügung.

Aus der JP 07-131016 A geht ein Feldeffekttransistor hervor, welcher in Sili ziumcarbid eines nicht näher bezeichneten hexagonalen Poly typs gebildet ist. In diesem Feldeffekttransistor erfolgt der Stromfluß in der Nähe der Source-Elektrode sowie in der Nähe der Gate-Elektrode entlang der Richtung [1100] und in einem Kanalgebiet, welches über die Gate-Elektrode in seiner Leit fähigkeit beeinflußbar ist, in einer kristallographischen Ebene (1120). Diese Ausbildung soll einen niedrigen Durch gangswiderstand sicherstellen; unzureichend ist allerdings, insbesondere wegen ungünstiger Grenzflächeneigenschaften der erwähnten kristallographischen Ebene, die Sperrfähigkeit, also die Spannungsfestigkeit im Sperrzustand, des Feldeffekt transistors. Unter diesem Aspekt verbleibt also die Aufgabe, die ungünstigen Eigenschaften der (1120)-Ebene zu vermeiden, um elektronische Bauelemente aus Siliziumcarbid zu schaffen, die sowohl hohe Sperrfähigkeit als auch niedrigen Durchgangs widerstand aufweisen.

Hinzuweisen ist weiterhin auf die US 5 200 022. Aus diesem Patent gehen Verfahren hervor, die es gestatten, auf mechanisch bearbeitete Oberflächen von Siliziumcarbid-Sub straten des 4H- oder 6H-Polytyps Schichten von Siliziumcarbid des 3C-Polytyps zu bilden durch epitaktisches Wachstum. Diese Verfahren erlauben es insbesondere, ein entsprechendes Sub strat in Form einer bei der herkömmlichen Herstellung elek tronischer Bauelemente benutzten "Wafer" (dünne Scheibe) be reitzustellen.

Von Bedeutung ist auch die Patentschrift DE 39 15 053 C2. Dieses Patent betrifft die Herstellung relativ großvolumiger Einkristalle aus Siliziumcarbid des 6H- oder 4H-Polytyps, welche ihrerseits in "Wafer" für die Produktion elektroni scher Bauelemente zerteilt werden können.

Ein MOSFET in vertikaler Geometrie, also einer Geometrie, die sich von der in dem Aufsatz von K. Bergmann dargestellten Geometrie lediglich durch die Abwesenheit des Grabens unter scheidet, für die die in dem Aufsatz beschriebene hochdotier te Schicht am Drain-Kontakt nicht notwendigerweise vorhanden sein muß und der eventuell um eine vertikale Achse rotations symmetrisch sein kann, ist gekennzeichnet durch eine horizon tale Orientierung für einen durchfließenden Strom im Bereich der Source- und Gate-Elektroden, eine von horizontal zu vertikal wechselnde Orientierung für den Strom in einem Übergangsbereich und eine vertikale Orientierung für den Strom durch das Substrat zur Drain-Elektrode. Dem Strom soll dabei so wenig wie möglich elektrischer Widerstand entgegen gesetzt sein, um die daraus resultierenden elektrischen Ver luste gering zu halten. Es ist klar, daß sich in diesem Zu sammenhang für ein Substrat aus Siliziumcarbid eines hexa gonalen oder rhomboedrischen Polytyps besondere Fragen stellen.

Dementsprechend geht die Erfindung aus von der Aufgabe, eine Halbleiter-Anordnung aus Siliziumcarbid anzugeben, welche möglichst günstige Eigenschaften im Hinblick auf eine Anwendung als Grundlage für ein elektronisches Bauelement in vertikaler Geometrie bietet.

Zur Lösung dieser Aufgabe angegeben wird eine Halbleiter- Anordnung aus Siliziumcarbid, umfassend ein einkristallines, in 4H-Polytyp kristallisiertes und eine zugehörige, für einen bestimmten Leitfähigkeitstyp bestimmende Dotierung habendes Substrat, eine über einer Hauptoberfläche des Substrates aufgewachsene, im 6H- und/oder 3C-Polytyp kristallisierte und eine zugehörige, für den Leitfähigkeitstyp bestimmende Dotierung habende Hauptschicht, und eine in die Hauptschicht eingebettete FET-Struktur mit einem mittels einer Gate- Elektrode beeinflußbaren Kanalgebiet, welches sich zumindest teilweise innerhalb der Hauptschicht erstreckt und so angeordnet ist, daß ein in ihm fließender Strom zumindest teilweise eine bezüglich der Hauptoberfläche horizontale Orientierung aufweist, und einem Drain-Gebiet, welches zumindest teilweise unterhalb der Hauptschicht liegt und welchem eine Drain-Elektrode an einer der Hauptoberfläche abgewandten Gegenoberfläche des Substrates zugeordnet ist.

Diese Halbleiter-Anordnung kombiniert in besonders vorteilhafter Weise die zur Anwendung für elektronische Bauelemente günstigen Eigenschaften der verschiedenen Polytypen des Siliziumcarbids. Dabei kann in der Hauptschicht die relativ hohe elektrische Leitfähigkeit des 6H- oder 3C- Polytyps senkrecht zur [0001]-Richtung ausgenutzt werden, wohingegen in dem Substrat die vorteilhaft hohe Leitfähigkeit des 4H-Polytyps ausgenutzt wird. Diese bereits hohe Leitfähigkeit wird noch verstärkt durch die relativ hohe Dotierung. Die Dotierung der Hauptschicht ist geringer als die Dotierung des Substrates gewählt, um die Bildung von Bauelementstrukturen, welche naturgemäß lokale Veränderungen der ursprünglichen Dotierung erfordert, in der Hauptschicht zu erleichtern. Die Halbleiter-Anordnung ist besonders geeignet zur Herstellung eines Bauelementes nach Art eines MOSFET, wobei ein von einer entsprechend vorgesehenen Gate- Elektrode beeinflußbares Kanalgebiet in die Hauptschicht gelegt wird. In diesem Kanalgebiet werden sowohl die gute Leitfähigkeit des entsprechenden Polytyps als auch die relativ hohe Durchbruchfeldstärke des Polytyps ausgenutzt, je nachdem ob das Kanalgebiet einen elektrischen Strom passieren läßt oder sperrt.

Die Hauptoberfläche der Halbleiter-Anordnung ist vorzugsweise ausgerichtet im wesentlichen parallel zu einer (0001)-Ebene des 4H-Polytyps. Ein Winkel zwischen der Hauptoberfläche und der genannten Ebene bleibt dabei vorzugsweise kleiner als 15°.

Besonders bevorzugt ist eine Ausgestaltung der Halbleiter- Anordnung, bei der eine auf der Hauptoberfläche aufgewachsene, im 4H-Polytyp kristallisierte und eine zugehörige, für den Leitfähigkeitstyp bestimmende Dotierung habende Zwischenschicht, auf welcher die Hauptschicht aufgewachsen ist. Diese Zwischenschicht hat vorzugsweise eine zugehörige Dicke zwischen 1 µm und 300 µm, weiter vorzugsweise zwischen 4 µm und 50 µm. Die Dotierung der Zwischenschicht ist vorzugsweise schwächer als die Dotierung des Substrates, insbesondere im wesentlichen gleich der Dotierung der Hauptschicht. In einem in der Halbleiter- Anordnung realisierten elektronischen Bauelement dient die Zwischenschicht vorzugsweise sowohl als Sperrzone als auch als Driftzone, wobei sowohl die hohe Durchbruchfeldstärke als auch die hohe Leitfähigkeit des 4H-Polytyps ausgenutzt wer den. Die kristallographische Orientierung sowohl der Haupt schicht als auch der Zwischenschicht ist von eher geringer Bedeutung, da die elektrischen Eigenschaften des 4H-Polytyps verglichen mit denen des 6H-Polytyps eine wesentlich geringere Anisotropie aufweisen. Siehe aber die obigen Angaben hinsichtlich einer insbesondere in Ansehung der anisotropen elektrischen Eigenschaften des 6H-Polytyps in der Hauptschicht bevorzugten kristallographischen Orientierung, aus der eine entsprechend bevorzugte kristallographische Orientierung des Substrates ableitbar ist.

Die Dicke der Hauptschicht beträgt vorzugsweise zwischen 10 nm und 2 µm, weiter vorzugsweise zwischen 30 nm und 500 nm.

Die Dotierung des Substrates ist vorzugsweise größer als 10¹⁸/cm³.

Die Dotierung der Hauptschicht beträgt vorzugsweise zwischen 10¹³/cm³ und 10¹⁷/cm³; gleiches gilt für die Zwischenschicht, falls vorhanden.

Die in der Halbleiter-Anordnung eingebettete FET-Struktur ist vorzugsweise eine MOSFET-Struktur, also eine Struktur, in welcher ein durch einen Isolierstoff von den halbleitenden Bereichen der Halbleiter-Anordnung abgetrennte Gate-Elektrode vorgesehen ist.

Der Leitfähigkeitstyp, welcher durch die Dotierung des Sub strates und der Hauptschicht bestimmt ist, ist vorzugsweise ein n-Leitfähigkeitstyp. Dies erlaubt es insbesondere, ein Substrat aus Siliziumcarbid zu verwenden, welches herstel lungsbedingt n-leitfähig dotiert ist gemäß häufig angewandter Praxis.

Aufgabe der Erfindung ist auch ein Verfahren zur Herstellung einer Halbleiter-Anordnung aus Siliziumcarbid, welche Halbleiter-Anordnung ein einkristallines, im 4H-Polytyp kristallisiertes Substrat, eine über eine Hauptoberfläche des Substrates aufgewachsene, im 6H- und/oder 3C-Polytyp kristallisierte Hauptschicht und eine in die Hauptschicht eingebettete FET-Struktur aufweist. Bei diesem Verfahren wird zunächst das Substrat bereitgestellt mit einer zugehörigen, für einen bestimmten Leitfähigkeitstyp bestimmenden Dotierung; anschließend wird die Hauptoberfläche auf dem Substrat bestimmt, gegebenenfalls entsprechend vorbereitet gemäß herkömmlicher Praxis, und anschließend die Hauptschicht mit einer für den Leitfähigkeitstyp bestimmenden Dotierung epitaxial über der Hauptoberfläche aufgewachsen. Schließlich wird die FET-Struktur erzeugt mit einem mittels einer Gate- Elektrode beeinflußbaren Kanalgebiet, welches sich zumindest teilweise innerhalb der Hauptschicht erstreckt und so angeordnet ist, daß ein in ihm fließender Strom zumindest teilweise eine bezüglich der Hauptoberfläche horizontale Orientierung aufweist, und einem Drain-Gebiet, welches zumindest teilweise unterhalb der Hauptschicht liegt und welchem eine Drain-Elektrode an einer der Hauptoberfläche abgewandten Gegenoberfläche des Substrates zugeordnet ist.

Verschiedene bevorzugte Weiterbildungen des Verfahrens er schließen sich aus den obigen Ausführungen zu Weiterbildungen der Halbleiter-Anordnung gemäß der Erfindung, worauf hier besonders Bezug genommen wird.

Das Aufwachsen der Hauptschicht auf das Substrat erfolgt bevorzugt durch Molekularstrahlepitaxie, Gasphasenepitaxie oder Sublimationsepitaxie. Diese Prozesse sind als solche bekannt, insbesondere aus den zitierten Dokumenten des Standes der Technik.

Zur Bildung einer Hauptschicht des 6H-Polytyps kann die Hauptschicht zumindest teilweise zunächst bei einer Tempera tur von unterhalb 1800°C im 3C-Polytyp aufgewachsen und an schließend durch Tempern bei einer Temperatur oberhalb von 1800°C in den 6H-Polytyp umgewandelt werden.

Alternativ ist es möglich, zum Aufwachsen der Hauptschicht zunächst eine Keimschicht im 6H-Polytyp aufzuwachsen und auf diese Keimschicht eine Ergänzungsschicht im 3C-Polytyp auf zuwachsen, wobei die Hauptschicht von der Keimschicht und der Ergänzungsschicht gebildet wird.

Ebenfalls bevorzugt wird die Hauptschicht zumindest teilweise im 6H-Polytyp aufgewachsen, indem festes Siliziumcarbid unter Anwendung eines Temperaturgradienten oberhalb von 50 K/cm sublimiert und bei einer Temperatur zwischen 1700°C und 2500°C desublimiert wird.

Bevorzugt ist es weiterhin, vor dem Aufwachsen der Haupt schicht eine im 4H-Polytyp kristallisierte und eine den Leit fähigkeitstyp bestimmende Dotierung habende Zwischenschicht epitaxial auf die Hauptoberfläche aufzuwachsen und die Haupt schicht auf die Zwischenschicht aufzuwachsen. Die Vorteile der Zwischenschicht im 4H-Polytyp sind bereits erläutert wor den, worauf hiermit besonders Bezug genommen wird.

Ergänzende Erläuterungen zur Erfindung erfolgen nunmehr an hand der in der Zeichnung dargestellten Ausführungsbeispiele. Die Figuren der Zeichnungen sind schematische Darstellungen; sie sind insbesondere nicht als maßstabsgetreue Wiedergaben konkreter Halbleiter-Anordnungen aufzufassen. Die konkrete Nacharbeitung der Erfindung anhand der vorstehenden und nachfolgenden Erläuterungen erschließt sich einer einschlägig bewanderten und tätigen Person in Anwendung ihres paraten Fachwissens. Im einzelnen zeigen:

Fig. 1 und Fig. 2 jeweils eine Halbleiter-Anordnung gemäß der Erfindung aus Siliziumcarbid, weitergebildet als MOSFET; und

Fig. 3 eine Halbleiter-Anordnung, aus dem verschiedene Weiterbildungen der Erfindung ersichtlich sind.

Fig. 1 zeigt eine Halbleiter-Anordnung aus Siliziumcarbid, umfassend ein einkristallines, im 4H-Polytyp kristallisiertes und eine für den n-Leitfähigkeitstyp bestimmende Dotierung habendes Substrat 1. Auf diesem ist eine Hauptoberfläche 2 definiert, und auf dieser aufgewachsen ist eine Zwischen schicht 3, die ebenfalls im 4H-Polytyp kristallisiert ist und ebenfalls n-leitfähig dotiert ist. Die Dotierung der Zwi schenschicht 3 entspricht dabei im wesentlichen der Dotierung des Substrates 1. Auf der Zwischenschicht 3 aufgewachsen ist eine Hauptschicht 4, und diese Hauptschicht 4 ist im 6H- und/oder 3C-Polytyp kristallisiert und ist ebenfalls durch eine entsprechende Dotierung n-leitfähig, jedoch durch eine entsprechend schwächere Dotierung schwächer n-leitfähig als das Substrat 1 und die Zwischenschicht 3. Dies unterstützt und erleichtert es, die MOSFET-Struktur 5, 6, 7, 8, 9, 10 in der Halbleiter-Anordnung einzubetten.

In einer anderen Ausführungsform ist es ebenso möglich, die Grenze zwischen niedriger und höherer Dotierung nicht zwi schen die Hauptschicht 4 und die Zwischenschicht 3, sondern zwischen die Zwischenschicht 3 und das Substrat 1 zu legen. In diesem Fall sind dann die Zwischenschicht 3 und die Haupt schicht 4 im wesentlichen gleich dotiert.

Gewisse bevorzugte Wertebereiche für die Dotierungen des Substrates 1, der Zwischenschicht 3 und der Hauptschicht 4 sind vorstehend angeführt; diese Wertebereiche werden auch für die aus den Figuren erkennbaren Halbleiter-Anordnungen bevorzugt. Gleiches gilt für die vorstehend angegebenen bevorzugten Wertebereiche für die geometrischen Abmessungen der Zwischenschicht 3 und der Hauptschicht 4; auch diese Wertebereiche werden bei den in den Figuren dargestellten Halbleiter-Anordnungen vorzugsweise eingehalten.

Die MOSFET-Struktur in Fig. 1 umfaßt eine Gate-Elektrode 5, welche auf einem einerseits auf der Hauptschicht 4 angeordne ten Gate-Isolator 6 aufsitzt. In der Hauptschicht 4 selbst angeordnet sind Source-Gebiete 7, gekennzeichnet durch hoch n-leitende zugehörige Dotierungen. Jedes Source-Gebiet 7 befindet sich in einer durch eine p-leitfähige Dotierung ge kennzeichnete Wanne 8. Die für die Funktion des Kanalgebietes 9 wichtigen Bereiche sind diejenigen Bereiche der Wannen 8, welche sich seitlich der Source-Gebiete 7 unterhalb der Gate- Elektrode 5 befinden. In der Nähe eines Source-Gebietes 7 sowie in jedem Kanalgebiet 9 fließt elektrischer Strom in einer bezüglich der Hauptebene 2 horizontalen Orientierung; zwischen einem Kanalgebiet 9 und einem im wesentlichen durch das Substrat 1 und die Zwischenschicht 3 gegebenen Drain- Gebiet fließt der Strom im wesentlichen vertikal bezüglich der Hauptebene 2; in einem Übergangsgebiet zwischen den Kanalgebieten 9 und dem Substrat 1 ändert sich demnach die Orientierung des Stromes von horizontal zu vertikal. Die Drain-Elektrode 10 befindet sich an einer der Hauptoberfläche 2 abgewandten Gegenoberfläche 11 des Substrates 1.

Fig. 1 zeigt ein vertikales Schnittbild durch einen MOSFET in sogenannter vertikaler Anordnung; dieser MOSFET kann wahl weise kreissymmetrisch sein, dann mit einer einzigen kreis ringförmigen Wanne 8 und einem einzigen, ebenfalls kreisring förmigen Source-Gebiet 7; es ist auch möglich, den MOSFET linear bezüglich einer zur Zeichenebene vertikalen Linie zu gestalten, mit zwei Wannen 8 und zwei Source-Gebieten 7. Selbstverständlich können mehrere Strukturen der aus Fig. 1 erkennbaren Art zueinander parallelgeschaltet sein, entspre chend herkömmlicher Praxis.

Fig. 1 ist nicht notwendigerweise zu verstehen als Schnitt bild durch einen einzelnen MOSFET oder einen Teil eines ein zigen MOSFET; gleichermaßen ist Fig. 1 zu verstehen als Teilansicht einer Halbleiter-Anordnung, welche viele voneinander unabhängige MOSFET-Strukturen wie dargestellt in Fig. 1 enthält. Insbesondere kann Fig. 1 daher wahlweise angesehen werden als Repräsentant für eine "Wafer" aus Siliziumcarbid, auf der entsprechend herkömmlicher Praxis mit Wafern aus reinem Silizium viele untereinander gleiche elektronische Bauelemente gebildet sind.

Die wesentlichen Vorzüge der Halbleiter-Anordnung gemäß Figur erschließen sich aus den obenstehenden Ausführungen zur Erfindung, auf welche zur Vermeidung einer Wiederholung hiermit verwiesen wird.

Die Halbleiter-Anordnung in Fig. 2 entspricht in vielerlei Hinsicht der Halbleiter-Anordnung gemäß Fig. 1, so daß für eine detaillierte Beschreibung der Fig. 2 insoweit ein Verweis auf die Beschreibung der Fig. 1 genügen mag. Die Halbleiter-Anordnung gemäß Fig. 2 unterscheidet sich von der Halbleiter-Anordnung gemäß Fig. 1 im wesentlichen dadurch, daß bei dem dargestellten MOSFET die Source-Gebiete 7 sowie die Wannen 8 bis in die Zwischenschicht 3 hineinreichen. Auf diese Weise kann ein den dargestellten MOSFET durchfließender Strom bereits dann, wenn er seine Orientierung von horizontal bezüglich der Hauptebene 2 auf vertikal bezüglich der Hauptebene 2 ändern muß, die Vorzüge des 4H-Polytyps im Hinblick auf dessen elektrische Leitfähigkeit ausnutzen; dadurch wird der Durchlaßwiderstand des MOSFET besonders klein.

Aus Fig. 3 sind verschiedene Weiterbildungen der Halbleiter- Anordnung der Erfindung erkennbar. Die Halbleiter-Anordnung gemäß Fig. 3 hat ebenfalls ein Substrat 1 des 4H-Polytyps, eine auf der Hauptoberfläche 2 epitaktisch aufgewachsene Zwischenschicht 3, ebenfalls des 4H-Polytyps, und eine auf der Zwischenschicht 3 epitaktisch aufgewachsene Hauptschicht. Diese ist untergliedert in eine unmittelbar auf der Zwischenschicht 3 aufgewachsene Keimschicht 12, welche im 6H- Polytyp kristallisiert ist, und eine Ergänzungsschicht 13, welche auf der Keimschicht 12 aufgewachsen und im 3C-Polytyp kristallisiert ist. Diese Ausgestaltung der Hauptschicht 4 ist hinsichtlich ihrer Herstellung unter Umständen besonders günstig, da Schwierigkeiten beim Aufwachsen des 3C-Polytyps unmittelbar auf dem 4H-Polytyp vermieden werden. Außerdem kann für einen bezüglich der Hauptebene 2 horizontal fließenden Strom die bei geeigneter kristallographischer Orientierung des 6H-Polytyps besonders hohe elektrische Leitfähigkeit für ein entsprechend angeordnetes elektronisches Bauteil ausgenutzt werden.

Da die elektrische Leitfähigkeit des 4H-Polytyps relativ wenig anisotrop ist, kommt es grundsätzlich auf die kristal lographische Orientierung des Substrates 1 bezüglich der Hauptebene 2 nicht allzusehr an. Von Interesse wird aller dings eine spezielle kristallographische Orientierung des Substrates 1 dann, wenn die Hauptschicht 4 den hinsichtlich seiner elektrischen Eigenschaften stark anisotropen 6H-Poly typ aufweist, wie gemäß Fig. 3 explizit vorgesehen. In einem solchen Fall ist es von Vorteil, wenn die Hauptebene 2 im wesentlichen parallel zu einer (0001)-Ebene 14 des 4H-Poly typs, in Fig. 3 symbolisiert durch eine gestrichelte Linie, orientiert ist. Ein Winkel 15 zwischen der Hauptebene 2 und der erwähnten (0001)-Ebene 14 bleibt dabei vorzugsweise klei ner als 15°, wie bereits ausführlich erläutert.

Die erfindungsgemäße Halbleiter-Anordnung zeichnet sich aus dadurch, daß sie zur Realisierung eines elektronischen Bauelements eine vorteilhafte Kombination der teilweise anisotropen elektrischen Eigenschaften der verschiedenen gebräuchlichen Polytypen des Siliziumcarbids ermöglicht.

Claims

1. Halbleiter-Anordnung aus Siliziumcarbid, umfassend:

1. ein einkristallines, im 4H-Polytyp kristallisiertes und eine zugehörige, für einen bestimmten Leitfähigkeitstyp bestimmende Dotierung habendes Substrat (1);
2. eine über einer Hauptoberfläche (2) des Substrates (1) aufgewachsene, im 6H- und/oder 3C-Polytyp kristallisierte und eine zugehörige, für den Leitfähigkeitstyp bestimmende Dotierung habende Hauptschicht (4);
3. eine in die Hauptschicht (4) eingebettete FET-Struktur (5, 6, 7, 8, 9, 10) mit einem mittels einer Gate-Elektrode (5) beeinflußbaren Kanalgebiet (9), welches sich zumindest teilweise innerhalb der Hauptschicht (4) erstreckt und so angeordnet ist, daß ein in ihm fließender Strom zumindest teilweise eine bezüglich der Hauptoberfläche (2) horizontale Orientierung aufweist, und einem Draingebiet (1), welches zumindest teilweise unterhalb der Hauptschicht (4) liegt und welchem eine Drain-Elektrode (10) an einer der Hauptoberfläche (2) abgewandten Gegenoberfläche (11) des Substrates (1) zugeordnet ist.

2. Halbleiter-Anordnung nach Anspruch 1, bei der die Hauptoberfläche (2) im wesentlichen parallel zu einer (0001)- Ebene (14) des 4H-Polytyps ausgerichtet ist.

3. Halbleiter-Anordnung nach Anspruch 2, bei der ein Winkel (15) zwischen der Hauptoberfläche (2) und der (0001)-Ebene (14) kleiner als 155° ist.

4. Halbleiter-Anordnung nach einem der vorigen Ansprüche, bei der zwischen der Hauptschicht (4) und dem Substrat (1) eine im 4H-Polytyp kristallisierte und eine zugehörige, für den Leitfähigkeitstyp bestimmende Dotierung habende Zwischenschicht (3) angeordnet ist.

5. Halbleiter-Anordnung nach Anspruch 4, bei der die Dotierung der Zwischenschicht (3) schwächer als die Dotierung des Substrates (1) ist.

6. Halbleiter-Anordnung nach Anspruch 4 oder Anspruch 5, bei der die Zwischenschicht (3) eine zugehörige Dicke zwischen 1 µm und 300 µm, vorzugsweise zwischen 4 µm und 50 µm, aufweist.

7. Halbleiter-Anordnung nach einem der Ansprüche 4 bis 6, bei der die Dotierung der Zwischenschicht (3) zwischen 10¹³/cm³ und 10¹⁷/cm³ beträgt.

8. Halbleiter-Anordnung nach einem der Ansprüche 4 bis 7, bei der die Dotierung der Hauptschicht (4) im wesentlichen gleich der Dotierung der Zwischenschicht (3) ist.

9. Halbleiter-Anordnung nach einem der vorigen Ansprüche, bei der die Hauptschicht (4) eine zugehörige Dicke zwischen 10 nm und 2 µm, vorzugsweise zwischen 30 nm und 500 nm, aufweist.

10. Halbleiter-Anordnung nach einem der vorigen Ansprüche, bei der die Dotierung des Substrates (1) mehr als 10¹⁸/cm³ beträgt.

11. Halbleiter-Anordnung nach einem der vorigen Ansprüche, bei der die FET-Struktur (5, 6, 7, 8, 9, 10) eine MOSFET-Struktur (5, 6, 7, 8, 9, 10) ist.

12. Halbleiter-Anordnung nach einem der vorigen Ansprüche, bei der der Leitfähigkeitstyp ein n-Leitfähigkeitstyp ist.

13. Verfahren zur Herstellung einer Halbleiter-Anordnung aus Siliziumcarbid nach Anspruch 1, welches Verfahren folgende Schritte umfaßt:

1. Bereitstellen des Substrates (1) und Bestimmen der Haupt oberfläche (2) auf dem Substrat (1);
2. epitaxiales Aufwachsen der Hauptschicht (4) über der Hauptoberfläche (2); und
3. Einbetten der FET-Struktur (5, 6, 7, 8, 9, 10).

14. Verfahren nach Anspruch 13, bei dem das epitaxiale Auf wachsen der Hauptschicht (1) erfolgt durch Molekularstrahl epitaxie, Gasphasenepitaxie oder Sublimationsepitaxie.

15. Verfahren nach Anspruch 13 oder Anspruch 14, bei dem die Hauptschicht (4) zumindest teilweise zunächst bei einer Tem peratur unterhalb von 1800°C im 3C-Polytyp aufgewachsen und anschließend durch Tempern bei einer Temperatur oberhalb von 1800°C in den 6H-Polytyp umgewandelt wird.

16. Verfahren nach Anspruch 13 oder Anspruch 14, bei dem zum Aufwachsen der Hauptschicht (4) zunächst eine Keimschicht (12) im 6H-Polytyp aufgewachsen und auf die Keimschicht (12) eine Ergänzungsschicht (13) im 3C-Polytyp aufgewachsen wird, wobei die Hauptschicht (4) von der Keimschicht (12) und der Ergänzungsschicht (13) gebildet wird.

17. Verfahren nach einem der Ansprüche 13 bis 16, bei dem die Hauptschicht (4) zumindest teilweise im 6H-Polytyp aufgewach sen wird, indem festes Siliziumcarbid unter Anwendung eines Temperaturgradienten oberhalb von 50 K/cm sublimiert und bei einer Temperatur zwischen 1700°C und 2500°C desublimiert wird.

18. Verfahren nach einem der Ansprüche 13 bis 17, bei dem vor dem Aufwachsen der Hauptschicht (4) eine im 4H-Polytyp kri stallisierte und eine zugehörige, für den Leitfähigkeitstyp bestimmende Dotierung habende Zwischenschicht (3) auf dem Substrat (1) aufgewachsen und anschließend die Haupt schicht (4) auf der Zwischenschicht (3) aufgewachsen wird.