JP2020126922A - 窒化物半導体装置 - Google Patents
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Abstract
Description
このような窒化物半導体を用いたHEMT(High Electron Mobility Transistor;高電子移動度トランジスタ)が提案されている。このようなHEMTは、例えば、GaNからなる電子走行層と、この電子走行層上にエピタキシャル成長されたAlGaNからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなHEMTは、パワーデバイスには適用できない。
しかし、このようなゲート構造では、AlGaN電子供給層とp型GaNゲート層とによってダイオードが形成されるともにp型GaNゲート層とゲート電極とによってダイオードが形成される。このため、ゲートに大きなゲート電圧が印可された場合には、両ダイオードがオン状態となるため、ゲート−ソース間に過大な電流が流れることになる。そうすると、ゲート制御回路の損失が増加したり、ゲート部や配線パターンが過熱破壊したりするおそれがある。
そこで、特許文献2には、HEMTのゲート−ソース間に保護ダイオードを形成して、サージ電圧によって大きな電流がゲート−ソース間に流れるのを抑制することが開示されている。しかし、特許文献2では、SiN絶縁層を含むMIS(metal insulator semiconductor)構造を保護ダイオードして使用するものであるため、保護ダイオードがSiN絶縁層の組成、応力による特性変動の影響を受けやすい。このため、特性が安定した保護ダイオードを作成することは困難であるという問題がある。
本発明の一実施形態では、前記第1電子走行層および前記第2電子走行層が、前記基板上において繋がっている。
本発明の一実施形態では、前記基板上には、前記第1電子走行層および前記第2電子走行層を構成する第1窒化物半導体層が形成されており、前記第1窒化物半導体層上には、前記第1電子供給層および前記第2電子供給層を構成する第2窒化物半導体層が形成されており、前記第2窒化物半導体層の表面には、前記第1トランジスタが形成される第1領域と、前記第2トランジスタが形成される第2領域とを分離するための分離溝が形成されており、前記分離溝は、前記第2窒化物半導体層を貫通して前記第1窒化物半導体層の内部まで延びている。
本発明の一実施形態では、前記第2トランジスタは、前記第2電子供給層上に形成されたゲート絶縁膜を有し、前記ゲート絶縁膜上に、前記第2トランジスタのゲート電極が形成されている。
本発明の一実施形態では、前記第2トランジスタのゲート電極の材料は、前記第2トランジスタのソース配線およびドレイン配線の材料と同じである。
本発明の一実施形態では、前記第1電子走行層と前記第2電子走行層がGaN層からなり、前記第1電子供給層と前記第2電子供給層がAlGaN層を含み、前記窒化物半導体ゲート層が、アクセプタ型不純物を含むGaN層からなる。
本発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、電子走行層を構成する第1窒化物半導体層と、電子供給層を構成する第2窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、前記窒化物半導体ゲート層材料膜上に第1ゲート電極膜を形成する工程と、前記窒化物半導体ゲート層材料膜および前記第1ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第1ゲート電極とからなるゲート部を形成する工程と、前記第2窒化物半導体層の表面に、第1トランジスタ形成領域と第2トランジスタ形成領域とを分離し、かつ前記第2窒化物半導体層を貫通して前記第1窒化物半導体層の内部まで延びる分離溝を形成する工程と、前記分離溝の内面、前記第2窒化物半導体層の露出面および前記ゲート部の露出面を覆う第1絶縁膜を形成する工程と、前記第1トランジスタ形成領域において、前記第1絶縁膜を貫通して前記第2窒化物半導体層に達する第1ソース電極および第1ドレイン電極を形成し、前記第2トランジスタ形成領域において、前記第1絶縁膜を貫通して前記第2窒化物半導体層に達する第2ソース電極および第2ドレイン電極を形成する工程と、前記第1絶縁膜上に第2ゲート電極を形成する工程と、前記第2ゲート電極および前記第2ソース電極を前記第1ゲート電極に電気的に接続する工程を含む。
第2トランジスタは、ノーマリーオン型のトランジスタであるので、ドレイン−ソース間電圧に対するドレイン電流特性において、高ドレイン−ソース間電圧領域に、ドレイン電流を制限する飽和領域が存在する。したがって、第1トランジスタのスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第2トランジスタのドレイン−ソース間に大きな電圧が発生したとしても、第2トランジスタのドレイン電流は、ドレイン−ソース間電圧に対するドレイン電流特性の飽和領域により制限される。これにより、第1トランジスタのゲート電極に過大なゲート電流が流れるのを抑制することができる。
本発明の一実施形態では、前記第2ゲート電極を形成する工程は、前記第2絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にゲート開口部を形成する工程と、前記ゲート開口部に金属を埋め込むことにより、前記第2ゲート電極を形成する工程とを含む。
前記ゲート電極は、前記第1ソースビアホール、第1ドレインビアホール、第2ソースビアホールおよび第2ドレインビアホールそれぞれに金属が埋め込まれて、第1ソース配線、第1ドレイン配線、第2ソース配線および第2ドレイン配線が形成される工程と同時に形成される。
図1は、この発明の第1実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置1は、ノーマリーオフトランジスタからなる第1トランジスタ3と、ノーマリーオントランジスタからなり、第1トランジスタ3のゲートに接続された第2トランジスタ4とを備えている。この第1実施形態では、第1トランジスタ3および第2トランジスタ4は、同一基板2上に形成されている。第1トランジスタ3は、メイントランジスタとして機能する。第2トランジスタ4は、第1トランジスタ3のゲート電流を制限するための電流制限素子として機能する。
第2窒化物半導体層8の表面には、第1トランジスタ形成領域(以下、「第1領域11」という)と、第2トランジスタ形成領域(以下、「第2領域12」という)とを分離するための分離溝13が形成されている。分離溝13は、第2窒化物半導体層8の表面を所定の一方向(図1の紙面の厚さ方向)に横切るように延びている。分離溝13の横断面形状は矩形状である。分離溝13は、第2窒化物半導体層8を貫通する貫通部13Aと、貫通部13Aに連通しかつ第1窒化物半導体層7の表層部に形成された凹部13Bとからなる。つまり、分離溝13は、第2窒化物半導体層8を貫通して、第1窒化物半導体層7の内部まで延びている。
第1領域11において、第2窒化物半導体層8(第1電子供給層8A)の表面には、ゲート部14が形成されている。ゲート部14は、第1電子供給層8A上にエピタキシャル成長されかつ分離溝13と平行に延びたリッジ形状の窒化物半導体ゲート層15と、窒化物半導体ゲート層15の表面上に形成された第1ゲート電極16とを含む。第1ゲート電極16は、第1トランジスタ3のゲート電極である。
第1絶縁膜18には、ゲート部14と分離溝13との間の領域に、第1ソースコンタクトホール21が形成されている。また、第1絶縁膜18には、ゲート部14に対して第1ソースコンタクトホール21とは反対側に、第1ドレインコンタクトホール22が形成されている。
第2絶縁膜19は、第1絶縁膜18の露出面、第1ソース電極23および第1ドレイン電極24を覆うように、第1絶縁膜18上に形成されている。
第1層間絶縁膜28上には、第1ソースビアホール29を覆うように、第1ソース配線32が形成されている。第1ソース配線32は、第1ソースビアホール29内にも埋め込まれており、第1ソースビアホール29内で第1ソース電極23に接続されている。
第1層間絶縁膜28上には、第1ソース配線32および第1ドレイン配線33を覆うように、第2層間絶縁膜34が形成されている。絶縁膜17、第1層間絶縁膜28および第2層間絶縁膜34には、それらを貫通し、第1ゲート電極16の一部を露出させるゲートビアホール35が形成されている。ゲートビアホール35は、第1絶縁膜18の表面に第1ソース電極23が形成されていない領域(ゲート部14の一端部側の領域)に形成されている。
第2トランジスタ4は、第2領域12に形成されている。第2領域12内の第1窒化物半導体層7が第2トランジスタ4の電子走行層(第2電子走行層7B)を構成し、第2領域12内の第2窒化物半導体層8が第2トランジスタ4の電子供給層(第2電子供給層8B)を構成している。
第1絶縁膜18上には、第2ドレインコンタクトホール41を覆うように、第2ドレイン電極43が形成されている。第2ドレイン電極43は、第2ドレインコンタクトホール41を貫通して、第2電子供給層8Bにオーミック接触している。第2ドレイン電極43は、第2トランジスタ4のドレイン電極である。
第2絶縁膜19は、第1絶縁膜18の露出面、第2ドレイン電極43および第2ソース電極44を覆うように、第1絶縁膜18上に形成されている。
また、第1層間絶縁膜28上には、ゲート電極51(ゲート開口部47)および第2ソースビアホール46を覆うように、第2ソース・ゲート配線55が形成されている。第2ソース・ゲート配線55は、第2ソースビアホール46内にも埋め込まれており、第2ソースビアホール46内で第2ソース電極44に接続されている。また、第2ソース・ゲート配線55は、第2ゲート電極51にも接続されている。
各部の材質等についてより具体的に説明する。
窒化物半導体ゲート層15に注入されるアクセプタ型不純物の濃度は、1×1019cm−3以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Mg(マグネシウム)である。アクセプタ型不純物は、Zn(亜鉛)等のMg以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層15は、第1領域11において、ゲート部14の直下の領域において、第1窒化物半導体層7(電子走行層)と第2窒化物半導体層8(電子供給層)との界面付近に生じる二次元電子ガス9を相殺するために設けられている。
第1絶縁膜18は、この実施形態では、SiN膜からなり、その厚さは50nm〜200nm程度である。第2絶縁膜19は、この実施形態では、SiN膜からなり、その厚さは20nm〜40nm程度(例えば30nm)である。第1絶縁膜18または第2絶縁膜19は、SiN、SiO2、SiONまたはそれらの複合膜から構成されてもよい。
第1領域11のソース配線32およびドレイン配線33と、第2領域12のドレイン配線54およびソース・ゲート配線55と、第2トランジスタ4のゲート電極51と、第1領域11および第2領域のゲート配線36とは、例えばAlからなる。
第1ゲート電極16に適切なオン電圧(たとえば3V)を印加すると、第1ゲート電極16の直下の第1窒化物半導体層7内にチャネルが誘起され、第1ゲート電極16の両側の二次元電子ガス9が接続される。これにより、第1トランジスタ3のソース−ドレイン間が導通する。
図1および図2を参照して、第2トランジスタ4の第2ゲート電極g2(51)および第2ソース電極s2(44)は、第2ソース・ゲート配線55およびゲート配線36を介して、第1トランジスタ3の第1ゲート電極g1(16)に接続されている。この半導体装置1では、第1トランジスタ3の第1ゲート電極g1(16)には、第2トランジスタ4を介して、ゲート電圧が印可される。なお、図2において、s1は、第1トランジスタ3の第1ソース電極23を示し、d1は第1トランジスタ3のドレイン電極24を示す。
まず、図3Aに示すように、MOCVD(Metal Organic Chemical Vapor Deposition)法によって、基板2上に、バッファ層6、第1窒化物半導体層7(第1および第2電子走行層7A,7B)および第2窒化物半導体層8(第1および第2電子供給層8A,8B)がエピタキシャル成長される。さらに、MOCVD法によって、第2窒化物半導体層8上に、窒化物半導体ゲート層15の材料膜であるゲート層材料膜71が形成される。ゲート層材料膜71は、p型GaN膜からなる。第2窒化物半導体層8の表面は、第1領域11と第2領域12とを有する。
次に、図3Cに示すように、フォトリソグラフィおよびエッチングにより、ゲート電極膜72およびゲート層材料膜71がパターニングされることにより、第1領域11において、第2窒化物半導体層8上にゲート部14が形成される。ゲート部14は、窒化物半導体ゲート層15と、その上に形成された第1ゲート電極16とからなる。
次に、図3Eに示すように、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法によって、露出した表面全体を覆うように、第1絶縁膜18が形成される。第1絶縁膜18は、例えばSiN膜からなる。
次に、図3Gに示すように、例えばLPCVD法によって、露出した表面全体を覆うように、第2絶縁膜19が形成される。第2絶縁膜19は、例えばSiN膜からなる。第1絶縁膜18と第2絶縁膜19とによって絶縁膜17が形成される。
次に、図3Iに示すように、露出した表面全体を覆うように、第1層間絶縁膜28が形成される。第1層間絶縁膜28は、例えばSiO2膜からなる。
次に、図3Jに示すように、フォトリソグラフィおよびエッチングによって、第1領域11において、第2絶縁膜19と第1層間絶縁膜28との積層膜に、第1ソースビアホール29および第1ドレインビアホール30が形成される。また、第2領域12において、第2絶縁膜19と第1層間絶縁膜28との積層膜に、第2ドレインビアホール45および第2ソースビアホール46が形成される。さらに、第1層間絶縁膜28に、第1開口部48に連通する第2開口部49が形成される。これにより、第1開口部48と第2開口部49とからなるゲート開口部47が構成される。
次に、図3Lに示すように、フォトリソグラフィおよびエッチングによって、第1領域11において、絶縁膜17、第1層間絶縁膜28および第2層間絶縁膜34に、それらを貫通するゲートビアホール35が形成される。また、第2領域12において、第2ソース・ゲート配線55に達するソース・ゲートビアホール56が形成される。
図4に示すように、ノーマリーオン型のHEMTでは、ドレイン−ソース間電圧VDSが所定値以上である高ドレイン−ソース間電圧領域に、ドレイン電流IDを制限する飽和領域が存在する。
したがって、第1トランジスタ3のスイッチング時に、ゲート制御回路内の寄生インダクタンスによって、第2トランジスタ4のドレイン−ソース間に大きな電圧が発生したとしても、第2トランジスタ4のドレイン電流IDは、VDS−ID特性の飽和領域により制限される。これにより、第1トランジスタ3の第1ゲート電極16に過大なゲート電流が流れるのを抑制することができる。
図5の窒化物半導体装置1Aは、図1の窒化物半導体装置1と同様に、ノーマリーオフトランジスタからなる第1トランジスタ3と、ノーマリーオントランジスタからなり、第1トランジスタ3のゲートに接続された第2トランジスタ4とを備えている。この第2実施形態においても、第1トランジスタ3および第2トランジスタ4は、同一基板2上に形成されている。第1トランジスタ3は、メイントランジスタとして機能する。第2トランジスタ4は、第1トランジスタ3のゲート電流を制限するための電流制限素子として機能する。
図5の半導体装置1Aでは、第1層間絶縁膜28は、絶縁膜18の露出面と、第1および第2ソース電極23,44と、第1および第2ドレイン電極24,43とを覆うように、絶縁膜18上に形成されている。第1ソースビアホール29、第1ドレインビアホール30、第2ドレインビアホール45および第2ソースビアホール46は、それぞれ第1層間絶縁膜28を貫通して、第1ソース電極23、第1ドレイン電極24、第2ドレイン電極43および第2ソース電極44に達している。
また、図5の半導体装置1Aでは、ゲートビアホール35は、絶縁膜18と、第1層間絶縁膜28と第2層間絶縁膜34との積層膜を貫通して、第1ゲート電極16に達している。
前述した第1実施形態の図3A〜図3Fの工程は、第2実施形態の製造にも共通している工程なので、その説明を省略する。ただし、第2実施形態においては、図3A〜図3Fの説明中の「第1絶縁膜18」は、第2実施形態の「絶縁膜18」に読み替えられる。
次に、図6Bに示すように、フォトリソグラフィおよびエッチングによって、第1領域11において、絶縁膜18と第1層間絶縁膜28との積層膜に、第1ソースビアホール29および第1ドレインビアホール30が形成される。さらに、第2領域12において、絶縁膜18と第1層間絶縁膜28との積層膜に、第2ドレインビアホール45および第2ソースビアホール46およびゲート開口部49が形成される。
次に、図6Dに示すように、フォトリソグラフィおよびエッチングによって、第1領域11において、絶縁膜18、第1層間絶縁膜28および第2層間絶縁膜34に、それらを貫通するゲートビアホール35が形成される。また、第2領域12において、第2ソース・ゲート配線55に達するソース・ゲートビアホール56が形成される。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、第1トランジスタ3と第2トランジスタ4とは同一基板2上に形成されているが、第1トランジスタ3と第2トランジスタ4とが別々の基板上に形成されていてもよい。そして、これらの基板が、1つのパッケージに内蔵されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 基板
3 第1トランジスタ
4 第2トランジスタ
6 バッファ層
7 第1窒化物半導体層
7A 第1電子走行層
7B 第2電子走行層
8 第2窒化物半導体層
8A 第1電子供給層
8B 第2電子供給層
9 二次元電子ガス(2DEG)
11 第1トランジスタ形成領域(第1領域)
12 第2トランジスタ形成領域(第2領域)
13 分離溝
13A 貫通部
13B 凹部
14 ゲート部
15 窒化物半導体ゲート層
16 第1ゲート電極
17 絶縁膜
18 第1絶縁膜(絶縁膜)
19 第2絶縁膜
21 第1ソースコンタクトホール
22 第1ドレインコンタクトホール
23 第1ソース電極
24 第1ドレイン電極
28 第1層間絶縁膜
29 第1ソースビアホール
30 第1ドレインビアホール
32 第1ソース配線
33 第1ドレイン配線
34 第2層間絶縁膜
35 ゲートビアホール
36 ゲート配線
41 第2ドレインコンタクトホール
42 第2ソースコンタクトホール
43 第2ドレイン電極
44 第2ソース電極
45 第2ドレインビアホール
46 第2ソースビアホール
47 ゲート開口部
48 第1開口部
49 第2開口部(ゲート開口部)
51 第2ゲート電極
52 第1電極部
53 第2電極部
53a フィールドプレート部
54 第2ドレイン配線
55 第2ソース・ゲート配線
56 ソース・ゲートビアホール
71 ゲート層材料膜
72 ゲート電極膜
Claims (17)
- ノーマリーオフトランジスタからなり、メイントランジスタとして機能する第1トランジスタと、
ノーマリーオントランジスタからなり、前記第1トランジスタのゲート電流を制限するための第2トランジスタとを含み、
前記第1トランジスタは、窒化物半導体からなる第1電子走行層と、前記第1電子走行層上に形成され、窒化物半導体からなる第1電子供給層とを含み、
前記第2トランジスタは、窒化物半導体からなる第2電子走行層と、前記第2電子走行層上に形成され、窒化物半導体からなる第2電子供給層とを含み、
前記第1トランジスタのゲート電極に、前記第2トランジスタのゲート電極およびソース電極が電気的に接続されている、窒化物半導体装置。 - 前記第1トランジスタと前記第2トランジスタが、同一基板上に形成されている、請求項1に記載の窒化物半導体装置。
- 前記第1電子走行層および前記第2電子走行層が、前記基板上において繋がっている、請求項2に記載の窒化物半導体装置。
- 前記基板上には、前記第1電子走行層および前記第2電子走行層を構成する第1窒化物半導体層が形成されており、
前記第1窒化物半導体層上には、前記第1電子供給層および前記第2電子供給層を構成する第2窒化物半導体層が形成されており、
前記第2窒化物半導体層の表面には、前記第1トランジスタが形成される第1領域と、前記第2トランジスタが形成される第2領域とを分離するための分離溝が形成されており、
前記分離溝は、前記第2窒化物半導体層を貫通して前記第1窒化物半導体層の内部まで延びている、請求項3に記載の窒化物半導体装置。 - 前記第1トランジスタは、前記第1電子供給層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層を有し、
前記窒化物半導体ゲート層上に、前記第1トランジスタのゲート電極が形成されている、請求項1〜4のいずれか一項に記載の窒化物半導体装置。 - 前記第2トランジスタは、前記第2電子供給層上に形成されたゲート絶縁膜を有し、
前記ゲート絶縁膜上に、前記第2トランジスタのゲート電極が形成されている、請求項1〜5のいずれか一項に記載の窒化物半導体装置。 - 前記ゲート絶縁膜は、前記第2電子供給層とは反対側の表面に凹部を有しており、
前記第2トランジスタのゲート電極は、前記凹部に埋め込まれた部分と、前記凹部の周縁において前記ゲート絶縁膜の前記表面上に形成されたフィールドプレート部とを有する、請求項6に記載の窒化物半導体装置。 - 前記第2トランジスタのゲート電極の材料は、前記第2トランジスタのソース配線およびドレイン配線の材料と同じである、請求項1〜7のいずれか一項に記載の窒化物半導体装置。
- 前記第1電子走行層と前記第2電子走行層がGaN層からなり、
前記第1電子供給層と前記第2電子供給層がAlGaN層を含む、請求項1〜8のいずれか一項に記載の窒化物半導体装置。 - 前記第1電子走行層と前記第2電子走行層がGaN層からなり、
前記第1電子供給層と前記第2電子供給層がAlGaN層を含み、
前記窒化物半導体ゲート層が、アクセプタ型不純物を含むGaN層からなる、請求項5に記載の窒化物半導体装置。 - 前記第1電子走行層と前記第2電子走行層がGaN層からなり、
前記第1電子供給層と前記第2電子供給層がAlGaN層を含み、
前記ゲート絶縁膜がSiN膜からなる、請求項6または7に記載の窒化物半導体装置。 - 基板上に、電子走行層を構成する第1窒化物半導体層と、電子供給層を構成する第2窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する工程と、
前記窒化物半導体ゲート層材料膜上に第1ゲート電極膜を形成する工程と、
前記窒化物半導体ゲート層材料膜および前記第1ゲート電極膜を選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と前記窒化物半導体ゲート層の上面に形成された第1ゲート電極とからなるゲート部を形成する工程と、
前記第2窒化物半導体層の表面に、第1トランジスタ形成領域と第2トランジスタ形成領域とを分離し、かつ前記第2窒化物半導体層を貫通して前記第1窒化物半導体層の内部まで延びる分離溝を形成する工程と、
前記分離溝の内面、前記第2窒化物半導体層の露出面および前記ゲート部の露出面を覆う第1絶縁膜を形成する工程と、
前記第1トランジスタ形成領域において、前記第1絶縁膜を貫通して前記第2窒化物半導体層に達する第1ソース電極および第1ドレイン電極を形成し、前記第2トランジスタ形成領域において、前記第1絶縁膜を貫通して前記第2窒化物半導体層に達する第2ソース電極および第2ドレイン電極を形成する工程と、
前記第1絶縁膜上に第2ゲート電極を形成する工程と、
前記第2ゲート電極および前記第2ソース電極を前記第1ゲート電極に電気的に接続する工程を含む、窒化物半導体装置の製造方法。 - 前記第2ゲート電極を形成する工程は、
前記第2絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にゲート開口部を形成する工程と、
前記ゲート開口部に金属を埋め込むことにより、前記第2ゲート電極を形成する工程とを含む、請求項12に記載の窒化物半導体装置の製造方法。 - 前記層間絶縁膜にゲート開口部を形成する工程と同時に、前記層間絶縁膜の積層膜に、前記第1ソース電極、第1ドレイン電極、第2ソース電極および第2ドレインにそれぞれ達する第1ソースビアホール、第1ドレインビアホール、第2ソースビアホールおよび第2ドレインビアホールが形成され、
前記ゲート電極は、前記第1ソースビアホール、第1ドレインビアホール、第2ソースビアホールおよび第2ドレインビアホールそれぞれに金属が埋め込まれて、第1ソース配線、第1ドレイン配線、第2ソース配線および第2ドレイン配線が形成される工程と同時に形成される、請求項13に記載の窒化物半導体装置の製造方法。 - 前記第2ゲート電極を形成する工程は、
前記第1絶縁膜上に、前記第1および第2ソース電極ならびに前記第1および第2ドレイン電極を覆うように第2絶縁膜を形成する工程と、
前記第2絶縁膜にゲート開口部を形成する工程と、
前記ゲート開口部を貫通して前記第1絶縁膜に達する前記第2ゲート電極を形成する工程とを含み、
前記第2ゲート電極は、前記ゲート開口部の周縁において、前記第2絶縁膜上に形成されたフィールドプレート部を有する、請求項12に記載の窒化物半導体装置の製造方法。 - 前記第2ゲート電極を形成する工程は、
前記第1絶縁膜上に、前記第1および第2ソース電極ならびに前記第1および第2ドレイン電極を覆うように第2絶縁膜を形成する工程と、
前記第2絶縁膜に第1ゲート開口部を形成する工程と、
前記第2絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第1ゲート開口部に連通する第2ゲート開口部を形成する工程と、
前記第2ゲート開口部および前記第1ゲート開口部からなるゲート開口部に金属を埋め込むことにより、前記第2ゲート電極を形成する工程とを含み、
前記第2ゲート開口部の幅は前記第1ゲート開口部の幅よりも大きく、前記第2ゲート電極は、前記第1ゲート開口部の周縁において、前記第2絶縁膜上に形成されたフィールドプレート部を有する、請求項12に記載の窒化物半導体装置の製造方法。 - 前記層間絶縁膜に第2ゲート開口部を形成する工程と同時に、前記第2絶縁膜および前記層間絶縁膜の積層膜に、前記第1ソース電極、第1ドレイン電極、第2ソース電極および第2ドレインにそれぞれ達する第1ソースビアホール、第1ドレインビアホール、第2ソースビアホールおよび第2ドレインビアホールが形成され、
前記ゲート電極は、前記第1ソースビアホール、第1ドレインビアホール、第2ソースビアホールおよび第2ドレインビアホールそれぞれに金属が埋め込まれて、第1ソース配線、第1ドレイン配線、第2ソース配線および第2ドレイン配線が形成される工程と同時に形成される、請求項16に記載の窒化物半導体装置の製造方法。
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