JP2009049358A - 半導体装置 - Google Patents
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Abstract
【課題】チャネル層を比較的大きなバンドギャップを有する材料で形成する場合に於いても、ソース/ドレイン(オーミック)電極のコンタクト抵抗の低減化を実現する。
【解決手段】第1窒化物半導体から成るチャネル層3と、第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層4とがヘテロ接合を成すヘテロ接合電界効果型トランジスタにおいて、チャネル層4を成す第1窒化物半導体のバンドギャップを3.8eV以上とし、且つ、各ソース/ドレイン電極7の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を形成する。或いは、チャネル層の第1窒化物半導体をAlxGa1-xN(0.16≦x<1)とし、且つ、各ソース/ドレイン電極7の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を形成することとしても良い。
【選択図】図1
【解決手段】第1窒化物半導体から成るチャネル層3と、第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層4とがヘテロ接合を成すヘテロ接合電界効果型トランジスタにおいて、チャネル層4を成す第1窒化物半導体のバンドギャップを3.8eV以上とし、且つ、各ソース/ドレイン電極7の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を形成する。或いは、チャネル層の第1窒化物半導体をAlxGa1-xN(0.16≦x<1)とし、且つ、各ソース/ドレイン電極7の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を形成することとしても良い。
【選択図】図1
Description
この発明は、窒化物を含む半導体(以下「窒化物半導体」と言う。)から成るヘテロ接合電界効果型トランジスタの構造に関する。
従来の窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、ソース/ドレイン電極はTi/Al等の複数から成る金属層が合金化された堆積膜で形成され、又、ソース/ドレイン電極下部の領域に、Siイオン注入法などを用いてゲート電極下部よりもn型不純物が高濃度にドーピングされた領域が設けられている。例えば、特許文献1に記載されている窒化物半導体から成るヘテロ接合電界効果型トランジスタが、上記の構造を有している。
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高出力化するためには、電界効果型トランジスタを高耐圧化することが有効である。高耐圧化には、絶縁破壊電界がより高い材料をチャネル層に用いることが有効となるが、絶縁破壊電界が高い材料ほどバンドギャップは大きいため、逆に低抵抗なソース/ドレイン(オーミック)電極を形成しにくくなる。特にヘテロ接合電界効果型トランジスタの場合には、バリア層に用いる材料はチャネル層よりも大きなバンドギャップを有する必要性があるため、チャネル層に用いる材料をバンドギャップが大きいものとすると、バリア層に使用する材料のバンドギャップもより大きいものとなり、より一層に低抵抗なソース/ドレイン(オーミック)電極が形成しにくくなる。
本発明は、以上の様な技術的課題を克服すべく成されたものであり、その目的は、大きなバンドギャップを有する窒化物半導体を用いてもソース/ドレイン(オーミック)電極の低抵抗化を実現することが可能な、窒化物半導体から成るヘテロ接合電界効果型トランジスタを提供することにある。
この発明の主題は、第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、前記チャネル層の前記第1窒化物半導体のバンドギャップが3.8eV以上であり、前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域が形成されていることを特徴とする。
或いは、この発明の他の主題は、第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、前記チャネル層の前記第1窒化物半導体のバンドギャップが3.8eV以上であり、前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に位置するバリア層の部分の少なくとも一部が除去されていることを特徴とする。
本発明の主題によれば、オーミックコンタクト抵抗を低減することが出来、以って、デバイスの大電流化及び高出力化を実現することが出来る。
特に、本発明の主題に於いて、バリア層をAlNによって形成することにより、ゲート電極からドレイン電極に流れるリーク電流を低減化することが出来る。
更に、本発明の主題に於いて、ゲート電極に電圧を印加しない際にヘテロ界面に2次元電子ガスが発生しない様にチャネル層及びバリア層の組成と厚さとを設定することにより、ノーマリオフ型のトランジスタを実現することが出来る。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
(実施の形態1)
図1は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。
図1は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。
図1に於いて、最下層は半絶縁性SiC基板1であり、半絶縁性SiC基板1の上面上に、バッファ層2を介して、AlxGa1-xN(0.16≦x<1)(第1窒化物半導体に該当。)から成るチャネル層3が形成されている。更に、チャネル層3の上面上に、チャネル層3とヘテロ接合を形成するAlyGa1-yN(0.39≦y≦1、x<y) (第2窒化物半導体に該当。)から成るバリア層4が形成されている。領域5は素子分離領域である。又、バリア層4を貫き、その底面がチャネル層3内にある領域6は、その不純物濃度が1×1018cm-3以上の高濃度n型不純物領域である。又、各高濃度n型不純物領域6の上面上に形成されたソース/ドレイン電極7は、例えばTi/Alから成る。又、各高濃度n型不純物領域6に挟まれたバリア層4の領域の上面上に形成されたゲート電極8は、例えばNi/Auから成る。
ここで、図14(http://www.opt.ees.saitama-u.ac.jp/~zyoho/suzuki/ene.html)に示す様に、一般的に、AlbGa1-bNのバンドギャップエネルギーは、Al組成bが大きくなるにつれて増大することが理解される。
図2は、図1と同様の構造を有する窒化物半導体から成るヘテロエピタキシャル基板に於いて、高濃度n型不純物領域6が形成されている場合と形成されていない場合とに於けるソース/ドレイン電極7間を流れる電流の電圧依存性を示す図である。又、図3は、図2の電圧を電流で微分して求めた抵抗の電圧依存性を示す図である。尚、図2及び図3のグラフは、チャネル層3のAl組成xが0.2、バリア層4のAl組成が0.4である場合の値である。高濃度n型不純物領域6を形成していない場合には、抵抗が非常に高く、トランジスタとして動作させても大きな出力を得ることが難しい。それに対して、高濃度n型不純物領域6を形成している場合には、抵抗が大幅に低減されているため、大きなドレイン電流を得ることが出来、トランジスタとして動作させた際に大きな出力を得ることが可能となる。
図3に示す高濃度n型不純物領域6が形成されていない場合の微分抵抗値を、チャネル層3のAl組成xを変化させた複数の窒化物半導体から成るヘテロエピタキシャル基板に於いて評価した結果を、図23に示す。評価した基板に於けるチャネル層3のAl組成xは、0、0.16、0.2、0.38の4種類である。尚、何れのAl組成xの値の場合に於いても、バリア層4のAl組成yはAl組成xよりも大きな値に設定されている。
又、図24は、高濃度n型不純物領域6が形成されていない場合の微分抵抗値を、バリア層4のAl組成yを変化させた複数の窒化物半導体から成るヘテロエピタキシャル基板に於いて評価した結果を示す図である。評価した基板に於けるバリア層4のAl組成は、0.2、0.39、0.4、0.53の4種類である。但し、バリア層4の各Al組成yに対応するチャネル層3のAl組成xは、当該Al組成yよりも小さな値に設定されている。
図23及び図24の何れの場合に於いても、微分抵抗の値が大きい程に、ドレイン電流が流れにくく、そのためにトランジスタとして動作させても大きな出力を得ることが出来ないと言える。
図23より、チャネル層3のAl組成xが少なくとも0.16以上の場合には、Al組成xが0の場合と比べて、微分抵抗の値が3桁程度大きい。つまり、チャネル層3のAl組成xが少なくとも0.16以上である場合には、微分抵抗が極めて大きくなっていると、言える。
又、図24より、バリア層4のAl組成yが少なくとも0.39以上である場合にも、Al組成yが0.2の場合と比べて、微分抵抗の値が3桁程度大きい。つまり、バリア層4のAl組成yが少なくとも0.39以上である場合にも、微分抵抗が極めて大きくなっていると、言える。
勿論、チャネル層3のAl組成xが少なくとも0.16以上であり、且つ、バリア層4のAl組成yが少なくとも0.39以上である場合にも、微分抵抗が極めて大きくなり得る。
又、図25及び図26は、それぞれ、図23及び図24に於いて、各図の横軸をAl組成から求めたバンドギャップの大きさに変更した場合に該当する図である。
図25より、チャネル層3のバンドギャップが3.8eV以上である場合から、微分抵抗の増大が顕著になっていることが、理解される。
又、図26より、バリア層4のバンドギャップが4.5eV以上である場合から、微分抵抗の増大が大きくなっていることが、理解される。
更に、図3に示す高濃度n型不純物領域6が形成されていない場合の微分抵抗値と高濃度n型不純物領域6が形成されている場合の微分抵抗値との差を、チャネル層3のAl組成xを変化させた複数の窒化物半導体から成るヘテロエピタキシャル基板に於いて評価した結果を、図4に示す。評価した基板に於けるチャネル層3のAl組成xは、0、0.16、0.2、0.38の4種類である(尚、何れのAl組成xの値の場合に於いても、バリア層4のAl組成yはAl組成xよりも大きな値に設定されている)。
又、図5は、高濃度n型不純物領域6が形成されていない場合の微分抵抗値と高濃度n型不純物領域6が形成されている場合の微分抵抗値との差を、バリア層4のAl組成yを変化させた複数の窒化物半導体から成るヘテロエピタキシャル基板に於いて評価した結果を示す図である。評価した基板に於けるバリア層4のAl組成は、0.2、0.39、0.4、0.53の4種類である(バリア層4の各Al組成yに対応するチャネル層3のAl組成xは当該Al組成yよりも小さな値に設定されている)。
図4及び図5の何れの場合にも、高濃度n型不純物領域6を形成しない場合と形成している場合との微分抵抗差が大きい程に、高濃度n型不純物領域6の効果(ソース/ドレイン電極7の低抵抗化)が大きいと言える。
図4より、チャネル層3のAl組成xが少なくとも0.16以上の場合に、Al組成xが0の場合と比べて、微分抵抗差が3桁程度大きい。つまり、チャネル層3のAl組成xが少なくとも0.16以上である場合に、不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を設けた効果(ソース/ドレイン電極7の低抵抗化)が極めて大きくなっていると、言える。
又、図5より、バリア層4のAl組成yが少なくとも0.39以上である場合にも、Al組成yが0.2の場合と比べて微分抵抗差が3桁程度大きい。つまり、バリア層4のAl組成yが少なくとも0.39以上である場合にも、不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を設けた効果が極めて大きくなっていると、言える。
勿論、チャネル層3のAl組成xが少なくとも0.16以上であり、且つ、バリア層4のAl組成yが少なくとも0.39以上である場合にも、不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6を設けた効果が極めて大きくなり得る。
又、図6及び図7は、図4及び図5の横軸をAl組成から求めたバンドギャップの大きさとした場合の図である。
図6より、チャネル層3のバンドギャップが3.8eV以上である場合から、不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6の効果が顕著になっていることが、理解される。
又、図7より、バリア層4のバンドギャップが4.5eV以上である場合から、不純物濃度が1×1018cm-3以上の高濃度n型不純物領域6の効果が大きくなっていることが、理解される。
以上、実施の形態1(図1)では、代表的な条件について記載したが、下記の各変形例に示す様な条件下に於いても同様の効果が得られる。
<変形例1>
図1に於ける半絶縁性SiC基板1に代えて、Si、サファイア、GaN、AlN等の基板を用いても良い。
図1に於ける半絶縁性SiC基板1に代えて、Si、サファイア、GaN、AlN等の基板を用いても良い。
<変形例2>
図1に示すチャネル層3及びバリア層4に関しては、バリア層4を構成する第2窒化物半導体のバンドギャップがチャネル層3を形成する第1窒化物半導体のバンドギャップよりも大きく、且つ、チャネル層3を構成する材料のバンドギャップが3.8eV以上、バリア層4を構成する材料のバンドギャップが4.5eV以上であれば、必ずしも図1に示す様なAlxGa1-xN(0.16≦x<1)及びAlyGa1-yN(0.39≦y≦1、x<y)で構成されている必要は無い。例えば、チャネル層3がInaAlbGa1-a-bNで構成されている層でも良く、或いは、バリア層4がIncAldGa1-c-dNで構成されていても良い。
図1に示すチャネル層3及びバリア層4に関しては、バリア層4を構成する第2窒化物半導体のバンドギャップがチャネル層3を形成する第1窒化物半導体のバンドギャップよりも大きく、且つ、チャネル層3を構成する材料のバンドギャップが3.8eV以上、バリア層4を構成する材料のバンドギャップが4.5eV以上であれば、必ずしも図1に示す様なAlxGa1-xN(0.16≦x<1)及びAlyGa1-yN(0.39≦y≦1、x<y)で構成されている必要は無い。例えば、チャネル層3がInaAlbGa1-a-bNで構成されている層でも良く、或いは、バリア層4がIncAldGa1-c-dNで構成されていても良い。
<変形例3>
変形例2の構造に於いて、チャネル層3とバリア層4との構造に関しては、チャネル層3及びバリア層4がAlとGaとNの3元素の内でNを含む少なくとも2元素から成る化合物で構成される場合(図1に示す構造はその一例。例えば、Al組成yが1のときにはバリア層4はAlNとなる。又、変形例2の場合で組成a,bが共に0のときにはチャネル層3はGaNと成る。)、バリア層4に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることが出来る。従って、当該構造は、ヘテロ接合電界効果型トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造と言える。
変形例2の構造に於いて、チャネル層3とバリア層4との構造に関しては、チャネル層3及びバリア層4がAlとGaとNの3元素の内でNを含む少なくとも2元素から成る化合物で構成される場合(図1に示す構造はその一例。例えば、Al組成yが1のときにはバリア層4はAlNとなる。又、変形例2の場合で組成a,bが共に0のときにはチャネル層3はGaNと成る。)、バリア層4に大きな分極効果が発生するため、ヘテロ界面に高濃度の2次元電子ガスを発生させることが出来る。従って、当該構造は、ヘテロ接合電界効果型トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造と言える。
<変形例4>
ヘテロ接合電界効果型トランジスタに於いては、チャネル層3に用いる半導体材料の絶縁破壊電界が高い程にその耐圧が高くなる。AlbGa1-bNはAl組成がより高い程にバンドギャップが大きく絶縁破壊電界が高いため、変形例3の構造に於いて、チャネル層3に用いるAlxGa1-xNとしては、よりAl組成xが高い(xが1に近い)物が好ましい。又、バリア層4に用いる半導体材料のバンドギャップが大きい程、バリア層4を介してゲート電極8からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層4として用いるAlyGa1-yNに関しても同様に、よりAl組成yが高い物が好ましい。特に、バリア層4としてAlN(AlyGa1-yNのAl組成yが1の場合)を用いた場合に、最もゲートリーク電流を低減することが出来る。
ヘテロ接合電界効果型トランジスタに於いては、チャネル層3に用いる半導体材料の絶縁破壊電界が高い程にその耐圧が高くなる。AlbGa1-bNはAl組成がより高い程にバンドギャップが大きく絶縁破壊電界が高いため、変形例3の構造に於いて、チャネル層3に用いるAlxGa1-xNとしては、よりAl組成xが高い(xが1に近い)物が好ましい。又、バリア層4に用いる半導体材料のバンドギャップが大きい程、バリア層4を介してゲート電極8からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層4として用いるAlyGa1-yNに関しても同様に、よりAl組成yが高い物が好ましい。特に、バリア層4としてAlN(AlyGa1-yNのAl組成yが1の場合)を用いた場合に、最もゲートリーク電流を低減することが出来る。
<変形例5>
変形例2〜4に示したチャネル層3及びバリア層4は、必ずしも同一組成の1層から成る構造である必要性は無く、In組成、Al組成、Ga組成(InaAlbGa1-a-bN、IncAldGa1-c-dNのa,b,c,d)が異なる数層から成る多層膜であっても良い。又、これらの層には、上記窒化物半導体中にn型又はp型の不純物が含まれていても良い。
変形例2〜4に示したチャネル層3及びバリア層4は、必ずしも同一組成の1層から成る構造である必要性は無く、In組成、Al組成、Ga組成(InaAlbGa1-a-bN、IncAldGa1-c-dNのa,b,c,d)が異なる数層から成る多層膜であっても良い。又、これらの層には、上記窒化物半導体中にn型又はp型の不純物が含まれていても良い。
<変形例6>
図1に於けるチャネル層3とバリア層4との間に、厚さ0.1 nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を挿入しても構わない(図8参照)。この様な2元系の半導体を挿入することによって、ヘテロ界面の電子移動度を向上させて、大きなドレイン電流を流すことが出来る。
図1に於けるチャネル層3とバリア層4との間に、厚さ0.1 nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を挿入しても構わない(図8参照)。この様な2元系の半導体を挿入することによって、ヘテロ界面の電子移動度を向上させて、大きなドレイン電流を流すことが出来る。
<変形例7>
図1に於けるバリア層4を、厚さ0.1 nm〜50nmのGaNから成る薄いキャップ層10で覆っても構わない(図9参照)。この様な構造とすることによって、ゲート電極8のショットキー障壁が高くなり、耐圧を高くすることが出来る。
図1に於けるバリア層4を、厚さ0.1 nm〜50nmのGaNから成る薄いキャップ層10で覆っても構わない(図9参照)。この様な構造とすることによって、ゲート電極8のショットキー障壁が高くなり、耐圧を高くすることが出来る。
<変形例8>
図1に於けるソース/ドレイン電極7は、必ずしもTi/Alである必要性は無く、オーミック特性が得られるのであれば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
図1に於けるソース/ドレイン電極7は、必ずしもTi/Alである必要性は無く、オーミック特性が得られるのであれば、Ti、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
<変形例9>
図1に記載のソース/ドレイン電極7直下の高濃度n型不純物領域6に関しては、必ずしもn型不純物の濃度が一定である必要性は無く、n型不純物の濃度が分布していても良い。特に、ゲート電極8側からソース/ドレイン電極7側に向けてn型不純物の濃度を高くする様な構造にする場合には、ドレイン電極に高電圧を印加した際にゲート電極8のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来る。
図1に記載のソース/ドレイン電極7直下の高濃度n型不純物領域6に関しては、必ずしもn型不純物の濃度が一定である必要性は無く、n型不純物の濃度が分布していても良い。特に、ゲート電極8側からソース/ドレイン電極7側に向けてn型不純物の濃度を高くする様な構造にする場合には、ドレイン電極に高電圧を印加した際にゲート電極8のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来る。
<変形例10>
図1に於けるソース/ドレイン電極7直下の高濃度n型不純物領域6は、その一部を除去した構造に成っていても良い(図10参照)。この様な構造とすることによって、コンタクト抵抗をより低くすることが出来る。
図1に於けるソース/ドレイン電極7直下の高濃度n型不純物領域6は、その一部を除去した構造に成っていても良い(図10参照)。この様な構造とすることによって、コンタクト抵抗をより低くすることが出来る。
<変形例11>
図1に記載のゲート電極8は、必ずしもNi/Auから構成されている必要性は無く、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いはTiN、WN等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
図1に記載のゲート電極8は、必ずしもNi/Auから構成されている必要性は無く、Ti、Al、Pt、Au、Ni、Pd等の金属、IrSi、PtSi、NiSi2等のシリサイド、或いはTiN、WN等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
<変形例12>
図1に於けるゲート電極8は必ずしも直接バリア層4に接している必要性は無く、AlGanOo、GaOp、AlOq、SiNr、SiOs、HfOt、TiOu等の絶縁膜11を介して形成されていても構わない(図11を参照)。この様な構造とすることによって、ゲートリーク電流を低減することが出来る。
図1に於けるゲート電極8は必ずしも直接バリア層4に接している必要性は無く、AlGanOo、GaOp、AlOq、SiNr、SiOs、HfOt、TiOu等の絶縁膜11を介して形成されていても構わない(図11を参照)。この様な構造とすることによって、ゲートリーク電流を低減することが出来る。
<変形例13>
図1に於けるゲート電極8の構造は、図1に示す様なプレーナ構造ではなくて、ソース/ドレイン電極7間のバリア層4の一部をエッチングした領域の内側にゲート電極8を形成するリセスゲート構造(図12参照)であっても構わない。この様な構造とすることによって、プレーナ構造の場合に比べてソース抵抗の低減化を図ることが出来る。
図1に於けるゲート電極8の構造は、図1に示す様なプレーナ構造ではなくて、ソース/ドレイン電極7間のバリア層4の一部をエッチングした領域の内側にゲート電極8を形成するリセスゲート構造(図12参照)であっても構わない。この様な構造とすることによって、プレーナ構造の場合に比べてソース抵抗の低減化を図ることが出来る。
<変形例14>
図1に於けるゲート電極8の構造は、図1に示す様なプレーナ構造ではなくて、ソース/ドレイン電極7間のバリア層4の一部をエッチングした領域を覆う様にゲート電極8を形成する埋め込みゲート構造(図13参照)であっても構わない。この様な構造とすることによって、プレーナ構造の場合に比べてソース抵抗を低減することが出来、しかも、高電圧動作時に於いてゲート電極8のドレイン電極側のエッジ部分に集中する電界を緩和することが出来、耐圧を高くすることが出来る。
図1に於けるゲート電極8の構造は、図1に示す様なプレーナ構造ではなくて、ソース/ドレイン電極7間のバリア層4の一部をエッチングした領域を覆う様にゲート電極8を形成する埋め込みゲート構造(図13参照)であっても構わない。この様な構造とすることによって、プレーナ構造の場合に比べてソース抵抗を低減することが出来、しかも、高電圧動作時に於いてゲート電極8のドレイン電極側のエッジ部分に集中する電界を緩和することが出来、耐圧を高くすることが出来る。
<変形例15>
上述した構造は全て個々に採用する必要性は無く、それぞれを組み合わせた構造としても良い。
上述した構造は全て個々に採用する必要性は無く、それぞれを組み合わせた構造としても良い。
(実施の形態2)
図27は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。図27に於いて、図1〜図13中の符号と同一の符号を付したものは、同一又はそれに相当するものを示す。
図27は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。図27に於いて、図1〜図13中の符号と同一の符号を付したものは、同一又はそれに相当するものを示す。
図27に示す様に、バリア層4の内でソース/ドレイン電極7の直下に該当する部分とその周辺部とは、共に除去されており、そのために、少なくともゲート電極8の直下に位置するバリア層4の部分よりも、その厚みが薄い状態となっている。この様な構造とすることによっても、ソース/ドレイン電極7と、ヘテロ接合電界効果型トランジスタに於いてキャリアとなる2次元電子ガスが形成された領域との距離を短くすることが出来るため、抵抗を低減させることが出来、その結果、大きなドレイン電流を得ることが出来、トランジスタとして動作させた際に大きな出力を得ることが可能となる。
特に、実施の形態1の図23で示した様に、チャネル層3のAl組成xが少なくとも0.16以上の場合には、Al組成xが0の場合と比べて、微分抵抗が3桁程度大きいため、チャネル層3のAl組成xが少なくとも0.16以上である場合には、図27に示す構造を採用することが有効であると、言える。即ち、チャネル層3のAl組成xが少なくとも0.16以上の場合には、図1の構造から高濃度n型不純物領域6を除いた構造では微分抵抗が3桁程度に増大してしまうが、図27の構造を採用する場合には、斯かる微分抵抗の増大分を、図27に於ける特徴的構造(バリア層4の内でソース/ドレイン電極7の直下に該当する部分が掘り込まれて薄くなった構造を有しているため、ソース/ドレイン電極7と2次元電子ガスが形成される領域との距離が図1の構造の場合よりもより短くなる点)で以って格段に低減することが可能となり、図1の構造と同様に、大きなドレイン電流を得ることが可能な構造が実現され得るのである。
又、実施の形態1の図24で示した様に、バリア層4のAl組成yが少なくとも0.39以上である場合にも、Al組成yが0.2の場合と比べて、微分抵抗が3桁程度大きいため、バリア層4のAl組成yが少なくとも0.39以上である場合には、同様に、図27に示す構造を採用することが有効であると、言える。
勿論、チャネル層3のAl組成xが少なくとも0.16以上であり、且つ、バリア層4のAl組成yが少なくとも0.39以上である場合にも、図27に示す構造が有効であると、言える。
又、実施の形態1の図25及び図26で示した様に、チャネル層3のバンドギャップが3.8eV以上である場合、或いは、バリア層4のバンドギャップが4.5eV以上である場合に於いても、図27に示す構造が有効であると、言える。
以上、実施の形態2(図27)では、代表的な条件について記載したが、実施の形態1の各変形例に示す前記条件下、或いは、下記の各変形例に示す様な条件下に於いても、同様の効果が得られる。
<変形例1>
図27に記載された、ソース/ドレイン電極7の下側のバリア層4の除去された領域は、その上面が必ずしもソース/ドレイン電極7の底面よりも広い領域である必要性は無く、ソース/ドレイン電極7の直下に位置するバリア層4の少なくとも一部の領域が除去されてさえいれば良い。又、除去された領域がバリア層4だけである必要性は無く、バリア層4に加えて、当該バリア層4の直下のチャネル層3の一部の領域が除去されていても構わない。
図27に記載された、ソース/ドレイン電極7の下側のバリア層4の除去された領域は、その上面が必ずしもソース/ドレイン電極7の底面よりも広い領域である必要性は無く、ソース/ドレイン電極7の直下に位置するバリア層4の少なくとも一部の領域が除去されてさえいれば良い。又、除去された領域がバリア層4だけである必要性は無く、バリア層4に加えて、当該バリア層4の直下のチャネル層3の一部の領域が除去されていても構わない。
<変形例2>
図28に示す様に、ソース/ドレイン電極7とバリア層4との間に、n型不純物がドーピングされたバリア層4を形成する材料よりもそのバンドギャップが小さい材料から成るコンタクト層12が形成されていても良い。この様な構造とすることによっても、ソース/ドレイン電極7と半導体間に生じる寄生抵抗を低減することが出来るため、大きなドレイン電流を得ることが出来、トランジスタとして動作させた際に大きな出力を得ることが可能となる。
図28に示す様に、ソース/ドレイン電極7とバリア層4との間に、n型不純物がドーピングされたバリア層4を形成する材料よりもそのバンドギャップが小さい材料から成るコンタクト層12が形成されていても良い。この様な構造とすることによっても、ソース/ドレイン電極7と半導体間に生じる寄生抵抗を低減することが出来るため、大きなドレイン電流を得ることが出来、トランジスタとして動作させた際に大きな出力を得ることが可能となる。
<変形例3>
実施の形態1又はその各変形例に示す前記構造、及び、本実施の形態又はその各変形例1,2で記載した上記構造については、全て個々に採用する必要性は無く、それぞれを組み合わせた構造としても良い。例えば、図1に示す高濃度n型不純物領域6を図27又は図28に示す構造に適用する様な変形例を実現しても良い。
実施の形態1又はその各変形例に示す前記構造、及び、本実施の形態又はその各変形例1,2で記載した上記構造については、全て個々に採用する必要性は無く、それぞれを組み合わせた構造としても良い。例えば、図1に示す高濃度n型不純物領域6を図27又は図28に示す構造に適用する様な変形例を実現しても良い。
(実施の形態3)
図15は、図1に示す構造に於いて、チャネル層3のAl組成xを0.2とし、バリア層4のAl組成yを0.4、その厚さを20nmとした場合の、バリア層4及びチャネル層3の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図15に示す様に、バリア層4の厚さが20nmの場合には、ヘテロ界面に高濃度(2E+20cm-3)の2次元電子ガス(2DEG)が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが得られる。
図15は、図1に示す構造に於いて、チャネル層3のAl組成xを0.2とし、バリア層4のAl組成yを0.4、その厚さを20nmとした場合の、バリア層4及びチャネル層3の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図15に示す様に、バリア層4の厚さが20nmの場合には、ヘテロ界面に高濃度(2E+20cm-3)の2次元電子ガス(2DEG)が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが得られる。
他方、図16は、図1の構造に於いて、チャネル層3のAl組成xを0.2とし、バリア層4のAl組成yを0.4とした場合で、且つ、バリア層4の厚さを20nmから6nmに薄くした場合の、バリア層4及びチャネル層3の深さ方向のエネルギーバンド構造及びキャリア濃度を同様の計算方法によって導いた結果を示す図である。この場合には、ヘテロ界面に2次元電子ガス(2DEG)は発生しておらず、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオフ型のトランジスタが得られる。
トランジスタをスイッチング素子等のパワーデバイスとして用いる場合には、異常時の安全確保のため、しきい値が正となるノーマリオフ型のトランジスタが望まれている。窒化物半導体から成るヘテロ接合電界効果型トランジスタの場合には、バリア層4の厚さやチャネル層3とバリア層4を構成する原子の混晶比(例えば、AlGaNの場合にはAl組成)を制御することによって、図16に示した様な状態、即ち、ゲート電極8に電圧を印加しない状態でヘテロ界面に2次元電子ガスを発生させない状態を実現することが可能であり、その様な構造とすることによって、ノーマリオフ型のトランジスタを作製することが可能となる。
(実施の形態4:実施の形態1の製造方法)
図17〜図22は、図1に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図に於いて、図1〜図13と同一の符号を付したものは、同一又はそれに相当するものを示す。
図17〜図22は、図1に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図に於いて、図1〜図13と同一の符号を付したものは、同一又はそれに相当するものを示す。
先ず、図17に示す様に、基板1上に、MOCVD法、MBE法等のエピタキシャル成長法を適用することで、バッファ層2、チャネル層(AlxGa1-xN)3、及びバリア層(AlyGa1-yN)4をそれぞれ下から順にエピタキシャル成長させる。尚、図17に示す構造を有する基板を基板メーカー等から購入することとしても良い。
次に、図18に示す様に、レジストパターン等をマスク12として、イオン注入法等を用いて、注入ドーズ量1×1013 cm-2〜1×1016 cm-2、注入エネルギー10 keV〜1000keVの条件で、窒化物半導体に於いてSi等のn型と成るイオンを所望の領域に打ち込む。
その後、RTA(Rapid Thermal Annealing)法等を用いて、800℃〜1500℃の温度で熱処理を行ない、ドーピングしたイオンを活性化させて、図19に示す高濃度n型不純物領域6を形成する。
次に、図20に示す様に、例えばTi、Al、Nb、Hf、Zr、Sr、Ni、Ta、Au、Mo、W等の金属、若しくは、これらの金属から構成される多層膜から成るソース/ドレイン電極7を、蒸着法やスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
次に、図21に示す様に、トランジスタを作製する領域外のチャネル層3及びバリア層4に、例えばイオン注入法やエッチング等を用いて、素子分離領域5を形成する。図21に於いては、イオン注入法による方法を示した。
その後、図22に示す様に、例えばTi、Al、Pt、Au、Ni、Pd等の金属、或いはIrSi、PtSi、NiSi2等のシリサイド、或いはTiN、WN等の窒化物金属、若しくは、これらから構成される多層膜から成るゲート電極8を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法等により形成する。
以上の方法により、図1に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て完成された物が、半導体デバイスとして用いられる。
尚、以上では、代表的な条件について記載したが、下記の本実施の形態の各変形例に示す様な条件下に於いても、本発明の効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
<変形例1>
図17に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望の組成、膜厚とすることで、実施の形態1の変形例2〜5に示した様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
図17に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望の組成、膜厚とすることで、実施の形態1の変形例2〜5に示した様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
<変形例2>
図17に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望のAl組成、膜厚とすることで、実施の形態2に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
図17に示すチャネル層3及びバリア層4の成長時に、AlGaNの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層3及びバリア層4を所望のAl組成、膜厚とすることで、実施の形態2に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
<変形例3>
図17に示すチャネル層3を成長させた後に、厚さ0.1 nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を成長させ、その後にバリア層4を成長させると、実施の形態1の変形例6(図8)に示した構造が得られる。
図17に示すチャネル層3を成長させた後に、厚さ0.1 nm〜5nmのInN、GaN或いはAlNから成る薄いスペーサ層9を成長させ、その後にバリア層4を成長させると、実施の形態1の変形例6(図8)に示した構造が得られる。
<変形例4>
図17に示すバリア層4を成長させた後に、厚さ0.1 nm〜50nmのGaNから成る薄いキャップ層10を成長させると、実施の形態1の変形例7(図9)に示した構造が得られる。
図17に示すバリア層4を成長させた後に、厚さ0.1 nm〜50nmのGaNから成る薄いキャップ層10を成長させると、実施の形態1の変形例7(図9)に示した構造が得られる。
<変形例5>
図18に示すレジストパターン12の形成及びイオン注入をレジストパターン12、注入条件(注入エネルギー、注入量)を変えて数回繰り返して行なうことにより、実施の形態1の変形例9に示す様なn型不純物濃度が分布した高濃度n型不純物領域6を形成することが出来る。
図18に示すレジストパターン12の形成及びイオン注入をレジストパターン12、注入条件(注入エネルギー、注入量)を変えて数回繰り返して行なうことにより、実施の形態1の変形例9に示す様なn型不純物濃度が分布した高濃度n型不純物領域6を形成することが出来る。
<変形例6>
図20に於けるソース/ドレイン電極7の形成に於いては、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、ソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態1の変形例10(図10)に示す様な構造が得られる。
図20に於けるソース/ドレイン電極7の形成に於いては、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、ソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態1の変形例10(図10)に示す様な構造が得られる。
<変形例7>
変形例6に於いて、図18及び図19に示す、イオン注入工程と高温熱処理工程とを行なわずに、図20に於けるソース/ドレイン電極7の形成に於いて、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、ソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態2(図27)に示す様な構造が得られる。
変形例6に於いて、図18及び図19に示す、イオン注入工程と高温熱処理工程とを行なわずに、図20に於けるソース/ドレイン電極7の形成に於いて、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、ソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態2(図27)に示す様な構造が得られる。
<変形例8>
本実施の形態の変形例7に於いて、図18及び図19に示す、イオン注入工程と高温熱処理工程とを行なわずに、図20に於けるソース/ドレイン電極7の形成に於いて、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、例えばMOCVD法等を用いて、n型不純物がドーピングされた例えばGaN等のバリア層4よりもバンドギャップが小さい材料から成るコンタクト層12を形成し、その後にソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態2の変形例2(図28)に示す様な構造が得られる。
本実施の形態の変形例7に於いて、図18及び図19に示す、イオン注入工程と高温熱処理工程とを行なわずに、図20に於けるソース/ドレイン電極7の形成に於いて、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7直下のバリア層4の一部又は全て、及びチャネル層3の一部を除去した後に、例えばMOCVD法等を用いて、n型不純物がドーピングされた例えばGaN等のバリア層4よりもバンドギャップが小さい材料から成るコンタクト層12を形成し、その後にソース/ドレイン電極7を形成することとしても良い。この様な方法によって、実施の形態2の変形例2(図28)に示す様な構造が得られる。
<変形例9>
図20に示すソース/ドレイン電極7の形成、図21に示す素子分離領域5の形成、図22に示すゲート電極8の形成の各3工程は必ずしもこの順に行なう必要性は無く、工程の順番を入れ替えても良い。例えば、ソース/ドレイン電極7を形成する前に、素子分離領域5を形成しても構わない。
図20に示すソース/ドレイン電極7の形成、図21に示す素子分離領域5の形成、図22に示すゲート電極8の形成の各3工程は必ずしもこの順に行なう必要性は無く、工程の順番を入れ替えても良い。例えば、ソース/ドレイン電極7を形成する前に、素子分離領域5を形成しても構わない。
<変形例10>
図22に示すゲート電極8を形成する前に、例えば蒸着法やプラズマCVD法等を用いて、AlGanOo、GaOp、AlOq、SiNr、SiOs、HfOt、TiOu等の絶縁膜11を堆積し、その後、ゲート電極8を形成することで、実施の形態1の変形例12(図11)に示す構造の電界効果型トランジスタが作製され、ゲートリーク電流を低減し、しかも、ゲート-ドレイン間の耐圧を向上させることが出来る。尚、最終的に半導体デバイスとして使用するには、絶縁膜11で覆われたソース/ドレイン電極7の一部を例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。
図22に示すゲート電極8を形成する前に、例えば蒸着法やプラズマCVD法等を用いて、AlGanOo、GaOp、AlOq、SiNr、SiOs、HfOt、TiOu等の絶縁膜11を堆積し、その後、ゲート電極8を形成することで、実施の形態1の変形例12(図11)に示す構造の電界効果型トランジスタが作製され、ゲートリーク電流を低減し、しかも、ゲート-ドレイン間の耐圧を向上させることが出来る。尚、最終的に半導体デバイスとして使用するには、絶縁膜11で覆われたソース/ドレイン電極7の一部を例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。
<変形例11>
図22に示すゲート電極8を形成する前に、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7間の一部のバリア層4を除去し、予めリセスを形成し、その後にゲート電極8を形成することで、図12又は図13に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
図22に示すゲート電極8を形成する前に、例えばCl2等を用いたドライエッチング法等を用いて、ソース/ドレイン電極7間の一部のバリア層4を除去し、予めリセスを形成し、その後にゲート電極8を形成することで、図12又は図13に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
<変形例12>
上述した製造方法を全て個々に採用する必要性は無く、それぞれを組み合わせた製造方法を実現しても良い。
上述した製造方法を全て個々に採用する必要性は無く、それぞれを組み合わせた製造方法を実現しても良い。
(付記)
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
1 半絶縁性基板、2 バッファ層、3 チャネル層、4 バリア層、5 素子分離領域、6 高濃度n型不純物領域、7 ソース/ドレイン電極、8 ゲート電極、9 スペーサ層、10 キャップ層、11 絶縁膜、12 レジストマスク。
Claims (10)
- 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記チャネル層の前記第1窒化物半導体のバンドギャップが3.8eV以上であり、
前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域が形成されていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記バリア層の前記バンドギャップが4.5eV以上であり、
前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域が形成されていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記チャネル層の前記第1窒化物半導体のバンドギャップが3.8eV以上であり、
前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に位置する部分の少なくとも一部が、前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのゲート電極の直下に位置する部分よりも薄くなっていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記バリア層の前記バンドギャップが4.5eV以上であり、
前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に位置する部分の少なくとも一部が、前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのゲート電極の直下に位置する部分よりも薄くなっていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記チャネル層の前記第1窒化物半導体がAlxGa1-xN(0.16≦x<1) であり、
前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域が形成されていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記バリア層の前記第2窒化物半導体がAlyGa1-yN(0.39≦y≦1)であり、
前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に不純物濃度が1×1018cm-3以上の高濃度n型不純物領域が形成されていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記チャネル層の前記第1窒化物半導体がAlxGa1-xN(0.16≦x<1) であり、
前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に位置する部分の少なくとも一部が、前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのゲート電極の直下に位置する部分よりも薄くなっていることを特徴とする、
半導体装置。 - 第1窒化物半導体から成るチャネル層と、前記第1窒化物半導体よりも大きなバンドギャップを有する第2窒化物半導体から成るバリア層とがヘテロ接合を成すヘテロ接合電界効果型トランジスタを具備する半導体装置であって、
前記バリア層の前記第2窒化物半導体がAlyGa1-yN(0.39≦y≦1)であり、
前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのソース/ドレイン電極の直下に位置する部分の少なくとも一部が、前記バリア層の内で前記ヘテロ接合電界効果型トランジスタのゲート電極の直下に位置する部分よりも薄くなっていることを特徴とする、
半導体装置。 - 請求項1乃至請求項8の何れかに記載の半導体装置であって、
前記バリア層の前記第2窒化物半導体がAlNから成ることを特徴とする、
半導体装置。 - 請求項1乃至請求項9の何れかに記載の半導体装置であって、
前記ヘテロ接合電界効果型トランジスタのゲート電極に電圧を印加しない際にヘテロ界面に2次元電子ガスが発生しない様に、前記チャネル層及び前記バリア層の組成と厚さとが設定されていることを特徴とする、
半導体装置。
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