TWI686951B

TWI686951B - 半導體裝置及其製造方法

Info

Publication number: TWI686951B
Application number: TW107111835A
Authority: TW
Inventors: 周政偉; 林信志
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-04-03
Filing date: 2018-04-03
Publication date: 2020-03-01
Also published as: TW201943074A

Abstract

半導體裝置包含設置基底、通道層、阻障層、閘極電極以及源極/汲極電極。通道層設置於基底上。阻障層設置於通道層上。閘極電極設置於阻障層上。源極/汲極電極穿過阻障層延伸至通道層中，其中源極/汲極電極的底部的水平高度在朝著閘極電極的方向上，由通道層上升至阻障層。

Description

半導體裝置及其製造方法

本發明實施例是有關於半導體裝置，且特別是有關於半導體裝置的源極/汲極電極及其製造方法。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

導通電阻(R_on)為影響半導體裝置之耗電量的重要因素，其電阻值正比於半導體裝置的耗電量。導通電阻(R_on)包含源極/汲極接觸電阻(R_contact)以及通道電阻(R_channel)。高電子遷移率電晶體(HEMT)具有高電子遷移率和高載子密度的二維電子氣(two-dimensional electron gas，2DEG)形成於異質界面上，使得高電子遷移率電晶體(HEMT)具有較低的通道電阻(R_channel)。因此，高電子遷移率電晶體(HEMT)的導通電阻(R_on)主要取決於源極/汲極接觸電阻(R_contact)的大小。

隨著氮化鎵系半導體材料的發展，這些使用氮化鎵系半導體材料的半導體裝置應用於更嚴苛工作環境中，例如更高頻、更高溫或更高電壓。因此，具有氮化鎵系半導體材料的半導體裝置之製程條件也面臨許多新的挑戰。

本發明的一些實施例提供半導體裝置，此半導體裝置包含通道層設置於基底上，阻障層設置於通道層上，閘極電極設置於阻障層上，以及源極/汲極電極穿過阻障層延伸至通道層中，其中源極/汲極電極的底部的水平高度在朝著閘極電極的方向上，由通道層上升至阻障層。

本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底上形成通道層，在通道層上形成阻障層，以及將阻障層和通道層圖案化，以形成凹陷穿過阻障層且延伸至通道層中，其中凹陷的底部的水平高度在第一方向上，由通道層上升至阻障層。此方法還包含形成源極/汲極電極填充凹陷，以接觸阻障層和通道層，以及在阻障層上形成閘極電極，其中第一方向係從源極/汲極電極朝著閘極電極。

本發明的半導體裝置可應用於多種類型的半導體裝置，為讓本發明之特徵和優點能更明顯易懂，下文特舉出應用於高電子遷移率電晶體(HEMT)的實施例，並配合所附圖式，作詳細說明如下。

50A‧‧‧第一區

50B‧‧‧第二區

100A、100B、200‧‧‧半導體裝置

102、202‧‧‧基底

104、204‧‧‧緩衝層

106、206‧‧‧通道層

108、208‧‧‧阻障層

110A、110B、218‧‧‧源極/汲極電極

112A、112B、220‧‧‧閘極電極

210‧‧‧圖案化遮罩層

212、212₁、212₂、212_n、212₁₁、212₁₂、212_1x、212₂₁、 212₂₂、212_2y、212_n1、212_n2、212_nm‧‧‧開口

212S1、214S1、218S1‧‧‧第一側壁

212S2、214S2、218S2‧‧‧第二側壁

214‧‧‧凹陷

214B、214B1、214B2、214Bn、218B、218B1、218B2、218Bn‧‧‧底部

214S、218S‧‧‧側壁

2141、2142、214n‧‧‧子凹陷

216‧‧‧導電材料層

218C‧‧‧梳體部

218E1、218E2、218En‧‧‧梳齒部

D‧‧‧期望深度

D1‧‧‧第一方向

D2‧‧‧第二方向

D_A‧‧‧第一深度

D_B‧‧‧第二深度

D3‧‧‧目標深度

OE、V1、V2、Vn‧‧‧深度

P1、P2、Pn‧‧‧尺寸

S‧‧‧間距

T、T1‧‧‧厚度

W1、W2、Wn‧‧‧寬度

藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：第1圖是根據一範例，顯示半導體裝置的剖面示意圖。

第2A至2D圖是根據本發明的一些實施例，顯示形成半導體裝置在各個不同階段的剖面示意圖。

第3圖是根據本發明的一些實施例，顯示形成第5B、6B和7B圖之源極/汲極電極在特定階段的剖面示意圖。

第4A和4B圖是根據本發明的一些實施例，顯示第3圖之圖案化遮罩層之多個開口的上視示意圖。

第5A圖是根據本發明的一些實施例，顯示在蝕刻製程之後，形成源極/汲極電極凹陷的剖面示意圖。

第5B圖顯示於第5A圖之源極/汲極電極凹陷中的形成源極/汲極電極的剖面示意圖。

第6A圖是根據本發明的另一些實施例，顯示在蝕刻製程之後，形成源極/汲極電極凹陷的剖面示意圖。

第6B圖顯示於第6A圖之源極/汲極電極凹陷中形成的源極/汲極電極的剖面示意圖。

第7A圖是根據本發明的另一些實施例，顯示在蝕刻製程之後，形成源極/汲極電極凹陷的剖面示意圖。

第7B圖顯示於第7A圖之源極/汲極電極凹陷中形成的源極/汲極電極的剖面示意圖。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標示相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些所敘述的步驟可在該方法的其他實施例被取代或刪除。

本發明提供了半導體裝置及其製造方法的實施例，特別適用於高電子遷移率電晶體(HEMT)，但也可用其他半導體裝置，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、雙載子接面電晶體(bipolar junction transistor，BJT)、橫向擴散型MOS(lateral double-diffused MOS，LDMOS)電晶體、垂直型MOS(vertical double-diffused MOS，VDMOS)電晶體、高功率MOS(power MOS)電晶體。由於蝕刻製程容許範圍(process window)限制，在基底的一些區域(例如，中心和邊緣)中，形成源極/汲極電極凹陷無法控制在蝕刻製程期望深度，使得所形成的源極/汲極電極無法充分地形成歐姆接觸。為了提升在這些區域之源極/汲極電極的歐姆接觸，本發明實施例利用形成源極/汲極電極凹陷的底部具有在朝著閘極電極的方向上緩升的水平高度，其從通道層延伸至阻障層，使得在基底各個區域中，所形成的源極/汲極電極的底部皆具有一部份能落在期望深度的容許範圍內，並且在後續熱處理之後，在基底各個區域中的源極/汲極電極能充分地形成的歐姆接觸，以提升半導體裝置的製造良率。

第1圖是根據一範例，顯示半導體裝置100A和100B於基底102的不同區域的剖面示意圖。為了方便說明，在此範例中，半導體裝置100A和100B為高電子遷移率電晶體(HEMT)，但也可以是半導體裝置。

請參考第1圖，提供基底102，基底102包含多個不同區域，舉例而言，基底102的第一區50A表示靠近基底102邊緣的區域，而基底102的第二區50B表示靠近基底102中心的區域。儘管未顯示，基底102可包含任何其他區域，例如第一區50A與第二區50B之間的中間區域(未顯示)。在此範例中，儘管僅針對第一區50A和第二區50B說明，然而相同的製程可執行於基底102之未顯示的區域。

在基底102上依序形成緩衝層104、通道層106和阻障層108。通道層106的材料可以是氮化鎵(GaN)，阻障層108的材料可以是氮化鎵鋁(AlGaN)，緩衝層104用以減緩基底102與上方的通道層106之間的不匹配(mismatch)。接著，在基底102的第一區50A中和第二區50B中形成源極/汲極電極110A和110B，並且在基底102的第一區50A中和第二區50B中形成閘極電極112A和112B，以形成在第一區50A和第二區50中的半導體裝置100A和100B。

一般而言，形成源極/汲極電極110A和110B的步驟包含透過蝕刻製程形成用於源極/汲極電極110A和110B的凹陷(未顯示)，在阻障層108上沉積導電材料，以填入這些凹陷，之後蝕刻導電材料，以形成填入凹陷的源極/汲極電極110A和110B。然後，執行熱處理，使源極/汲極電極110A和110B的離子進行擴散，以在通道層106與阻障層108之間的界面形成歐姆接觸。

在此範例中，蝕刻製程在阻障層108中蝕刻出凹陷，一般而言，凹陷的底部大致上是水平的。凹陷具有期望深度D，使得填充凹陷的源極/汲極電極在後續熱處理中，能充分地形成歐姆接觸。凹陷的期望深度D從約阻障層108的厚度T的60%至蝕穿阻障層108延伸至通道層106約300埃(Å)的範圍內，並且在不會將阻障層108蝕穿的情況下，期望深度D可具有特定的容許範圍，例如，期望深度D±10%以內。

然而，由於阻障層108的厚度相當薄，例如，約100埃(Å)至約250埃的範圍內，且蝕刻製程容許範圍(process window)限制，故源極/汲極電極凹陷在基底102的一些區域無法具有在期望深度D的容許範圍內的蝕刻深度。舉例而言，在乾式蝕刻中，由於蝕刻設備的功率產生源從靠近蝕刻腔室中央供應射頻功率，所以電漿密度在基底的中心區域較高，而在基底的邊緣區域較低。因此，在靠近基底102邊緣的第一區50A中，由於較低的蝕刻速率，所形成的凹陷可能具有低於期望深度D的容許範圍下限的第一深度D_A。在靠近基底102中心的第二區50B中，由於較高的蝕刻速率，所形成的凹陷可能具有高於期望深度D的容許範圍上限的第二深度D_B，並且第二深度D_B可能進一步延伸至通道層106中，甚至緩衝層104中。

在熱處理之後，在第一區50A中所形成的源極/汲極電極110A由於其水平底面未在期望深度D的容許範圍內，因而無法充分地形成歐姆接觸，而在第二區50B中所形成的源極/汲極電極110B由於其水平底面完全地延伸至通道層106內，因而僅有側面接觸通道區106，使得所形成的歐姆接觸的面積較小。因此，在靠近基底102邊緣或中心的區域中，半導體裝置的接觸電阻(R_contact)是較高的，這增加半導體裝置的導通電阻(R_on)，進而降低半導體裝置的效能。

根據上述說明，由於蝕刻容許範圍限制導致了半導體裝置在基底不同區域的效能存在差異，因而降低半導體裝置的製造良率。因此，需克服由蝕刻容許範圍限制所造成之低製造良率的問題。

第2A至2D圖是根據本發明的一些實施例，顯示形成如第2D圖所示之半導體裝置200在各個不同階段的剖面示意圖。請參考第2A圖，提供基底202。接著，在基底202上形成緩衝層204，在緩衝層204上形成通道層206，並且在通道層206上形成阻障層208。在一些實施例中，在基底202 與緩衝層204之間可形成晶種層(未顯示)。

在一些實施例中，基底202可以是摻雜的(例如以p型或n型摻雜物進行摻雜)或未摻雜的半導體基底，例如矽基底、矽鍺基底、砷化鎵基底或類似半導體基底。在一些實施例中，基底202可以是半導體位於絕緣體之上的基底，例如絕緣層上的矽(silicon on insulator,SOI)基底。在一些實施例中，基底202可以是玻璃基底或陶瓷基底，例如碳化矽(SiC)基底、氮化鋁(AlN)基底或藍寶石(Sapphire)基底。

通道層206的材料包含III-V族氮化物半導體材料，例如，III族氮化物。在一些實施例中，通道層206的材料是GaN。在一些實施例中，通道層206可具有摻雜物，例如n型摻雜物或p型摻雜物。通道層206可由磊晶成長製程形成，例如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、分子束磊晶法(molecular beam epitaxy，MBE)、前述之組合或類似方法。

阻障層208的材料包含III-V族氮化物半導體材料，例如，III族氮化物。在一些實施例中，阻障層208的材料可以是AlGaN、AlInN、AlN、AlGaInN或前述之組合。在一些實施例中，阻障層208可具有摻雜物，例如n型摻雜物或p型摻雜物。阻障層208可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。

二維電子氣(two-dimensional electron gas，2DEG)(未顯示)可形成於通道層206與阻障層208之間的異質界面上。如第2D圖所示之半導體裝置200是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

形成於基底202與通道層206之間的緩衝層204，其可減緩上方的通道層206的應變(strain)，以防止缺陷形成於通道層206中，應變是由通道層206與基底202之間的不匹配造成。在一些實施例中，緩衝層204的材料可以是AlN、GaN、AlGaN、InGaN、AlInN、AlGaInN、前述之組合或類似材料。緩衝層204可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。儘管在如第2A圖所示的實施例中，緩衝層204為單層結構，然而緩衝層204也可以是多層結構。

繼續參考第2A圖，在阻障層208上形成圖案化遮罩層210。圖案化遮罩層210具有開口212對應於預定形成源極/汲極電極的區域。在一些實施例中，開口212為楔型，其具有相對於基底202主表面大致上垂直的第一側壁212S1，以及相對於基底202主表面傾斜的第二側壁212S2。第二側壁212S2連接第一側壁212S1，並且第二側壁212S2從其與第一側壁212S1連接的一端延伸至圖案化遮罩層210的上表面。在先前技術中，用於形成源極/汲極電極凹陷之圖案化遮罩層的開口，其底部通常會完整地暴露出阻障層之預定形成源極/汲極電極凹陷的表面。相較之下，在第2A圖所示的實施例中，阻障層208僅於開口212之第二側壁212S2與第一側壁212S1連接的端點處暴露出來。

在一些實施例中，圖案化遮罩層210可以是圖案化光阻層。形成圖案化光阻層的步驟可包含在阻障層208的上表面上選擇性形成底部抗反射塗層(bottom anti-reflective coating，BARC)，之後在底部抗反射塗層(BARC)上形成光阻材料層，透過使用灰階(gray-scale)光罩的光微影技術，以形成開口212。在另一些實施例中，圖案化遮罩層210可以是圖案化硬遮罩(hard mask)層。圖案化硬遮罩(hard mask)層的材料可以是氧化矽、氮化矽、氮氧化矽或前述之組合。形成圖案化硬遮罩層的步驟可包含在阻障層208上沉積硬遮罩材料層，在硬遮罩材料層上形成與前述相似的圖案化光阻層，透過蝕刻製程將圖案化光阻層的開口圖案轉移至圖案化硬遮罩層，之後移除圖案化光阻層。

接著，通過圖案化遮罩層210的開口212對阻障層208和通道層206執行蝕刻製程，以形成第2B圖所示的凹陷214。在如第2B圖所示的實施例中，凹陷214不僅穿過阻障層208，還進一步延伸至通道層206中。在一些實施例中，蝕刻製程可以是乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻或類似乾式蝕刻製程。

在形成凹陷214的蝕刻製程期間，因為圖案化遮罩層210被蝕刻劑消耗，所以開口212的尺寸會隨著蝕刻製程的執行而擴張，並且開口212的尺寸因蝕刻所造成的擴張在開口212之第二側壁212S2的一側遠大於在第一側壁212S1的另一側，如第2B圖所示。因此，在蝕刻製程期間，隨著開口212的擴張，形成了凹陷214。凹陷214具有相對於基底202主表面大致上垂直或傾斜(例如，與垂直軸之間的夾角小於約60度)的側壁214S，以及相對於基底202主表面傾斜的底部214B(在此實施例中，亦可稱作側壁214B)。在一些實施例中，側壁214S相對於基底202主表面可傾斜大於0度且小於約90度，例如在約15度至約75度之間。底部214B從其與側壁214S連接的一端延伸至阻障層208的上表面。

在此實施例中，凹陷214在穿過阻障層208之後，進一步蝕刻通道層206。凹陷214延伸至通道層206中的深度OE可以是阻障層208之厚度T1的約5%至約40%。凹陷214的目標深度D3為阻障層208的厚度T1與深度OE的總和。凹陷214的目標深度D3大於期望深度D，期望深度D是源極/汲極電極能充分地形成歐姆接觸的深度。因此，如第2B圖所示，凹陷214的側壁214S穿過阻障層208且延伸至通道層206中，並且凹陷214的底部214B同時暴露出通道層206與阻障層208。在此實施例中，如第2B圖所示，凹陷214的底部214B由單一傾斜底面構成，其水平高度在朝著預定形成閘極電極220(顯示於第2D圖)的方向上，由通道層206線性上升至阻障層208的上表面。

請參考第2C圖，在阻障層208上形成導電材料層216，且導電材料層216填入凹陷214中，並且接觸阻障層208和通道層206從凹陷214暴露出來的部分。在一些實施例中，導電材料層216可以是金屬、金屬氮化物或半導體材料。金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金、前述之多層。半導體材料可以是多晶矽或多晶鍺。導電材料層216可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍(sputter)或類似製程形成。

請參考第2D圖，對第2C圖所示的導電材料層216執行圖案化製程，以形成填入凹陷214中的源極/汲極電極218。在本發明實施例中，源極/汲極電極218具有相對於基底202主表面大致上垂直或傾斜的側壁218S(例如，與垂直軸之間的夾角小於約60度)，以及相對於基底202主表面傾斜的底部218B(在此實施例中，亦可稱作側壁218B)。在一些實施例中，側壁218S相對於基底202主表面可傾斜大於大於0度且小於90度，例如在約15度至約75度之間。側壁218S穿過阻障層208延伸至通道層206中，並且底部218B與側壁218S連接。底部218B的水平高度在朝著預定形成之閘極電極220的方向上，由通道層206上升至阻障層208的上表面。

在一些實施例中，形成源極/汲極電極218的圖案化製程的步驟可包含透過光微影製程在第2C圖所示的導電材料層216上形成圖案化光阻層(未顯示)，對導電材料層 216執行蝕刻製程例如乾蝕刻或濕蝕刻，以移除導電材料層216未被圖案化光阻層覆蓋的部分，之後移除導電材料層216之剩餘部分上的圖案化光阻層。

在形成源極/汲極電極218之後，對源極/汲極電極218執行熱處理，使得源極/汲極電極218的離子發生擴散，以在阻障層208與通道層206之間的界面形成歐姆接觸。在一些實施例中，熱處理可以是快速熱處理(rapid thermal process，RTP)。

繼續參考第2D圖，在形成源極/汲極電極218之後，在阻障層208上於源極/汲極電極218之間形成閘極電極220，以形成半導體裝置200。在一些實施例中，閘極電極220的材料可以是金屬、金屬氮化物或半導體材料。金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之合金、前述之多層。半導體材料可以是多晶矽或多晶鍺。形成閘極電極220的步驟可包含沉積用於閘極電極220的導電材料層(未顯示)於阻障層208上，以及對用於閘極電極220的導電材料層執行圖案化製程，以形成閘極電極220於源極/汲極電極218之間。

在第2D圖所示的實施例中，半導體裝置200包含基底202和依序堆疊於基底202上的緩衝層204、通道層206和阻障層208。半導體裝置200還包含源極/汲極電極218和在源極/汲極電極218之間的閘極電極220。源極/汲極電極218穿過阻障層208且延伸至通道層206中。源極/汲極電極 218的底部218B的水平高度在朝著閘極電極220的方向上，由通道層206上升至阻障層208。

回頭參考第2B圖，因為蝕刻製程容許範圍限制，凹陷214的深度於基底202的一些區域(例如，基底202的中心或邊緣)可能無法控制在目標深度D3，例如大於或小於目標深度D3。值得注意的是，在第2A至2D圖所示的實施例中，儘管在基底202之中心或邊緣區域中，凹陷214的底部214B無法控制在目標深度D3，由於凹陷214的底部214B具有緩升的水平高度，因此，在這些區域中，凹陷214的底部214B仍會有一部分落在如第1圖所示的期望深度D的容許範圍內，凹陷214的底部214B不會完全在期望深度D的容許範圍以外。例如，當凹陷214的深度小於目標深度D3時，凹陷214的底部214B1的較低部分可以在期望深度D的容許範圍內。因此，在熱處理之後，所形成的源極/汲極電極218於基底202的任何區域皆能充分地形成的歐姆接觸，這降低了在靠近基底202之中心和邊緣區域的半導體裝置的導通電阻(R_on)，進而提升半導體裝置的製造良率。

第3圖是根據本發明的一些實施例，顯示形成如第5B、6B和7B圖所示之源極/汲極電極218在特定階段的剖面示意圖。第3圖所示之實施例與前述第2A圖之實施例的差別在於第3圖的圖案化遮罩層210具有多個開口212₁、212₂至212_n。

請參考第3圖，提供基底202，在基底202上依序形成緩衝層204、通道層206、阻障層208以及圖案化遮罩層210。第3圖所示的緩衝層204、通道層206、阻障層208的材料和形成方法相同或相似於前述第2A圖所示之緩衝層204、通道層206、阻障層208的材料和形成方法。圖案化遮罩層210具有多個開口212₁、212₂至212_n，這些開口212₁、212₂至212_n共同用來形成一個源極/汲極電極凹陷。相較於第2A圖的開口212，第3圖的開口212₁、212₂至212_n各自具有水平底部。

請參考第4A圖，第4A圖是根據本發明的一些實施例，顯示第3圖之圖案化遮罩層210之這些開口212₁、212₂至212_n的上視示意圖。在上視圖中，開口212₁、212₂至212_n是在朝著預定形成閘極電極的第一方向D1上排列的多個長方形，並且開口212₁、212₂至212_n的各自尺寸P1、P2至Pn(或稱作寬度P1、P2至Pn)在第一方向D1上依序減少。開口212₁、212₂至212_n彼此隔開，並且這些開口212₁、212₂至212_n之任兩者之間的間距S可以是相等的或依序減少，或者可以是無規律的。在一些實施例中，除了使用具有柵型(fence-shape)圖案的光罩的光微影技術來形成第3和4A圖所示的圖案化遮罩層210之外，第3和4A圖所示的圖案化遮罩層210的材料和形成方法與第1A圖所述的圖案化遮罩層210相似。光罩的柵型圖案大致上與開口212₁、212₂至212_n的圖案相同。

第3圖之圖案化遮罩層210的多個開口可以有其他變化。請參考第4B圖，第4B圖是根據本發明的另一些實施例，顯示圖案化遮罩層210之多個開口212₁₁、 212_12...212_nm的上視示意圖。開口212₁₁、212_12...212_nm是多個方形陣列，並且在朝著預定形成閘極電極的第一方向D1上和垂直於第一方向D1的第二方向D2上排列。同一行(例如，在第二方向D2上)的開口(例如，開口212₁₁、212₁₂至212_1x或是212₂₁、212₂₂至212_2y或是212_n1、212_n2至212_nm)的尺寸大致上是相同的，並且這些開口在第一方向D1上(例如，開口212₁₁、212₂₁至212_n1)的各自尺寸P1、P2至Pn(或稱作寬度P1、P2至Pn)是依序減少的。在一些實施例中，除了使用具有篩孔(mesh)圖案的光罩的光微影技術來形成第4B圖所示的圖案化遮罩層210之外，第4B圖所示的圖案化遮罩層210的材料和形成方法與第1A圖所述的圖案化遮罩層210相似。光罩的篩孔圖案大致上與開口212₁₁、212₁₂至212_nm的圖案相同。

在形成第3圖所示的圖案化遮罩層212之後，通過圖案化遮罩層212的開口212₁、212₂至212_n(或是第4B圖的開口212₁₁、212_12...212_nm)執行蝕刻製程，以形成第5A、6A和7A圖所示的凹陷214。然後，在第5A、6A和7A圖所示的凹陷214中分別形成如第5B、6B和7B圖所示的源極/汲極電極218。以下說明第5A、6A和7A圖所示的凹陷214以及第5B、6B和7B圖所示的源極/汲極電極218的一些細節。

為了清楚起見，儘管第5A、6A和7A圖僅顯示一個凹陷214，並且第5B、6B和7B圖僅顯示一個源極/汲極電極218，本發明所屬技術領域中具有通常知識者可輕易地理解，可形成另一個凹陷和另一個源極/汲極電極，他們分別具有與第5A、6A和7A圖的凹陷214和第5B、6B和7B圖的源極/汲極電極218對稱的結構，例如，相似於第2B圖所示的兩個對稱的凹陷214，或相似於第2D圖所示的兩個對稱的源極/汲極電極218。再者，閘極電極將形成於這兩個對稱的源極/汲極電極之間。

請參考第5A圖，第5A圖是根據本發明的一些實施例，顯示在蝕刻製程之後所形成之凹陷214的剖面示意圖。在對第3圖所示的結構執行蝕刻製程之後，形成了彼此隔開的多個子凹陷2141、2142至214n，這些子凹陷2141、2142至214n構成凹陷214。這些子凹陷2141、2142至214n的各自底部214B1、214B2至214Bn構成凹陷214的底部214B，底部214B在預定形成閘極電極的第一方向D1上，從通道層206上升至阻障層208。

在蝕刻製程期間，蝕刻製程的負載效應(loading effect)使得蝕刻劑傾向於凹蝕阻障層208被較大尺寸的開口(例如，第4A圖的開口212₁)暴露出的區域，因此，對應於開口212₁、212₂至212_n形成的子凹陷2141、2142至214n，他們不僅具有在第一方向D1上依序減少的各自寬度W1、W2至Wn，還具有第一方向D1上依序減少的各自深度V1、V2至Vn。再者，具有最大尺寸(深度或寬度)的子凹陷2141不僅穿過阻障層208，還進一步凹蝕通道層206至深度OE。深度OE可以是阻障層208之厚度T的約5%至約40%。凹陷214的目標深度D3為阻障層208的厚度T與深度OE的總和。凹陷214的目標深度D3大於期望深度D，期望深度D 是源極/汲極電極能充分地形成歐姆接觸的深度。在一些實施例中，除了子凹陷2141之外，其餘的子凹陷2142至214n並未穿過阻障層208。

在第5A圖所示的實施例中，子凹陷2141、2142至214n的各自底部214B1、214B2至214Bn大致上為水平底面，且這些底部214B1、214B2至214Bn的水平高度在朝著第一方向D1上以階梯式(step-wise)上升，以構成凹陷214的底部214B。底部214B的兩端連接凹陷214的的第一側壁214S1和第二側壁214S2，第一側壁214S1和第二側壁214S2分別是距離預定形成閘極電極之最遠和最近的側壁。第一側壁214S1和第二側壁214S2為相對於基底202(顯示於第3圖)的主表面大致上垂直或傾斜(例如，與垂直軸之間的夾角小於約60度)的相對側壁。第一側壁214S1穿過阻障層208延伸至通道層206中，而第二側壁214S2在阻障層208中。

請參考第5B圖，第5B圖顯示形成源極/汲極電極218填入第5A圖的凹陷214中。第5B圖所示的源極/汲極電極218的材料和形成方法可相同或相似於如前述第2C和2D圖所述的源極/汲極電極218的材料和形成方法。

如第5B圖所示，源極/汲極電極218為一梳狀(comb shape)結構，其具有多個梳齒(comb teeth)部218E1、218E2至218En，以及連接這些梳齒部218E1、218E2至218En的梳體(comb body)部218C。梳齒部218E1、218E2至218En之任兩者之間被阻障層208的突出部隔開，並且梳齒部218E1、218E2至218En的各自寬度和各自深度在朝著預定形成閘極電極的第一方向D1上依序減少。這些梳齒部218E1、218E2至218En的各自底部218B1、218B2至218Bn構成了源極/汲極電極218的底部218B，並且底部218B的水平高度在第一方向D1上，由通道層206以階梯式上升至阻障層208中。再者，底部218B的兩端連接源極/汲極電極218的第一側壁218S1和第二側壁218S2，第一側壁218S1和第二側壁218S2分別是距離預定形成閘極電極之最遠和最近的側壁。第一側壁218S1和第二側壁218S2為相對於基底202(顯示於第3圖)的主表面大致上垂直或傾斜(例如，與垂直軸之間的夾角小於約60度)的相對側壁。第一側壁218S1穿過阻障層208延伸至通道層206中，而第二側壁218S2在阻障層208中。

回頭參考第5A圖，在形成凹陷214的蝕刻製程期間，凹陷214的深度於基底的一些區域(例如，基底的中心或邊緣)可能無法控制在目標深度D3，例如大於或小於目標深度D3。值得注意的是，在第5A和5B圖所示的實施例中，儘管在基底之中心或邊緣區域中，凹陷214的底部214B無法控制在目標深度D3，由於凹陷214的底部214B具有階梯式上升的水平高度，因此，在這些區域中，凹陷214的底部214B仍會有一部分落在如第1圖所示的期望深度D的容許範圍內，凹陷214的底部214B不會完全在期望深度D的容許範圍以內。例如，當凹陷214的深度小於目標深度D3時，凹陷214的底部214B1可以在期望深度D的容許範圍內。因此，在後續熱處理之後，所形成的源極/汲極電極218於基底的任何區域皆能充分地形成的歐姆接觸，這降低了在靠近基底之中心和邊緣區域的半導體裝置的導通電阻(R_on)，進而提升半導體裝置的製造良率。

第6A圖是根據本發明的另一些實施例，顯示在蝕刻製程之後所形成之凹陷214的剖面示意圖。第6A圖所示之實施例與前述第5A圖之實施例的差別在於子凹陷2141、2142至214n之相鄰兩者間並非是隔開的，而是合併在一起，以形成如第6A圖所示凹陷214。

在一些實施例中，如果第4A圖所示之圖案化遮罩層210的多個開口212₁、212₁至212_n之兩者之間的間距S距離太小，以至於在蝕刻製程期間，蝕刻製程的橫向蝕刻足以將如第5A圖所示之子凹陷2141、2142至212n之間的阻障層208的延伸部蝕刻殆盡。因此，如第6A圖所示，子凹陷2141、2142至214n合併在一起，以構成凹陷214。

請參考第6B圖，第6B圖顯示形成源極/汲極電極218填入第6A圖的凹陷214中。第6B圖所示的源極/汲極電極218的材料和形成方法可相同或相似於如前述第2C和2D圖所述的源極/汲極電極218的材料和形成方法。

第7A圖是根據本發明的一些實施例，顯示在蝕刻製程之後所形成之凹陷214的剖面示意圖。第7A圖所示之實施例與前述第6A圖之實施例的差別在於，第7A圖之實施例的凹陷214具有由傾斜的單一底面所構成的底部214B。

在一些實施例中，如果第4A圖所示之圖案化遮罩層210的開口數目n是較高的，在蝕刻製程期間，蝕刻製程不僅移除如第5A圖所示之子凹陷2141、2142至212n之間的阻障層208的延伸部，子凹陷之各自底面的階差(step height)會逐漸縮小，使得凹陷214的底部214B趨近於如第7A圖所示之傾斜的單一底面。

請參考第7B圖，第7B圖顯示形成源極/汲極電極218填入第7A圖的凹陷214中。第7B圖所示的源極/汲極電極218的材料和形成方法可相同或相似於如前述第2C和2D圖所述的源極/汲極電極218的材料和形成方法。如第7B圖所示，源極/汲極電極218呈現一梯形剖面。源極/汲極電極218的底部218B為傾斜的單一底面構成，底部218B的一端於通道層206中連接源極/汲極電極218的第一側壁218S1，並且底部218B的另一端於阻障層208中連接第二側壁218S2。

在形成如第5B、6B和7B圖所示的源極/汲極電極218，及與其對稱之另一源極/汲極電極之後，可在阻障層208上於兩個對稱的源極/汲極電極之間形成閘極電極(未顯示)，以形成半導體裝置。閘極電極的材料和形成方法可相同或相似於如前述第2C和2D圖所述的閘極電極220的材料和形成方法。在此不再贅述。

綜上所述，本發明實施例利用形成源極/汲極電極凹陷的底部在朝著閘極電極的方向上具有緩升的水平高度，其從通道層延伸至阻障層，使得在基底的各個區域中，所形成的源極/汲極電極的底部皆具有一部份能落在期望深度的容許範圍內。因此，在熱處理之後，在基底的各個區域中的源極/汲極電極能充分地形成的歐姆接觸，以提升半導體裝置的製造良率。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

200‧‧‧半導體裝置

202‧‧‧基底

204‧‧‧緩衝層

206‧‧‧通道層

208‧‧‧阻障層

218‧‧‧源極/汲極電極

218B‧‧‧底部

218S‧‧‧側壁

220‧‧‧閘極電極

Claims

一種半導體裝置，包括：一通道層，設置於一基底上；一阻障層，設置於該通道層上；一閘極電極，設置於該阻障層上；以及一源極/汲極電極，穿過該阻障層延伸至該通道層中，其中該源極/汲極電極的底部的水平高度在朝著該閘極電極的方向上，由該通道層上升至該阻障層；其中該源極/汲極電極的底部具有位於該通道層中的一第一部分和位於該阻障層中的一第二部分；其中該源極/汲極電極具有遠離該閘極電極的一第一側壁，該第一側壁穿過該阻障層且延伸至該通道層，以連接該源極/汲極電極的底部的該第一部分的一第一端；其中該源極/汲極電極具有靠近該閘極電極的一第二側壁，該第二側壁的底端不高於該阻障層之上表面，該第二側壁連接該源極/汲極電極的底部的該第二部分的一第二端；其中該源極/汲極電極的底部由階梯狀排列的複數個水平底面構成，該些水平底面的各自寬度在朝著該閘極電極的方向上依序減少。
如申請專利範圍第1項所述之半導體裝置，其中該些底面的水平高度以階梯式上升。
如申請專利範圍第1項所述之半導體裝置，其中該源極/汲極電極為一梳狀(comb shape)結構，該梳狀結構具有複數個梳齒(comb teeth)部，該些梳齒部各自包含該些水平底面，且該些梳齒部之任兩者之間被該阻障層的一突出部所分隔。
如申請專利範圍第1項所述之半導體裝置，更包括另一源極/汲極電極，穿過該阻障層延伸至該通道層中，其中該另一源極/汲極電極的底部的水平高度在朝著該閘極電極的方向上，由該通道層上升至該阻障層。
如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置為高電子遷移率電晶體(HEMT)。
一種半導體裝置的製造方法，包括：在一基底上形成一通道層；在該通道層上形成一阻障層；將該阻障層和該通道層圖案化，以形成一凹陷穿過該阻障層且延伸至該通道層中，其中該凹陷的底部的水平高度在一第一方向上，由該通道層上升至該阻障層；形成一源極/汲極電極填充該凹陷，以接觸該阻障層和該通道層；以及在該阻障層上形成一閘極電極，其中該第一方向係從該源極/汲極電極朝著該閘極電極；其中該阻障層和該通道層的圖案化包括：形成一圖案化遮罩層於該阻障層上，其中該圖案化遮罩層具有複數個開口，且該些開口的各自寬度在該第一方向上依序減少；透過該圖案化遮罩層的該些開口蝕刻該阻障層和該通道層，以形成該凹陷；以及移除該圖案化遮罩層。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中該凹陷的底部由單一傾斜底面構成，且該傾斜底面上升至該阻障層的頂面。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中從上視角度觀之，該圖案化遮罩層的該些開口為在該第一方向上排列的複數個長方形。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中從上視角度觀之，該圖案化遮罩層的該些開口為在該第一方向上和垂直於該第一方向的一第二方向上排列的複數個方形。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中該凹陷具有遠離該閘極電極的一第一側壁，以及靠近該閘極電極的一第二側壁，其中該第一側壁穿過該阻障層且延伸至該通道層，第二側壁的底端不高於該阻障層之上表面，且該凹陷的底部的兩端連接該第一側壁與該第二側壁。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中該凹陷的底部由階梯狀排列的複數個水平底面構成。
如申請專利範圍第11項所述之半導體裝置的製造方法，其中該凹陷具有複數個子凹陷，該些子凹陷各自包含該些水平底面，且該些子凹陷之任兩者之間被該阻障層的一突出部所分隔。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中將該阻障層和該通道層圖案化的步驟更形成另一凹陷穿過該阻障層且延伸至該通道層中，其中該另一凹陷的底部的水平高度在與該第一方向相反的一第二方向上，由該通道層上升至該阻障層，並且該半導體裝置的製造方法更包括：其中形成該源極/汲極電極的步驟更形成形成另一源極/汲極電極填充該另一凹陷，且該閘極電極形成於該源極/汲極電極與該另一源極/汲極電極之間。