CN100472814C - 集成型肖特基势垒二极管及其制造方法 - Google Patents

集成型肖特基势垒二极管及其制造方法 Download PDF

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Abstract

一种集成型肖特基势垒二极管及其制造方法。目前，在集成型肖特基势垒二极管的分离中，需要设置沟道、埋设聚酰亚胺层、较大地设置用于形成沟道的距离的余量，存在不能进行芯片小型化、制造工序也很复杂的问题。本发明利用离子注入形成的绝缘化区域，将各肖特基势垒二极管分离。消除了沟道和聚酰亚胺等GaAs表面的大的凸凹，所以，不需要考虑掩膜对位偏差的距离的余量，故芯片可大幅缩小。还具有可简化制造工序的优点。

Description

集成型肖特基势垒二极管及其制造方法
技术领域
本发明涉及一种用于高频电路的化合物半导体的集成型肖特基势垒二极管及其制造方法，特别是涉及一种在各肖特基势垒二极管的分离时采用离子注入形成的绝缘化区域、从而可降低成本的化合物半导体的集成型肖特基势垒二极管及其制造方法。
背景技术
随着世界性手机市场的增加，对数字卫星发送、接收机的需求提高，高频设备的需求迅速扩大。作为其元件为了处理高频大多使用采用了砷化镓(GaAs)的场效应晶体管，随之推进了所述开关电路自身集成化的单片微波集成电路(MMIC)、和本机振荡用FET的开发。
另外，GaAs肖特基势垒二极管在基站等的需求也在扩大。
图8A、图8B表示现有集成型肖特基势垒二极管的平面图。图8A是平面图，图8B是等价电路图。该集成型肖特基势垒二极管一般称为Tee型，将2个肖特基势垒二极管40a、40b集成在1个芯片上，设置有共同端子34、阳极端子32、阴极端子35。
2个肖特基势垒二极管40a、40b由连接共同端子34的电极36a(以下称为共同电极36a)连接。就是说，共同电极36a，既与连接阳极端子32的肖特基势垒二极管40a连接，也与连接阴极端子35的肖特基势垒二极管40b连接。
更详细地说，共同电极36a，既是阳极端子32与阳极电极连接的肖特基势垒二极管40a的阴极电极，还是阴极端子35与阴极电极连接的肖特基势垒二极管40b的阳极电极。
因此，如图8B的电路图所示，形成具有两个肖特基势垒二极管40a、40b的集成型肖特基势垒二极管，其阳极端子32与阳极电极连接的肖特基势垒二极管40a的阴极电极，和阴极端子35与阴极电极连接的另一肖特基势垒二极管40b的阳极电极连接。
与共同端子34或阳极端子32连接的阳极电极(以下总称阳极电极)和n型外延层23形成的肖特基结区域31a，是直径约10μm的圆形，在露出n型外延层23的肖特基接触孔，依次蒸镀形成Ti/Pt/Au，作为第二金属层。将圆形的肖特基结区域31a的外周包围，形成欧姆电极，作为第一金属层。欧姆电极28是依次蒸镀AuGe/Ni/Au的电极，使与阴极端子或共同端子连接的阴极电极(以下总称为阴极电极)接触欧姆电极28。阳极电极与阴极电极就是作为第三层的镀Au镀层及其之下的衬底电极。在此利用针脚型接合固定连接导线，形成阳极端子32、共同电极34、阴极端子35。
图9是表示目前的集成型肖特基势垒二极管的工作区域部分的断面图。断面是图8的箭头表示的断面方向的图。
在非掺杂GaAs基板上面21，层积6μm程度的n+型外延层22(5×1018cm-3)，然后例如以3500埃的程度堆积n型外延层23(1.3×1017cm-3)，形成工作层。
形成欧姆电极28的第一金属层是与n+型外延层22欧姆结合的AuGe/Ni/Au。第二金属层是Ti/Pt/Au，该第二金属层在阳极一侧与n型外延层23形成肖特基结，在阴极一侧与欧姆电极28接触。将该第二金属层作为衬底电极33，设置第三层镀Au电极36，作为阳极电极与阴极电极。该衬底电极33与镀Au电极36全部重叠。
在图9中，由连接阴极端子35的阴极电极和与之对应的阳极电极构成一个肖特基势垒二极管40b，该阳极电极延伸，构成另一肖特基势垒二极管的阴极电极。在该既是阳极电极也是阴极电极的共同电极36a，连接共同端子34，利用与该阴极电极对应的阳极电极，形成第二肖特基势垒二极管40a。阳极端子32与该阳极电极连接。
肖特基结区域31a为了确保10V程度的耐压和良好的肖特基特性，设置在1.3×1017cm-3的n型外延层23上。而欧姆电极28为了降低取出电阻，设置在利用台面型晶体管蚀刻法露出的n+型外延层22的表面。
肖特基结区域以外的n型及n+型外延层22、23是阴极电位，在阳极电极和形成阴极电位的GaAs交叉的部分，为了绝缘而设有聚酰亚胺层30。该交叉部分的面积很大，具有大寄生电容，故作为其间隔距离必须形成6～7μm的厚度来缓和寄生电容。聚酰亚胺由于其低导电率和可较厚地形成的性质，被用作层间绝缘层。
另外，各肖特基势垒二极管40a、40b设置在1个芯片上，所以必须分离构成阴极电位的n型及n+型外延层22、23。因此，设置到达非掺杂GaAs基板21的沟道26，在该沟道26，埋设作为层间绝缘膜而使用的聚酰亚胺30，将肖特基势垒二极管40a和40b分离。
图10到图14，表示现有肖特基势垒二极管的制造方法。
在图10中，利用台面型晶体管蚀刻法，使n+型外延层22露出，附着第一金属层，形成欧姆电极28。
即：在非掺杂GaAs基板21，堆积厚度为6μm左右的n+型外延层22(5×1018cm-3)，在其上堆积3500埃程度的n型外延层23(1.3×1017cm-3)。之后，以氧化膜25覆盖整个面，实施光刻程序，选择性地将预定的欧姆电极28上的保护层开窗。之后，将该保护层作为掩膜，将预定的欧姆电极28部分的氧化膜25腐蚀，然后台面型晶体管蚀刻n型外延层23，露出n+正型外延层22。
其次，依次真空蒸镀并层积作为第一金属层的AuGe/Ni/Au这三层。之后，除去保护层，在预定的欧姆电极28部分保留金属层。接着利用合金化热处理在n+型外延层22形成欧姆电极28。
在图11中，形成用于分离各肖特基势垒二极管的沟道26。在整个面设置保护层，实施光刻程序，选择性地将两个肖特基势垒二极管的分离区域开窗。之后，将该保护层作为掩膜，除去预定的沟道26上的氧化膜，再利用卤素系气体，腐蚀露出的n型外延层，形成到达非掺杂GaAs基板的沟道26。之后除去保护膜。
在图12中，形成肖特基接触孔29。在整个面形成新的保护膜，实施光刻程序，选择性地将预定的肖特基结区域31a部分开窗。腐蚀露出的氧化膜25，然后除去保护膜。形成肖特基接触孔29，露出预定的肖特基结区域31a的n型外延层23。
然后，形成用于绝缘的聚酰亚胺层30。在整个面涂敷数次聚酰亚胺，设置厚厚的聚酰亚胺层30。在整个面形成新的保护层，实施光刻程序，保留预定的聚酰亚胺层30而选择性地开窗。之后，利用湿法腐蚀除去露出的聚酰亚胺。之后除去保护层，固化聚酰亚胺层30，形成6～7μm的厚度。利用该工序可在分离的沟道26内埋入聚酰亚胺，能够使两个肖特基势垒二极管分离。如前所述，接触孔29形成后，在n型外延层23表面露出的状态下，形成聚酰亚胺层30。
在图13中，腐蚀在肖特基接触孔29内露出的n型外延层23，形成具有肖特基结区域31a的衬底电极33。
将肖特基接触孔29周围的氧化膜25作为掩膜，腐蚀n型外延层23。肖特基结必须形成在清洁的GaAs表面，而且为了确保作为工作层最佳的2500埃的厚度，要精确地控制温度及时间，在肖特基电极形成前，湿法腐蚀n型外延层23表面，以使厚度从3500埃变为2500埃。
之后，依次真空蒸镀Ti/Pt/Au，与n型外延层23形成肖特基结，同时形成衬底电极33。
在图14中，形成镀Au层36。
露出预定的镀Au层36的衬底电极33，以保护膜覆盖其它后，进行电解镀金。这时，保护膜形成掩膜，只在衬底电极33露出的部分附着镀金，形成各肖特基势垒二极管40的阳极电极、阴极电极。衬底电极33设置在整个面上，除去保护膜后，进行由Ar等离子体进行的离子蚀刻，除去没有实施镀Au的部分的衬底电极33，形成阳极及阴极电极的形状图案。此时，再稍微削去镀Au部分，留6μm程度的厚度就没问题了。
化合物半导体肖特基势垒二极管完成前道工序后，转移到进行组装的后道工序。切割成片状的半导体芯片，独立的半导体芯片被分离，将该半导体芯片固定在框架(没有图示)上后，以连接导线将半导体芯片的阳极端子32、共同端子34及阴极端子35与规定的引线(没有图示)连接。连接导线采用细金线，以周知的针脚型接合进行连接。之后传递成型，实施树脂封装。
发明内容
在现有肖特基势垒二极管中，为了将各肖特基势垒二极管分离，贯通n+型外延层，设置深达非掺杂的GaAs基板的沟道，在此埋设作为层间绝缘膜的聚酰亚胺。因此，利用深沟道不仅在GaAs形成深的凹陷部，还利用作为层间绝缘膜的聚酰亚胺的形成，形成高的凸部，所以，大幅降低之后制造工序的掩模对位精度，必须考虑对位偏差，使各涂层之间距离的余量增大。
另外，为了确保绝缘性，埋设在沟道内的聚酰亚胺，为了简化制造工序，是直接将形成肖特基势垒二极管层间绝缘膜时的聚酰亚胺埋入。但是，采用聚酰亚胺层后，具有不能使芯片尺寸小型化的问题。阳极电极的绝大部分设置在构成阴极电位的n型及n+型外延层上，为了防止了阳极、阴极之间的寄生电容增大，作为该层间绝缘膜的聚酰亚胺必须很厚地形成。也就是说，为了埋入台面，并形成厚的层间绝缘膜，必须形成6～7μm的聚酰亚胺层30。其结果是，聚酰亚胺越厚，后续流程的掩膜对位精度越降低，考虑对位偏差而设的涂层之间距离的余量必须更大。
而且，为与肖特基结区域和欧姆电极的接触而开口的部分，由于要腐蚀厚的聚酰亚胺层30，同时考虑到聚酰亚胺层30上的分步敷层，形成带有锥度的结构。但是，由于聚酰亚胺层30的膜质的偏差、和聚酰亚胺层30与保护膜的粘合性的偏差，其圆锥角在30～45度，偏差很大，所以，在聚酰亚胺层的开口部，必须考虑锥度及其偏差而取大的距离余量。
这样，由于设置为分离用的沟道、和埋设沟道的聚酰亚胺层，必须在芯片上取得多余的距离的余量，该距离的余量就会增大其在芯片上所占的面积，所以成为不能进行芯片小型化的重大原因。
而且，由于共同端子、阳极端子、阴极端子的导线连接区域相对于芯片呈L状配置，不对称，故芯片的设置方向没有自由度，只能组装于限定的封装。
另外，根据目前的肖特基势垒二极管的制造方法，为了将GaAs腐蚀15μm的深度，腐蚀剂采用了氯气，容器和配管等装置容易腐蚀，维护非常繁杂
另外，形成分离用沟道的工序，是为将肖特基势垒二极管集成在1个芯片上而追加的工序，与单个制品的制造方法比较，制造工序增加，且成为时间效率低的原因。
化合物半导体其自身基板价格高，所以，为了合理化，必须缩小芯片尺寸，抑制成本。也就是说，减小芯片尺寸是不可避免的，还希望降低材料本身的成本，另外，谋求制造工序的简化和提高效率也是重要的课题。
本发明就是鉴于上述课题而开发的，提供一种集成型肖特基势垒二极管，在化合物半导体基板上的一个芯片上具有多个肖特基势垒二极管，利用由离子注入B+或H+形成的绝缘化区域，将各肖特基势垒二极管分离，所述绝缘化区域具有直至所述非掺杂化合物半导体基板的深度，通过将用于分离的沟道作为离子注入形成的绝缘化区域，能够缩小芯片尺寸。
另外，本发明还提供一种集成型肖特基势垒二极管的制造方法，其具有下述工序，在非掺杂化合物半导体基板上层积一导电型外延层，利用离子注入形成直至所述非掺杂化合物半导体基板的绝缘化区域，在一个芯片上形成阴极电位由所述绝缘化区域分离的多个肖特基势垒二极管。也就是说，与单个制品比较，不增加制造工序，可提高时间效率，能容易地将多个肖特基势垒二极管分离。
附图说明
图1A、图1B是用于说明本发明的半导体装置的，图1A是平面图、图1B是电路图；
图2是用于说明本发明的半导体装置的剖面图；
图3是用于说明本发明的半导体装置的平面图；
图4是用于说明本发明的半导体装置制造方法的剖面图；
图5是用于说明本发明的半导体装置制造方法的剖面图；
图6是用于说明本发明的半导体装置制造方法的剖面图；
图7是用于说明本发明的半导体装置制造方法的剖面图；
图8A、图8B是用于说明现有半导体装置的，图8A是平面图、图8B是电路图；
图9是用于说明现有半导体装置的剖面图；
图10是用于说明现有半导体装置制造方法的剖面图；
图11是用于说明现有半导体装置制造方法的剖面图；
图12是用于说明现有半导体装置制造方法的剖面图；
图13是用于说明现有半导体装置制造方法的剖面图；
图14是用于说明现有半导体装置制造方法的剖面图。
具体实施方式
参照图1A、图1B到图7，详细说明本发明的实施例。
本发明的肖特基势垒二极管由：化合物半导体基板1、阳极端子12、阴极端子15以及共同端子14、肖特基势垒二极管20、绝缘化区域6组成。
图1A、图1B表示本发明的集成型肖特基势垒二极管的平面图。图1A是平面图，图1B是等价电路图。该集成型肖特基势垒二极管一般称为Tee型，将2个肖特基势垒二极管20a、20b集成在1个芯片上，设有共同端子14、阳极端子12、阴极端子15。
2个肖特基势垒二极管20a、20b，利用与共同端子14联接的电极16a(以下称为共同电极16a)连接。也就是说，共同电极16a既与和阳极端子12联接的肖特基势垒二极管20a连接，也与和阴极端子15联接的肖特基势垒二极管20b连接。
如果更详细地叙述，共同电极16a是阳极端子12与阳极电极联接的肖特基势垒二极管20a的阴极电极，也构成阴极端子15与阴极电极联接的肖特基势垒二极管20b的阳极电极。
因此，如图1B的电路图所示，具有2个肖特基势垒二极管20a、20b，构成集成型肖特基势垒二极管，其阳极端子12与阳极电极联接的肖特基势垒二极管20a的阴极电极，和阴极端子15与阴极电极联接的另一肖特基势垒二极管20b的阳极电极连接。
与共同端子14或阳极端子12连接的阳极电极(以下总称为阳极电极)和n型外延层形成的肖特基结区域11a，是直径为10μm的圆形，在露出n型外延层的肖特基接触孔依次蒸镀作为第二金属层的Ti/Pt/Au，设置阳极电极。以虚线表示的欧姆电极8是依次蒸镀了AuGe/Ni/Au的第一金属层，将圆形的肖特基结区域11a的外周包围，与设置在n型外延层表面的高浓度离子注入区域大致重叠设置。使连接阴极端子15或共同端子14的阴极电极(以下总称为阴极电极)接触欧姆电极8。
共同电极16a设置在芯片的对角线上，在芯片角部固定着形成取出同端子14的连接导线。该导线连接区域为了与芯片朝向无关地取出电极而设置在两处。另外，由图也可知，共同电极16a是肖特基势垒二极管20a的阴极电极，形成肖特基势垒二极管20b的阳极电极。
绝缘化区域6包围连接阳极端子12及阴极端子15的导线连接区域而设置，从而将设置在1个芯片上的2个肖特基势垒二极管20a、20b的阴极电位的n型及n+型外延层分离，。
图2表示工作区域部分的剖面图。图就是图1A、图1B箭头方向的剖面图。
化合物半导体基板1是非掺杂的GaAs基板，其上层积5000埃的高浓度外延层2(5×1018cm-3)及2500埃的n型外延层3(1.3×1017cm-3)。哪一层都不形成台面，形成平坦的基板结构。
高浓度离子注入区域7如下设置，从欧姆电极8下的n型外延层3表面到达n+型外延层2。沿圆形的肖特基结区域11a外周设置，大致与欧姆电极8重叠，至少在包围肖特基结区域11a的部分从欧姆电极8露出设置。肖特基结区域11a与高浓度离子注入区域7之间的间隔距离为1μm。也就是说，虽然取代现有的台面结构，在保持平面结构的状态下，形成在表面设置高浓度离子注入区域7的结构，可不设置台面而实现欧姆结。
肖特基结区域11a将直径10μm的圆形肖特基接触孔设置在覆盖GaAs表面的氮化膜5，是依次蒸镀Ti/Pt/Au的第二金属层，通过和n型外延层3形成肖特基结，形成肖特基结区域11a。形成工作区域的n型外延层3为了得到耐压等规定的特性，形成最佳的2500埃，能够省略目前必需的用于控制工作层厚度的腐蚀工序，可形成再现性良好的肖特基结，得到特性稳定的肖特基势垒二极管。
欧姆电极8是与高浓度离子注入区域7接触的第一金属层。依次蒸镀AuGe/Ni/Au，将肖特基结附近形成刻成圆形的形状的图案。与相邻的肖特基结区域11a之间的间隔距离为2μm。第二金属层是Ti/Pt/Au，该第二金属层在阳极侧形成n型外延层3和肖特基结，在阴极侧与欧姆电极8接触。
在图2中，利用连接阴极端子15的阴极电极和与之对应的阳极电极，形成1个肖特基势垒二极管20b，其阳极电极延伸，形成另一肖特基势垒二极管20a的阴极电极。在既是肖特基势垒二极管20b的阳极电极又是肖特基势垒二极管20a的阴极电极的共同电极16a连接共同端子14，在与该阴极电极对应的阳极电极连接阳极端子12。
绝缘化区域6直至非掺杂的GaAs基板而设置，将阳极电位与阴极电位分离。而且能由该绝缘化区域6分离形成设置在1个芯片上的各肖特基势垒二极管20a、20b的阴极电位的n型外延层。在现有结构中，阳极电位与阴极电位的分离由厚的聚酰亚胺层进行分离，形成各肖特基势垒二极管的阴极电位的n型及n+型外延层通过设置沟道而分离。但是，根据本发明的结构，能由绝缘化区域6兼做。
因此，根据本发明的结构，通过设置高浓度离子注入区域7，将肖特基结区域11a及欧姆电极8设置在GaAs表面，而实现肖特基势垒二极管的平面结构。由于不必考虑由于台面形状的偏差造成的对位偏差，所以可大幅度降低肖特基结区域11a和欧姆电极8之间的间隔距离。也就是说，构成阴极电位的GaAs和阳极电极交叉部分的面积，与目前的比较可大幅度减小。因此，不必通过增大聚酰亚胺厚度(间隔距离)来抑制寄生电容，所以聚酰亚胺层可以用薄的氮化膜代替，也不必考虑基于聚酰亚胺的锥度部分的距离的余量。
具体地说，肖特基结区域与欧姆电极之间的间隔距离可从7μm降低到2μm。而且，与高浓度离子注入区域7之间的距离是1μm，这时高浓度离子注入区域7就是载流子的移动路径，与欧姆电极8具有大致同样的效果，所以与目前比较间隔距离能够降低为1/7。肖特基结区域11a及欧姆电极8之间的间隔距离，有助于电阻的串联，所以，如果缩小间隔距离，电阻更能降低，有助于大幅提高高频特性。
本发明的特征在于，用离子注入形成的绝缘化区域6分离多个肖特基势垒二极管20。在现有结构中，阳极端子及阴极端子由聚酰亚胺层绝缘，另外由沟道分离2个肖特基势垒二极管，但是，根据本发明的实施例，可由离子注入形成的绝缘化区域6同时进行阳极端子及阴极端子的分离、以及2个肖特基势垒二极管的分离。
另外，GaAs表面形成没有深的沟道、和埋设沟道的聚酰亚胺层的平坦的结构，掩膜的对位精度极度提高，因此，具有的优点是，不必象现有的那样很大地设置各制造工序中掩膜对位距离的余量。故也不需要作为厚的层间绝缘膜的聚酰亚胺层，因此，也不需要基于锥度及其偏差的距离的余量，能大幅度缩小芯片尺寸。
在此，工作区域占有的面积，与目前的比较可大幅度缩小，因此在芯片内肖特基势垒二极管配置的自由度增大。也就是说，如图1A、图1B所示，能将共同电极16设置在芯片对角线上，也能将共同端子14的导线连接区域从两个角取出，所以，芯片的设置方向自由度增加，有可组装在所有封装的优点。
图3是本发明的第二实施例，说明设置多个形成阳极电极的肖特基结区域11a的情况。
在本发明的结构中，也可以设置多个肖特基结区域11a。例如，如果象图3那样配置，肖特基结区域11a就变成并联连接，有助于寄生电阻的降低。
另外，如果将肖特基接触孔直径变小而配置多个，与总的肖特基接触孔面积一样的而配置一个的情况比较，肖特基接触孔中心与高浓度离子注入区域7之间的间隔距离能够减小，在高浓度离子注入区域7的载流子俘获效应变好。由此，阴极电阻的值变小，具有能提高高频特性的优点。
图4到图7详细显示本发明的肖特基势垒二极管的制造方法。
肖特基势垒二极管由以下工序构成，将一导电型外延层3层积在非掺杂化合物半导体基板1的工序；利用离子注入形成直达非掺杂化合物半导体基板的绝缘化区域6的工序；在1个芯片上形成利用绝缘化区域6分离阴极电位的多个肖特基势垒二极管20的工序。
本发明的第一工序在于，如图4所示，在非掺杂化合物半导体基板1积层一导电型外延层3。
即，在非掺杂GaAs极板1，堆积5000埃程度的n+型外延层2(5×1018cm-3)，在其上堆积2500埃n型外延层3(1.3×1017cm-3)。
本发明的第二工序在于，如图5所示，利用离子注入，形成到达非掺杂化合物半导体基板1的绝缘化区域6的工序。
本工序是本发明的特征工序，形成用于将各肖特基势垒二极管分离的绝缘化区域6。即，将整个面以氮化膜覆盖，在整个面上设置保护膜，实施光刻程序，选择性地将包围阳极端子及阴极端子的预定的绝缘化区域6上的保护层开窗。之后，将该保护层作为掩膜，离子注入B+或H+杂质，形成到达非掺杂GaAs基板1的绝缘化区域6。利用该工序，形成将2个肖特基势垒二极管分离的绝缘化区域6。
根据本发明的制造方法，由于可利用离子注入形成绝缘化区域6，所以，与形成沟道的目前的制造方法比较，不需要以防止腐蚀等为目的的制造装置的繁杂的维修。而且能由绝缘化区域6同时分离阳极电位与阴极电位、和分离2个肖特基势垒二极管，所以，不必追加将肖特基势垒二极管集成在1个芯片带来的分离区域形成工序，具有能以单个制品的制造方法实施的优点。
然后，实施光刻程序，选择性地将预定的形成高浓度离子注入区域7的区域上的保护膜开窗。之后将该保护膜作为掩膜，离子注入高浓度的n型杂质(Si+、1×1018cm-3)，贯通预定的欧姆电极8下的n型外延层3，形成到达n+型外延层2的高浓度离子注入区域7。这时，离子注入通过以不同的条件分几次注入等，尽量在深度方向均匀地形成高浓度离子注入区域7的杂质浓度。
之后，除去保护层，再次沉积退火用氮化膜5，进行高浓度离子注入区域7及绝缘化区域6的活性退火。
由此，在预定的欧姆电极8下形成高浓度离子注入区域7。在此后的工序中，通过在高浓度离子注入区域7表面设置欧姆电极8，实现平面结构的肖特基势垒二极管。从而可大幅减小肖特基结区域、和与欧姆电极起相同的功能的高浓度离子注入区域之间的距离，构成可降低串联电阻并大幅度提高高频特性的肖特基势垒二极管。
本发明的第三工序在于，如图6及图7所示，在1个芯片上形成利用绝缘化区域6分离阴极电位的多个肖特基势垒二极管20。
首先，在图6中，形成在高浓度离子注入区域7表面进行欧姆结合的第一电极8。在整个面上形成保护层，实施光刻程序，选择性地将预定的形成欧姆电极8的部分开窗。除去自保护层露出的氮化膜5，依次真空蒸镀层积作为第一金属层的AuGe/Ni/Au这三层。之后通过剥离除去保护膜，在预定的欧姆电极8部分保留第一金属层。然后利用合金化热处理在高浓度离子注入区域7表面形成欧姆电极8。
其次，再次在整个面堆积5000埃程度的构成层间绝缘膜的氮化膜。之后，在整个面上形成保护层，实施光刻程序，选择性地将预定的肖特基结区域11a及阴极电极部分开窗。将露出的氮化膜5干腐蚀，除去保护膜，形成露出n型外延层3的接触孔9。
在图7中，设置连接共同端子、阳极端子、阴极端子的蒸镀金属层16。再次在整个面设置保护层，实施光刻程序，选择性地将各肖特基势垒二极管20的阳极电极及阴极电极的图案开窗。在整个面上依次真空蒸镀层积作为第二金属层的Ti/Pt/Au这三层，之后通过剥离除去保护膜。由此，形成蒸镀金属层16，该蒸镀金属层16构成在n型外延膜3表面形成肖特基结区域11a的阳极电极及与欧姆电极接触的阴极电极。之后将内面反向重叠。共同电极16a连接2个肖特基势垒二极管，既是肖特基势垒二极管20b的阳极电极，也是肖特基势垒二极管20a的阴极电极。
在目前的制造方法中，必须控制工作层的厚度，因此，在进行制造的GaAs腐蚀工序中，时间和温度以及腐蚀液内薄片的振幅、振速等的精确控制是很困难的，要求在规定的鲜度保持时间内使用腐蚀液。但是，根据本发明的制造方法，作为预定的工作层，只要形成最佳的2500埃的腐蚀层3，就可省略用于工作层厚度控制的腐蚀工序，可以形成再现性良好的肖特基结，其优点是，能制造特性稳定的肖特基势垒二极管。
另外，阳极电极和阴极电极就是以普通的剥离法形成的蒸镀金属。而且，阳极电极和欧姆电极8的层间绝缘膜就是氮化膜5，可省略聚酰亚胺。因此目前在聚酰亚胺层上为消除聚酰亚胺的缺陷设置的很厚的配线及形成接合区的镀Au工序可以省略。如果能省略实施多次涂敷的聚酰亚胺层形成工序及镀Au工序，就简化制造流程，能高效率地制造肖特基势垒二极管。
化合物半导体肖特基势垒二极管完成前工序之后，转移到进行组装的后工序。片状半导体芯片被切割、被分离为单个的半导体芯片，将该半导体芯片固定在框架(没有图示)之后，用连接导线连接半导体芯片的导线连接区域和规定的引线(没有图示)。作为连接导线采用细金线，以公知的针脚型接合进行连接。之后传递成型，实施树脂封装。
因此，在本发明的实施例中，是仅以构成阳极的蒸镀金属层16形成肖特基势垒二极管的肖特基结区域，但是肖特基势垒二极管的电极结构不限于上述。
根据本发明的结构，可以得到以下各种效果。
第一，通过采用离子注入形成的绝缘化区域，能由离子注入形成的绝缘化区域6同时进行阳极电位与阴极电位的分离、和2个肖特基势垒二极管的分离。在目前的结构中，阳极电位与阴极电位用聚酰亚胺层绝缘，且用沟道分离2个肖特基势垒二极管，但根据本发明的实施例，具有只用绝缘化区域6就能两方面同时分离的优点。加之GaAs表面形成不设深的沟道和埋设在该沟道的聚酰亚胺层的平坦的结构，掩膜对位精度极度提高，因此，不必如目前结构那样，在各制造工序设置掩膜对位距离的余量。而且不需要厚的作为层间绝缘膜的聚酰亚胺层，因此，也不需要基于锥体和及其偏差的距离的余量，由此能有助于芯片尺寸的大幅度缩小。
第二，工作区域占有的面积，与目前的比较可大幅度缩小，因此芯片内的肖特基势垒二极管配置的自由度增大。也就是说，能将共同电极设置在芯片对角线上，也能将共同端子的导线连接区域从两个角取出，所以，芯片的设置方向自由度增加，具有能组装在所有封装的优点。
第三，通过设置多个肖特基结区域，可进一步降低电阻。如果减小肖特基接合部的接触直径而设置多个，那么，与配置1个总的肖特基接触面积相同的肖特基结区域的情况比较，能提高高浓度离子注入区域的载流子的捕集效果，所以，具有进一步降低寄生电阻，大幅度提高高频特性的优点。
另外，根据本发明的制造方法，能取得以下所示的效果。
第一，由于能利用离子注入形成绝缘化区域6，所以，与形成沟道的目前的制造方法比较，不需要以防止腐蚀等为目的的制造装置的繁杂维修。
第二，通过绝缘化区域6可同时分离阳极电位与阴极电位和分离2个肖特基势垒二极管，所以，具有以下由点，不必追加将肖特基势垒二极管集成在1个芯片的分离区域形成工序，能以单个制品的制造方法实施。
第三，上述肖特基势垒二极管的制造可高效且制造工序进一步简化地实现。具体地说，就是可省略台面式晶体管腐蚀工序、肖特基结形成前的n型外延层腐蚀工序、聚酰亚胺层形成工序、镀Au工序等。聚酰亚胺层为了形成6～7μm厚度，要多次反复涂敷形成。多次涂敷聚酰亚胺层很费时间，制造程序也很复杂。而如果不需要聚酰亚胺，那么，也就不需要镀Au层的电极。目前，为了防止焊接组装时的热量、导线连接时因应力造成的电极断裂及变形，就必须确保电极的强度，以厚的镀Au层形成阳极电极及阴极电极。但是，如果不要聚酰亚胺层，也就不必考虑其影响。也就是说，不需要镀Au电极，只蒸镀Ti/Pt/Au金属，就能形成肖特基结区域、阳极电极及阴极电极区域，还可提高可靠性。而且消除目前引起成品率低的上述因素，因而，还可提高成品率。

Claims (9)

1、一种集成型肖特基势垒二极管，在化合物半导体基板的一个芯片上，包含多个肖特基势垒二极管，其特征在于：
由离子注入B+或H+而形成的绝缘化区域分离所述各肖特基势垒二极管，所述绝缘化区域具有直至所述非掺杂化合物半导体基板的深度。
2、如权利要求书1所述的集成型肖特基势垒二极管，其特征在于，所述肖特基势垒二极管至少一个电极与其他的肖特基势垒二极管的电极连接。
3、如权利要求书1所述的集成型肖特基势垒二极管，其特征在于，所述各肖特基势垒二极管的电阻电极、形成肖特基结的电极，设置在层积于非掺杂化合物半导体基板上的平坦的一导电型外延层上。
4、一种集成型肖特基势垒二极管，在化合物半导体基板的一个芯片上，具有阳极端子、阴极端子及共同端子，而且具有多个肖特基势垒二极管，其特征在于，利用由离子注入B+或H+而形成的绝缘化区域分离所述各肖特基势垒二极管，所述各肖特基势垒二极管的电阻电极、形成肖特基结的电极，设置在层积于非掺杂化合物半导体基板上的平坦的一导电型外延层上，所述绝缘化区域具有直至所述非掺杂化合物半导体基板的深度。
5、如权利要求书4所述的集成型肖特基势垒二极管，其特征在于，所述共同端子与阳极电极连接在所述阳极端子的肖特基势垒二极管的阴极电极连接，而且，与阴极电极连接在所述阴极端子的肖特基势垒二极管的阳极电极连接。
6、如权利要求书4所述的集成型肖特基势垒二极管，其特征在于，所述共同端子连接的电极设置在芯片的对角线上，具有两个导线连接区域。
7、如权利要求书1或4所述的集成型肖特基势垒二极管，其特征在于，所述各集成型肖特基势垒二极管具有多个肖特基结。
8、一种集成型肖特基势垒二极管的制造方法，其特征在于，具有以下工序，
在非掺杂化合物半导体基板上层积一导电型外延层，
利用离子注入B+或H+而形成直至所述非掺杂化合物半导体基板的绝缘化区域，
在一个芯片上形成阴极电位由所述绝缘化区域分离的多个肖特基势垒二极管。
9、如权利要求书8所述的集成型肖特基势垒二极管的制造方法，其特征在于，具有以下工序，在所述肖特基势垒二极管的形成工序中，形成连接多个肖特基势垒二极管的共同电极。
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SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090325

Termination date: 20091130