JP4125858B2 - 発光ダイオードおよびその製造方法 - Google Patents
発光ダイオードおよびその製造方法 Download PDFInfo
- Publication number
- JP4125858B2 JP4125858B2 JP2000237215A JP2000237215A JP4125858B2 JP 4125858 B2 JP4125858 B2 JP 4125858B2 JP 2000237215 A JP2000237215 A JP 2000237215A JP 2000237215 A JP2000237215 A JP 2000237215A JP 4125858 B2 JP4125858 B2 JP 4125858B2
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- type compound
- epitaxial layer
- conductivity type
- semiconductor epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Led Devices (AREA)
Description
【発明の属する技術分野】
本発明は、屋内、屋外用表示パネル、車載用表示ランプ、信号機、携帯電話数字表示用バックライト等に使用される高輝度の化合物系半導体発光ダイオードおよびその製造方法に関するものである。
【0002】
【従来の技術】
従来の化合物系半導体発光ダイオードは、基板となるウェハ上に液相または気相エピタキシャル成長法により順次p型、n型の伝導型の異なる化合物半導体結晶が積層され、発光層となるpn接合は積層方向と鉛直を為す面に形成される。さらに、エピタキシャルウェハの表面および裏面にカソードおよびアノード電極を形成し、ダイシングまたはヘき開により分割し、発光ダイオード素子が作成される。
【0003】
このようにして作成された発光ダイオード素子は、使用される電子機器の薄型化、小型化に伴ってプリント基板等に実装されることが多くなってきている。その際、電極の一方は半田または金属のペーストによりプリント基板上電極と接着されるが、もう一方の電極は金ワイヤーボンディング等によりプリント基板上の電極と掛け渡しで接続される。しかし、ワイヤーボンディングではチップの高さに加えてワイヤーのループが占める空間が必要となるため、発光ダイオードを使用した電気機器の薄型化、小型化に限界が生じてくる。
【0004】
このような薄型化、小型化に限界が発生してしまう問題を回避するための手段として、発光ダイオード素子を90°転倒(横置き)させ、プリント基板に発光ダイオード素子をクリーム半田等で挟み込む形で実装する等の方法が取られる(特開平5−175694)。
【0005】
【発明が解決しようとする課題】
上記の様に、液相または気相エピタキシャル成長法によりp型、n型の伝導型の異なる化合物半導体結晶が積層され、発光層となるpn接合が積層方向と鉛直を為す面に形成された発光ダイオード素子では、表面および裏面にカソードおよびアノード電極を形成するため、ワイヤーボンドフリーで使用するためには発光ダイオード素子を転倒させる必要がある。
【0006】
しかしながら、発光ダイオード素子の大きさ、形状を考慮すると、発光ダイオード素子を効率よくかつ確実に転倒させることは技術的に非常に困難であり、仮に転倒を行うことができたとしても高度な精度と膨大な時間を要するため製造コストがかかることになる。
また、より薄型化、小型化する場合、使用する発光ダイオードの大きさ、厚みが問題となるが、従来の発光素子製造方法では、素子の厚み(または高さ)が素子分割段階(例えばダイシングのピッチ等)において決定されるため、薄型化、小型化するためには工夫が必要となってくることと、分割可能な大きさに限界が生じてくる。
【0007】
そこで、本発明の目的は、薄型化、小型化を主に目的に側面発光型として使用する発光ダイオードを素子化する際に、転倒の作業が不必要で、かつより薄型化、小型化が可能となるような素子製造方法およびそれによって作成される発光ダイオード素子構造を提供することにある。
【0008】
【課題を解決するための手段】
請求項1の発光ダイオードは、第1導電型化合物半導体結晶基板の表面に第1導電型化合物半導体エピタキシャル層を形成後に、該第1導電型化合物半導体エピタキシャル層の一部を、該基板の表面に対して縦方向に、かつ該第1導電型化合物半導体エピタキシャル層が縞状に分離して残るように除去し、該第1導電型化合物半導体結晶基板および残った第1導電型化合物半導体エピタキシャル層の上方に第2導電型化合物半導体エピタキシャル層を積層し、該第1導電型化合物半導体エピタキシャル層よりも上方に形成された第2導電型化合物半導体エピタキシャル層を除去して双方の層の表面が1つの平面となるように形成されたことを特徴としている。
ここに、本明細書中で用いる「第1導電型」および「第2導電型」とは、n型およびp型の異なる導電型を有する化合物半導体を区別するために用い、本発明のこの態様においては、基板とついでその上に形成するエピタキシャル層との導電型が同一で、該基板および該エピタキシャル層とついで形成するエピタキシャル層との導電型が異なることを意味しているが、導電型は基板および各エピタキシャル層でいずれの組合せともすることができる。
また、本明細書中で用いる「縦方向」とは、基板の長手方向の表面に対して上下に延びる方向を意味し、面を示す場合には基板表面といずれかの角度を形成する平面や、曲面およびそれらを組合せた面も含まれる。
この発光ダイオードは、エピタキシャル成長段階において発光層となる第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層の接合面が、第1導電型化合物半導体結晶基板の表面に対して縦方向に延びる面に形成され、素子に分割を行えば転倒させることなく側面発光ダイオードとして利用することができる。
【0009】
また、請求項2の発光ダイオードは、請求項1の発光ダイオードにおいて、第1導電型化合物半導体結晶基板が除去された構造を有することを特徴としている。
請求項2の発光ダイオードによれば、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層の各層は裏面(表面)と平行方向に分離した接合構造となる側面発光ダイオード素子として利用することが可能である。したがって、裏面または表面の第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれに任意の形状の電極を形成すれば、プリント基板等へ直接実装可能であり、より薄型化、小型化が可能となる。
【0010】
請求項3の発光ダイオードは、請求項1の発光ダイオードにおいて、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれのキャリア濃度が第1導電型化合物半導体結晶基板のキャリア濃度と同等またはより高い、例えば1×1016〜2×1019cm-3の範囲、例えば1×1017cm-3以上、1×1018cm-3以上であり、該第1導電型化合物半導体結晶基板をより高抵抗層としていることを特徴としている。
請求項3の発光ダイオードによれば、第1導電型化合物半導体結晶基板が、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層よりも高抵抗層(絶縁層)として作用し、プリント基板実装時に基板と発光層とを電気的に分離することが可能となる。
【0011】
請求項4の発光ダイオードは、請求項1または請求項2に記載の発光ダイオードにおいて、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれの対向する面(端面)に、第1導電型化合物半導体結晶基板と接することの無いように任意の形状の電極を形成していることを特徴としている。
請求項4の発光ダイオードによれば、形成された電極より第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層に効率よく電流注入され発光する。また、クリーム半田等の接着剤を使用して挟み込む形で基板実装(接着)可能となる。
【0012】
請求項5の発光ダイオードは、請求項2に記載の発光ダイオードにおいて、第1導電型化合物半導体エピタキシャル層または第2導電型化合物半導体エピタキシャル層の一方または両方の対向する端面と、その面と直角を為しかつ連続する面とにわたり任意の形状のL字型に連なる電極を備えたことを特徴としている。
請求項5の発光ダイオードによれば、基板実装(接着)面に電極が形成されているため、基板側に銀ペーストまたはバンプのような突起電極を形成すれば、発光ダイオード素子を基板実装可能となる。また、側面(接着面と鉛直を為す面)に電極を形成することにより電流の広がり効率を上げ、より発光効率を上げることが可能となる。
【0013】
請求項6の発光ダイオードは、請求項1に記載の発光ダイオードにおいて、第1導電型化合物半導体結晶基板の表面と平行を為す、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれの面上に任意の形状の電極を備えたことを特徴としている。
請求項6の発光ダイオードによれば、基板実装(接着)面に電極が形成されているため、基板側に銀ペーストまたはバンプのような突起電極を形成すれば、半田リフローなどの熱履歴なくして、発光ダイオード素子を基板実装可能となる。
【0014】
請求項7の発光ダイオードは、請求項2に記載の発光ダイオードにおいて、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれの端面と直角を為す1つの面上に、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層のそれぞれに対応する任意の形状の電極を備えており、かつ、少なくとも、該第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層の接合面と該電極を形成した面とが接する部分が凹型に形成(除去)された形状を有することを特徴としている。
請求項7の発光ダイオードによれば、基板実装(接着)面に電極が形成されているため、基板側に銀ペーストまたはバンプのような突起電極を形成すれば、発光ダイオード素子を基板実装可能であり、かつ、素子表面または基板、接着剤によるリーク電流を抑制し、確実に第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層の接合面へと電流を注入することが可能となる。
【0015】
請求項8に記載の発光ダイオード製造方法は、液相または気相エピタキシャル成長法により製造する発光ダイオードの製造方法であって、
(1)第1導電型化合物半導体結晶基板の表面上に第1導電型化合物半導体エピタキシャル層を形成する工程:
(2)該第1導電型化合物半導体エピタキシャル層の一部を、該第1導電型化合物半導体結晶基板の表面に対して縦方向に、かつ第1導電型化合物半導体エピタキシャル層が縞状に分離して残るように除去する工程:
(3)第2導電型化合物半導体エピタキシャル層を、該第1導電型化合物半導体結晶基板および残った第1導電型化合物半導体エピタキシャル層の上に形成する工程:および
(4)該第1導電型化合物半導体エピタキシャル層より上方に形成された第2導電型化合物半導体エピタキシャル層を除去する工程を有することを特徴としている。
請求項8の発光ダイオードの製造方法によれば、第1導電型化合物半導体結晶基板上に形成された第1導電型化合物半導体エピタキシャル層の一部を、該第1導電型化合物半導体結晶基板の表面に対して縦方向に、かつ第1導電型化合物半導体エピタキシャル層が縞状に分離して残るように除去することにより、次に形成される第2導電型化合物半導体エピタキシャル層との接合面、つまり発光面(領域)が第1導電型化合物半導体結晶基板の表面に対して縦方向に形成されるため、分割することによりそのまま側面発光ダイオードの作成が可能となる。
また、第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層の各層の厚み制御、あるいは、第1導電型化合物半導体結晶基板、第1導電型化合物半導体エピタキシャル層または第2導電型化合物半導体エピタキシャル層をエッチング、研磨することにより、より薄型化、小型化が可能となる。
【0016】
また、本発明の別の態様において、上記の第1導電型化合物半導体結晶基板の表面、および/または第1導電型半導体エピタキシャル層と第2導電型化合物半導体エピタキシャル層との表面を粗面化等処理することにより、光り取り出し効率を向上させることもできる。
上記の通り、本発明によれば、エピタキシャル成長段階で発光領域となる接合面がエピタキシャル成長方向と平行に形成されるため、素子分割後、側面発光ダイオードとして利用する際に、転倒の作業が不要となる。また、エピタキシャル成長層の厚みを制御することにより、より薄型化、小型化が可能となる。
【0017】
【実施例】
実施例1
図1−(1)〜(8)は、この発明の発光ダイオード作成プロセスの概略を断面方向から示したフローダイヤグラムである。
図1−(1)に示す第1導電型化合物半導体結晶基板aの表面上に、図1−(2)に示すように液相エピタキシャル成長法または気相エピタキシャル成長法により第1導電型化合物半導体エピタキシャル層bを形成する。この第1導電型化合物半導体エピタキシャル層bの表面にCVD法を用いてSiO2、SiN、Al2O3等の保護膜を形成後、感光性レジストにより保護膜を所望の形状にパターンニングする。
【0018】
その後、パターンニングに従い、第1導電型化合物半導体エピタキシャル層bを化学薬品またはドライエッチング等の方法を用いて除去し、図1−(3)に示すような第1導電型化合物半導体エピタキシャル層bが凸型形状として残留するような形状とする。その後、保護膜を除去する。
次に図1−(4)のように、図1−(3)の第1導電型化合物半導体結晶基板a−凸型第1導電型化合物半導体エピタキシャル層b上に液相または気相エピタキシャル成長法を用いて第2導電型化合物半導体エピタキシャル層cを形成する。
図1−(4)の第2導電型化合物半導体エピタキシャル層cの表面を、図1−(5)に示すように機械的または化学的な処理により除去、研磨し、表面を平坦化する。
さらに、図1−(6)のように、第1導電型化合物半導体結晶基板aも機械的または化学的な処理により除去する。ただし、第1導電型化合物半導体結晶基板は必ずしも除去する必要はない。
図1−(6)の表面または裏面のいずれか一方(片面)であって、少なくとも、第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層cとの接合面と接する部分がエッチング除去可能となるよう感光性レジストを利用してパターンニング後、両エピタキシャル層をエッチングし、第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層cの接合端部分を凹型に成型する。
【0019】
次に凹形状に成型した面と同一面上であって第1導電型化合物半導体エピタキシャル層bおよび第2導電型化合物半導体エピタキシャル層cの表面にあたる位置に、金属蒸着またはスパッタリングおよび感光性レジストによるパターンニングを用いて、各々電極dおよびeを形成する。エッチング除去、電極形成されると図1−(7)のようになる。
【0020】
図1−(7)において、第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層cとの上面に対して鉛直方向で、かつ、接合面―接合面の中央部分に相当する位置で任意のピッチでダイシングし、所定の大きさのチップ分割を行うことにより発光ダイオード素子とする(図2)。
【0021】
実施例2
上記の実施例1における、第1導電型化合物半導体結晶基板aを除去後のプロセスにおいて(図1−(6)、図3−(9))、第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層cとの接合面と平行で、かつ、隣り合う接合面の中央位置をハーフダイシングし、溝hを形成する(図3−(10))。
後に、例えば特開平5−166925のような方法により、第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層cの側面(ダイシング溝面)にそれぞれ電極fおよび電極gを形成し、ダイシングまたはヘキ開によりチップ分割し、発光ダイオード素子とする。この時、電極fおよび電極gは側面のみに形成されている必要はなく、それぞれの側面と連続する第1導電型化合物半導体エピタキシャル層bと第2導電型化合物半導体エピタキシャル層c面上にわたりL型に連なる電極を形成することも可能である(図4)。
【0022】
【発明の効果】
上記の通り、本発明によれば、エピタキシャル成長段階で発光領域となる接合面がエピタキシャル成長方向と平行に形成されるため、素子分割後、側面発光ダイオードとして基板実装により利用する際に、転倒の作業が不要となる。また、エピタキシャル成長層の制御、基板、エピタキシャル層を除去、研削することにより、ダイシングの手法に左右されない薄型化、小型化した発光ダイオード素子の作成が可能となる。
【図面の簡単な説明】
【図1】 本発明の実施例1における発光ダイオードの作成プロセスを示す概略図である。
図1において、(1)は第1導電型化合物半導体結晶基板を示し;(2)は第1導電型化合物半導体結晶基板上に第1導電型化合物半導体エピタキシャル層を形成した状態を示し;(3)は第1導電型化合物半導体エピタキシャル層の一部を除去した状態を示し;(4)は第1導電型化合物半導体エピタキシャル層上に第2導電型化合物半導体エピタキシャル層を形成した状態を示し;(5)は第2導電型化合物半導体エピタキシャル層を除去、研磨した状態を示し;(6)は第1導電型化合物半導体結晶基板を除去した状態を示し;(7)は第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層に電極を形成、更にリーク電流抑制のため凹型に両エピタキシャル層を除去した状態を示し;(8)はダイシング完了状態を示す。
【図2】 本発明の実施例1のプロセスにより作成した発光ダイオードの概形図である。
【図3】 本発明の実施例2における発光ダイオードの作成プロセスのプロセスを示す概略図である。
図3において、(9)は第1導電型化合物半導体結晶基板を除去した状態を示し;(10)は第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層上に電極形成のためのハーフダイシング溝を形成した状態を示し;(11)は第1導電型化合物半導体エピタキシャル層および第2導電型化合物半導体エピタキシャル層それぞれのダイシング側面および天面にわたり電極を形成した状態を示す。
【図4】 本発明の実施例2のプロセスにより作成した発光ダイオードの概形図である。
【符号の説明】
a:第1導電型化合物半導体結晶基板
b:第1導電型化合物半導体エピタキシャル層
c:第2導電型化合物半導体エピタキシャル層
d:電極(例えばp型用電極)
e:電極(例えばn型用電極)
f:電極(例えばn型用電極)
g:電極(例えばp型用電極)
Claims (1)
- 発光ダイオードを液相または気相エピタキシャル成長法により製造する発光ダイオード製造方法であって、
(1)第1導電型化合物半導体結晶基板の表面上に第1導電型化合物半導体エピタキシャル層を形成する工程:
(2)該第1導電型化合物半導体エピタキシャル層の一部を、該第1導電型化合物半導体結晶基板の表面に対して縦方向に、かつ第1導電型化合物半導体エピタキシャル層が縞状に分離して残るように除去する工程:
(3)第2導電型化合物半導体エピタキシャル層を、該第1導電型化合物半導体結晶基板および残った第1導電型化合物半導体エピタキシャル層の上に形成する工程:および
(4)該第1導電型化合物半導体エピタキシャル層よりも上方に形成された第2導電型化合物半導体エピタキシャル層を除去する工程
を有することを特徴とする発光ダイオードの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000237215A JP4125858B2 (ja) | 2000-08-04 | 2000-08-04 | 発光ダイオードおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000237215A JP4125858B2 (ja) | 2000-08-04 | 2000-08-04 | 発光ダイオードおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002050789A JP2002050789A (ja) | 2002-02-15 |
JP4125858B2 true JP4125858B2 (ja) | 2008-07-30 |
Family
ID=18729117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000237215A Expired - Fee Related JP4125858B2 (ja) | 2000-08-04 | 2000-08-04 | 発光ダイオードおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4125858B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013175212A (ja) * | 2013-04-09 | 2013-09-05 | Toshiba Tec Corp | 集計サーバ及びプログラム |
-
2000
- 2000-08-04 JP JP2000237215A patent/JP4125858B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002050789A (ja) | 2002-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8513699B2 (en) | Light-emitting device | |
US7554126B2 (en) | Semiconductor light-emitting element, manufacturing method and mounting method of the same and light-emitting device | |
JP4632690B2 (ja) | 半導体発光装置とその製造方法 | |
US7521724B2 (en) | Light emitting diode package and process of making the same | |
US8357552B2 (en) | Light emitting diode chip, and methods for manufacturing and packaging the same | |
US8350276B2 (en) | Alternating current light emitting device | |
EP2299503A2 (en) | Light-emitting device package and method of manufacturing the same | |
TW201143140A (en) | Semiconductor light emitting device and method for manufacturing same | |
JP4411695B2 (ja) | 窒化物半導体発光素子 | |
US9520545B2 (en) | Light-emitting device | |
JPH10150223A (ja) | チップ型発光素子 | |
JP4146527B2 (ja) | 半導体発光素子およびその製法 | |
JP5515685B2 (ja) | 発光素子及びそれを用いた発光装置の製造方法 | |
JP4125858B2 (ja) | 発光ダイオードおよびその製造方法 | |
KR101115533B1 (ko) | 플립칩 구조의 발광 소자 및 이의 제조 방법 | |
KR100407773B1 (ko) | GaN 발광 소자 및 그 패키지 | |
JP3917619B2 (ja) | 半導体発光素子の製法 | |
JPH10150227A (ja) | チップ型発光素子 | |
JP3974676B2 (ja) | 半導体発光素子の製法 | |
CN116885084B (zh) | 一种自带封装基板的led芯片及其制备方法 | |
JP2000101141A (ja) | 半導体発光素子及びその製造方法 | |
JP3455086B2 (ja) | 発光素子およびその製造方法ならびに発光素子の接続構造 | |
CN115692583A (zh) | 一种实现微型led显示器件封装制作方法 | |
KR100665302B1 (ko) | 다수의 발광셀이 어레이된 플립칩형 발광소자 | |
JP2005286134A (ja) | フリップチップ型半導体発光素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080430 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080509 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |