JPS6185844A - 集積回路とその製法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板内に作られた能動回路η・ら絶
縁層によって分離されている多層配線構造を備えるIK
積回路とその製造方法に関するものである。
縁層によって分離されている多層配線構造を備えるIK
積回路とその製造方法に関するものである。
ドイツ連邦共和国特許出願公開第3234907号およ
び特開昭59−68953号公報によりこの種の集積回
路の製造方法の1つが公知であり。
び特開昭59−68953号公報によりこの種の集積回
路の製造方法の1つが公知であり。
又この方法l二よって作られる回路も推定することがで
きる。この回路の一部の断面が第5図(二示されている
のでそれを簡単に検討することにする。
きる。この回路の一部の断面が第5図(二示されている
のでそれを簡単に検討することにする。
この公知回路では図に示されていない能動回路部分を含
む基板SUの表面に例えば二酸化シリコンの絶縁層Is
があり、この層の上に導体路ALIを含む第1導体路平
面が設けられる。この導体路平面の導体路ALIを導体
路AL2を含む第2導体路平面から電気絶縁するため2
つの絶縁層181とI82が設けられ、その第1絶縁層
181は吸湿性材料例えばポリイミドから成るのに灼し
、第2絶縁層I82は湿気反発性の材料例えば窒化シリ
コンから成り、第1絶縁層181を湿気の侵入に対して
保護する。第1導体路平面の導体路ALIと第2導体路
平面の導体路AL2との間に所望される導電結合は接触
孔KLを通して形成される。
む基板SUの表面に例えば二酸化シリコンの絶縁層Is
があり、この層の上に導体路ALIを含む第1導体路平
面が設けられる。この導体路平面の導体路ALIを導体
路AL2を含む第2導体路平面から電気絶縁するため2
つの絶縁層181とI82が設けられ、その第1絶縁層
181は吸湿性材料例えばポリイミドから成るのに灼し
、第2絶縁層I82は湿気反発性の材料例えば窒化シリ
コンから成り、第1絶縁層181を湿気の侵入に対して
保護する。第1導体路平面の導体路ALIと第2導体路
平面の導体路AL2との間に所望される導電結合は接触
孔KLを通して形成される。
この場合接触孔KL内で導体路AL2が導体路ALIの
直上に置かれている。第1と第2の絶縁層の構造化処理
(二基き、これらの絶縁層は接触孔KLの周縁において
開放側面Flを持つ。この側面においてms絶縁層IS
Iは第2導体路平面が形成されるまでは湿気侵入に対し
て無防備である。この情況は第6図に示されている。従
って公知の製造方法ではこの段階で湿気が侵入し、製作
された回路の電気的パラメータをマイナス側に変化させ
特に不安定性を増大させる。従来の製造方法においては
この点を考えてmzjii体路平面体形平面に加熱によ
って回路に侵入した湿気を除去することが試みられてい
る。しかしこの方法は不充分である上第2導体路平面を
即熱直後に形成させない限り湿気が再び侵入する。
直上に置かれている。第1と第2の絶縁層の構造化処理
(二基き、これらの絶縁層は接触孔KLの周縁において
開放側面Flを持つ。この側面においてms絶縁層IS
Iは第2導体路平面が形成されるまでは湿気侵入に対し
て無防備である。この情況は第6図に示されている。従
って公知の製造方法ではこの段階で湿気が侵入し、製作
された回路の電気的パラメータをマイナス側に変化させ
特に不安定性を増大させる。従来の製造方法においては
この点を考えてmzjii体路平面体形平面に加熱によ
って回路に侵入した湿気を除去することが試みられてい
る。しかしこの方法は不充分である上第2導体路平面を
即熱直後に形成させない限り湿気が再び侵入する。
この発明の目的は、湿気の侵入が皆無であって製造工程
中に7In熱する必要のない多層配線集積回路とその製
造方法を提供することである。
中に7In熱する必要のない多層配線集積回路とその製
造方法を提供することである。
この目的は特許請求の範囲m1項と第7項に特徴として
挙げた構造ならびに製造工程を採用することによって達
成される。
挙げた構造ならびに製造工程を採用することによって達
成される。
この発明の種々の実施態様は特許請求の範囲第2項乃至
第6項ならびに第8項乃至第16項に示されている。こ
の発明は現行の半桿体技術(バイポーラ、MO8,MI
8.SO8,ESFl、 頁/■族半導体その他)の
いずれに対しても応用可能である。
第6項ならびに第8項乃至第16項に示されている。こ
の発明は現行の半桿体技術(バイポーラ、MO8,MI
8.SO8,ESFl、 頁/■族半導体その他)の
いずれに対しても応用可能である。
以下7m1図乃至第4図についてこの発明を更に詳細【
二説明する。
二説明する。
図面では対応部分に同じ符号がつけられている。又図を
見易くするためこの発明に直接関係する部分だけが示さ
れ、その他の部分例えば電気ヤ線%表面安定化層等は除
かれている。
見易くするためこの発明に直接関係する部分だけが示さ
れ、その他の部分例えば電気ヤ線%表面安定化層等は除
かれている。
この発明による集積回路の製造工程の始めの部分は第5
図、第6図に示すように公知の工程段に従うもので、基
板SU内に能動回路部分となる種々の層と配線平面が次
のように形成される。
図、第6図に示すように公知の工程段に従うもので、基
板SU内に能動回路部分となる種々の層と配線平面が次
のように形成される。
まず(社)31層として絶縁!ηIsを析出させる。こ
の層は基板S Uの内部の能動回路部分を続いて設けら
れる多層配線構造層から絶縁し1′?、護するものであ
る。絶縁層Isは例えば主としてSin!を含むものと
することができる。続いてこの絶縁層Isの上l二第1
導体格平面を例えばポリシリコン、金漠又は金属ゲイ化
物として析出させる。それぞれの回路型式に灼する電気
的条件に剌応してこの導体路平面を公知方法により構造
化して個々の導体路ALLを形成させる。この導体路と
第1導体路平面の構造化によって無用した絶縁層1sの
部分の上にJt絶縁層131を設け、これを誘電層なら
びに凹凸平坦化層とする。この層にはポリイミドその他
の有機材料が使用される。温度処理等の公知工程段又は
光反応網状化可能のポリイミドの場合光照射によってこ
の絶縁層材料を網状化(環状化)して安定にする。しか
し有機材料特にポリイミドは、吸湿性であると同時に続
いて設けられる金属化平面に幻する接層性が低いという
欠点を持つ。史にこの金属化平面の構造化に際して別の
問題が起る。
の層は基板S Uの内部の能動回路部分を続いて設けら
れる多層配線構造層から絶縁し1′?、護するものであ
る。絶縁層Isは例えば主としてSin!を含むものと
することができる。続いてこの絶縁層Isの上l二第1
導体格平面を例えばポリシリコン、金漠又は金属ゲイ化
物として析出させる。それぞれの回路型式に灼する電気
的条件に剌応してこの導体路平面を公知方法により構造
化して個々の導体路ALLを形成させる。この導体路と
第1導体路平面の構造化によって無用した絶縁層1sの
部分の上にJt絶縁層131を設け、これを誘電層なら
びに凹凸平坦化層とする。この層にはポリイミドその他
の有機材料が使用される。温度処理等の公知工程段又は
光反応網状化可能のポリイミドの場合光照射によってこ
の絶縁層材料を網状化(環状化)して安定にする。しか
し有機材料特にポリイミドは、吸湿性であると同時に続
いて設けられる金属化平面に幻する接層性が低いという
欠点を持つ。史にこの金属化平面の構造化に際して別の
問題が起る。
ドイツ連邦共和国特許出願公開第3211907号(特
開昭59−6s953)によれば、上記の事情を考えて
第l絶!j層の後に湿気及発性であり例えば無機材料を
含む第2絶縁!l3182が設けられる。この目的の達
成に特に逼しているのは窒化ンリフンであるが、二酸化
ノリフンの使用も可能である。後から設けられる導体路
平面の導体路AL2と始めの導体路平面の導体路A l
lの導電結合を可能にするため5両絶縁層181,1
82に公知方法によって接触孔KLをエツチングによっ
てあける。しかしこれによって絶縁層181とIS2が
接触孔KLの縁端しおいて第6図(:示すような露出側
面Flを持つことになる。これによって11に述べた欠
点が生ずる。
開昭59−6s953)によれば、上記の事情を考えて
第l絶!j層の後に湿気及発性であり例えば無機材料を
含む第2絶縁!l3182が設けられる。この目的の達
成に特に逼しているのは窒化ンリフンであるが、二酸化
ノリフンの使用も可能である。後から設けられる導体路
平面の導体路AL2と始めの導体路平面の導体路A l
lの導電結合を可能にするため5両絶縁層181,1
82に公知方法によって接触孔KLをエツチングによっ
てあける。しかしこれによって絶縁層181とIS2が
接触孔KLの縁端しおいて第6図(:示すような露出側
面Flを持つことになる。これによって11に述べた欠
点が生ずる。
この発明による集積回路では接触孔KLがあけられ露出
側面が形成されるのに続(すて、第2絶縁層IS2の外
に接噛孔KL内の露出側面Flと接触孔の形成によって
鈷出した導体路ALIの表面部分をも覆う第3絶縁層1
83が設けられる。この層の材料としてはj!を機化合
物中の湿2反発性のものが使用される。窒化物特に窒化
シリコンが有効であることが確かめられている。第3絶
縁層133の厚さは50nmから15μmの間に選ばれ
る。
側面が形成されるのに続(すて、第2絶縁層IS2の外
に接噛孔KL内の露出側面Flと接触孔の形成によって
鈷出した導体路ALIの表面部分をも覆う第3絶縁層1
83が設けられる。この層の材料としてはj!を機化合
物中の湿2反発性のものが使用される。窒化物特に窒化
シリコンが有効であることが確かめられている。第3絶
縁層133の厚さは50nmから15μmの間に選ばれ
る。
接触孔KLの露出側面を被覆することによりその直径は
被覆絶!j層IS3の厚さの2倍より僅か少ないだけ縮
小されるが、これは設計のルールに従って始めから考慮
しておくことができるので問題はない。絶縁層183の
形成電;続いて導体路ALIを接触孔KL内で直接覆っ
ている絶縁RIB3の部分子を絶縁層183の材料を侵
食しないエツチング剤によって1−食可能の物質に化学
的に変換させる。この変換は例えば°逼解によることが
できる。電解液としては特に濃度05乃至10%の苛性
カリ溶液が好適である。このように変換された部分子は
通常のエツチング技術によって除去され、゛ それによ
って接触孔内の第1導体路平面の導体路へL1は再び露
出するが、上記の側面F1は第3絶縁層183で覆われ
たままになっている。そのためにはこの第3絶U層1s
3の材料を侵食しないエツチング剤を使用することが必
要である。これC二適したエツチング剤は例えば濃度l
乃至1゜チのフッ化水素酸である。
被覆絶!j層IS3の厚さの2倍より僅か少ないだけ縮
小されるが、これは設計のルールに従って始めから考慮
しておくことができるので問題はない。絶縁層183の
形成電;続いて導体路ALIを接触孔KL内で直接覆っ
ている絶縁RIB3の部分子を絶縁層183の材料を侵
食しないエツチング剤によって1−食可能の物質に化学
的に変換させる。この変換は例えば°逼解によることが
できる。電解液としては特に濃度05乃至10%の苛性
カリ溶液が好適である。このように変換された部分子は
通常のエツチング技術によって除去され、゛ それによ
って接触孔内の第1導体路平面の導体路へL1は再び露
出するが、上記の側面F1は第3絶縁層183で覆われ
たままになっている。そのためにはこの第3絶U層1s
3の材料を侵食しないエツチング剤を使用することが必
要である。これC二適したエツチング剤は例えば濃度l
乃至1゜チのフッ化水素酸である。
ここで第ziA体格平面の材料が通常の技術例えばスパ
ッタリング又はMWによって設けられ、公知の技術によ
って構造化されて所望の導体路AL2が形成される。こ
の導体路AL2は接触孔KL内でmliiJ体路平面の
導体路ALIに電気結合される。
ッタリング又はMWによって設けられ、公知の技術によ
って構造化されて所望の導体路AL2が形成される。こ
の導体路AL2は接触孔KL内でmliiJ体路平面の
導体路ALIに電気結合される。
上記の方法によってこの発明による2層配線構造の半導
体回路を作ることができる。3′内以上の配線面構造と
するためには、構造化された第2導体路平面上に第1乃
至第3絶υ層I S 1. I S 2、IS3に灼
応する3層1810.l520.l530を設ける。そ
の中特に最後の絶縁層l530は絶縁層IS3と同様に
その型刃Tを化学変換した後エツチングにより除去し、
続いて第3の導C&路平面jmを設けて構造化する。こ
の“夷3絶縁1脅の形成と(、“4債化”および別のI
iλ体路体格i−面層の形成とt1隻造化”という工程
段を所望多届睨腺1.l造の総ての層が完成するまで繰
り返す。これによってこの発明による多@妃線購造を備
える半導体回路が上記の方法によって作られる。
体回路を作ることができる。3′内以上の配線面構造と
するためには、構造化された第2導体路平面上に第1乃
至第3絶υ層I S 1. I S 2、IS3に灼
応する3層1810.l520.l530を設ける。そ
の中特に最後の絶縁層l530は絶縁層IS3と同様に
その型刃Tを化学変換した後エツチングにより除去し、
続いて第3の導C&路平面jmを設けて構造化する。こ
の“夷3絶縁1脅の形成と(、“4債化”および別のI
iλ体路体格i−面層の形成とt1隻造化”という工程
段を所望多届睨腺1.l造の総ての層が完成するまで繰
り返す。これによってこの発明による多@妃線購造を備
える半導体回路が上記の方法によって作られる。
引続き表面安定化処理等の工程段が実施されるが、これ
らはこの発明の要旨に含まれるものではない。
らはこの発明の要旨に含まれるものではない。
i1図乃至7JJ4図はこの発明(二よる集積回路製造
工程の4段階においてのデバイス断面構造を示し、男5
図と第6図はこの発明に関連する半導体回路の公知製造
工程中の2段階におけるデバイス断面4.1!造を示す
。 各図面において。 SIJ・・・基板、 IS・・・絶縁層、 ALI乃
至AL3・・・!@1乃至第3導体路、 ISI乃
至IS3・・・第1乃至第3絶縁層、 KL・・・接触
孔。 (fill+41“EjA#”士富村 !−];、゛、
ん 1−。
工程の4段階においてのデバイス断面構造を示し、男5
図と第6図はこの発明に関連する半導体回路の公知製造
工程中の2段階におけるデバイス断面4.1!造を示す
。 各図面において。 SIJ・・・基板、 IS・・・絶縁層、 ALI乃
至AL3・・・!@1乃至第3導体路、 ISI乃
至IS3・・・第1乃至第3絶縁層、 KL・・・接触
孔。 (fill+41“EjA#”士富村 !−];、゛、
ん 1−。
Claims (1)
- 【特許請求の範囲】 1)基板(SU)内部にある能動回路部分から絶縁層(
IS)によつて隔離された多層配線構造を備える集積回
路において、絶縁層(IS)の上に導体路(AL1)を
含む第1導体路平面、誘電層としての吸湿性材料から成
る第1絶縁層(IS1)と凹凸打消し部分、下に置かれ
た第1絶縁層(IS1)に湿気の侵入を阻止する湿気反
発性の第2絶縁層(IS2)、第1導体路平面の導体路
(AL1)と接触孔(KL)を通して電気結合されてい
る導体路(AL2)を含む第2導体路平面とを含む多層
配線構造を備えるものにおいて、湿気反発性の第2絶縁
層(IS2)と導体路(AL2)を含む導体路平面の間
に湿気反発性の第3絶縁層(IS3)が設けられ、この
層が第1と第2の絶縁層の接触孔(KL)内で露出した
側面(F1)を両方共覆う形になつていることを特徴と
する多層配線集積回路。 2)湿気反発性の第3絶縁層(IS3)が主として無機
材料を含むことを特徴とする特許請求の範囲第1項記載
の集積回路。 3)湿気反発性の第3絶縁層(IS3)が主として窒化
シリコンを含むことを特徴とする特許請求の範囲第1項
又は第2項記載の集積回路。 4)第3絶縁層(IS3)が50nmと1.5μmの間
の厚さであることを特徴とする特許請求の範囲第1項乃
至第3項の1つに記載の集積回路。 5)第2導体路平面の上に導体路(AL3)を含む複数
の導体路平面が設けられ、その導体路(AL3)がそれ
ぞれその下にある導体路平面の導体路(AL2)と接触
孔(KL)を通して電気結合されていることを特徴とす
る特許請求の範囲第1項乃至第4項の1つに記載の集積
回路。 6)導体路(AL3)を含む導体路平面がそれぞれその
下にある導体路平面から3つの絶縁層(IS10、IS
20、IS30)によつて隔離され、これらの絶縁層は
その特性と形状の点で第1、第2および第3の絶縁層(
IS1、IS2、IS3)に対応していることを特徴と
する特許請求の範囲第5項記載の集積回路。 7)基板(SU)内部にある能動回路部分から絶縁層(
IS)によつて隔離された多層配線構造を備える集積回
路において、絶縁層(IS)の上に導体路(AL1)を
含む第1導体路平面、誘電層としての吸湿性材料から成
る第1絶縁層(IS1)と凹凸打消し部分、下に置かれ
た第1絶縁層(IS1)に湿気の侵入を阻止する湿気反
発性の第2絶縁層(IS2)、第1導体路平面の導体路
(AL1)と接触孔(KL)を通して電気結合されてい
る導体路(AL2)を含む第2導体路平面とを含む多層
配線構造を備える集積回路を製造するため、湿気反発性
の第3絶縁層(IS3)を第2絶縁層(IS2)と接触
孔(KL)の上に全面的に形成させ、その際接触孔(K
L)において第1と第2の絶縁層(IS1、IS2)の
露出側面(F1)が共に覆われて接触孔(KL)の直径
がいくらか縮小されるようにすること、接触孔(KL)
内で第1導体路平面の導体路(AL1)を覆つている第
3絶縁層部分(T)を選択的の化学変換によって第3絶
縁層(IS3)の材料を侵食しないエッチング剤によつ
てエッチング可能の材料に変え、その際両絶縁層(IS
1、IS2)の側面(F1)を覆つている第3絶縁層(
IS3)の部分は第1導体路平面の導体路(AL1)に
達するまで化学変換から除外されるようにすること、第
3絶縁層(IS3)の化学変換された部分(T)をエッ
チングによつて除去し、接触孔(KL)にある第1導体
路面の導体路(AL1)を再び露出させると同時に、接
触孔の側面(F1)は第3絶縁層(IS3)で覆われた
ままにしておくこと、第2導体路層を全面的に設け、こ
れに構造を作つて接触孔(KL)内で第1導体路平面の
導体路(AL1)と電気的に接触する導体路(AL2)
を形成させることを特徴とする多層配線構造を備える集
積回路の製造方法。 8)第3絶縁層(IS3)に無機化合物を使用すること
を特徴とする特許請求の範囲第7項記載の方法。 9)第3絶縁層(IS3)を主として無機化合物を含む
ものとすることを特徴とする特許請求の範囲第7項記載
の方法。 10)無機化合物として窒化物特に窒化シリコンが使用
されることを特徴とする特許請求の範囲第8項又は第9
項記載の方法。 11)第3絶縁層(IS3)が50nmから1.5μm
の間の厚さに形成されることを特徴とする特許請求の範
囲第7項乃至第10項の1つに記載の方法。 12)化学変換が適当な電解質を使用する電解によるこ
とを特徴とする特許請求の範囲第7項乃至第11項の1
つに記載の方法。 13)電解液として苛性カリ溶液が使用されることを特
徴とする特許請求の範囲第12項記載の方法。 14)苛性カリ溶液が0.5乃至10%の濃度で使用さ
れることを特徴とする特許請求の範囲第13項記載の方
法。 15)第3絶縁層(IS3)の化学変換された部分を除
去するエッチング剤としてフッ化水素酸が1乃至10%
の濃度で使用されることを特徴とする特許請求の範囲第
7項乃至第14項の1つに記載の方法。 16)追加された3つの絶縁層(IS10、IS20、
IS30)と下にある第3導体路平面の導体路(AL2
)への接触孔(KL)を持つ第3導体路層の形成と構造
化が最初の3つの絶縁層(IS1、IS2、IS3)と
第2導体路層の形成ならびに構造化と同様な過程によつ
て行われること、この層形成・構造化操作が必要とする
総ての導体路層の形成と構造化の終了まで繰り返される
ことを特徴とする特許請求の範囲第7項乃至第15項の
一つに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3435780 | 1984-09-28 | ||
DE3435780.7 | 1984-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6185844A true JPS6185844A (ja) | 1986-05-01 |
Family
ID=6246695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21361185A Pending JPS6185844A (ja) | 1984-09-28 | 1985-09-26 | 集積回路とその製法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0177845A1 (ja) |
JP (1) | JPS6185844A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (8)
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---|---|---|---|---|
US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1985
- 1985-09-26 EP EP85112213A patent/EP0177845A1/de not_active Withdrawn
- 1985-09-26 JP JP21361185A patent/JPS6185844A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
EP0177845A1 (de) | 1986-04-16 |
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