JPWO2020255259A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

本発明は、高い放熱性能を有する半導体装置を提供することを目的とする。半導体装置（１００１）は、上面（１０９）に凹部（１７）が形成されたダイヤモンド基板（２３）と、ダイヤモンド基板（２３）の上面（１０９）の凹部（１７）の内部に形成された窒化物半導体層（２，３）と、窒化物半導体層（２，３）上に形成された電極（１０１，１０２，１０６）と、を備え、窒化物半導体層（２，３）と電極（１０１，１０２，１０６）が電界効果トランジスタを構成し、ダイヤモンド基板（２３）には、ダイヤモンド基板（２３）を厚み方向に貫通してソース電極（１０１）を露出するソースビアホール（５０１）が形成され、ソースビアホール（５０１）の内壁とダイヤモンド基板（２３）の下面を覆うビアメタル（５０２）をさらに備える。

Description

この発明は、半導体装置およびその製造方法に関する。
従来、高出力かつ高周波領域で動作する半導体装置として、窒化物系半導体から作製される電界効果型トランジスタなどが用いられている。しかし、高出力動作中に半導体装置内部の温度が上昇することによって、装置の特性または信頼性が低下する現象が問題となっている。この半導体装置内部の温度上昇を抑制するためには、放熱性が高い材料または放熱性が高い構造を発熱部近傍に設けることが重要である。固体物質中で最も高い熱伝導率を誇るダイヤモンドは、放熱用材料に最適である。従来のダイヤモンド基板を用いる半導体装置では、半導体装置の基板の一部に設けられたビア内にダイヤモンドが充填される。そうすることによって、半導体装置内で生じた熱を厚さ方向に逃がすことができる（例えば、特許文献１を参照）。一方、より高い放熱効果が見込まれる半導体装置では、半導体装置の基板全体をダイヤモンドにすることで、半導体装置内で生じた熱を放散状に効率よく逃がすことができる（例えば、非特許文献１を参照）。
特許第６１７４１１３号公報
G. H. Jessen et al., "AlGaN/GaN HEMT on Diamond Technology Demonstration", in Proceedings of CSICS, IEEE, TX, pp.271-274 (2006)
放熱効果を最大化するためには、発熱源近傍に熱伝導率の高い放熱用材料を配置して、熱を効率よく逃がすことが求められる。しかし、従来技術では、放熱用材料であるダイヤモンドが、基板の一部のビア内部、または、基板にのみ適用されており、また、主たる放熱方向は膜厚方向に制限されていた。放熱が膜厚方向に制限されている場合、半導体装置の活性領域で生じる温度上昇が十分に抑制されない恐れがある。本発明は、以上に記載されたような問題を解決するためになされたものであり、高い放熱性能を有する半導体装置を提供することを目的とするものである。
本発明の半導体装置は、上面に凹部が形成されたダイヤモンド基板と、ダイヤモンド基板の上面の凹部の内部に形成された窒化物半導体層と、窒化物半導体層上に形成された電極と、を備え、窒化物半導体層と電極が電界効果トランジスタを構成し、電極は、ソース電極を含み、ダイヤモンド基板には、ダイヤモンド基板を厚み方向に貫通してソース電極を露出するソースビアホールが形成され、ソースビアホールの内壁とダイヤモンド基板の下面を覆うビアメタルをさらに備える。
本発明の半導体装置によれば、ダイヤモンド基板の凹部の内部に、電界効果トランジスタの活性層として動作する窒化物半導体層が形成される。窒化物半導体層の側方と下方にダイヤモンド基板が隣接するため、窒化物半導体層で生じた熱を、側方と下方のダイヤモンド基板に放熱することが可能であり、高い放熱性能を有する。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の上面図である。 図２のＡ−Ａ´線に沿った半導体装置の断面図である。 図２のＢ−Ｂ´線に沿った半導体装置の断面図である。 図２のＣ−Ｃ´線に沿った半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態４の半導体装置の上面図である。 図８のＡ−Ａ´線に沿った半導体装置の上面図である。 図８のＢ−Ｂ´線に沿った半導体装置の上面図である。 図８のＣ−Ｃ´線に沿った半導体装置の上面図である。 実施の形態５の半導体装置の断面図である。 半導体装置の第１の製造方法を示すフローチャートである。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第２の製造方法を示すフローチャートである。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のために、適宜、構成の省略または簡略化がなされる。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確ではなく、適宜変更され得る。また、断面図ではない平面図などの図面においても、実施の形態の内容の理解を助けるために、ハッチングが付される場合がある。
また、以下に示される説明において、同様の構成要素には同じ符号を付して図示する。すなわち、同じ符号が付された２つの構成要素の名称と機能は同様である。従って、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」など、特定の位置と方向とを意味する用語が用いられる場合がある。しかし、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
また、以下に説明される複数の実施の形態間で、同様の構成要素には同じ符号を付して図示し、重複する構成要素の詳細な説明については、適宜省略する。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
以下、本実施の形態に関する半導体装置について説明する。図１は、実施の形態１の半導体装置１００１の断面図である。図２は、半導体装置１００１の上面図である。図３は、図２のＡ−Ａ´線に沿った半導体装置１００１の断面図である。図４は、図２のＢ−Ｂ´線に沿った半導体装置１００１の断面図である。図５は、図２のＣ−Ｃ´線に沿った半導体装置１００１の断面図である。図１では、半導体装置１００１の各部の寸法が図４と異なって描かれているが、図１は図４と同様、半導体装置１００１のソース電極１０１とドレイン電極１０２を通る断面図である。
半導体装置１００１は、ダイヤモンド基板２３、エピタキシャル半導体層２，３、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、表面保護膜１０５、ソースパッド１０７、ドレインパッド１０８、ソースビアホール５０１、およびソースビアメタル５０２を備える。
ダイヤモンド基板２３は、ダイヤモンドからなり、上面１０９と下面５０３とを有する。ダイヤモンド基板２３は、上面１０９側に凸部１６を有する。図１において、ダイヤモンド基板２３とエピタキシャル半導体層２の接合界面２７として示されている部分が、２つの凸部１６の間に形成される凹部１７の底面である。そして、凹部１７の底面から上面１０９の方向に突出した部分が凸部１６である。
ダイヤモンド基板２３の平面視において、凹部１７と凸部１６は隣接している。ダイヤモンド基板２３の平面視において、凹部１７は凸部１６に四方を囲まれていることが望ましいが、これに限らない。例えば、上面１０９の凹部１７は、図１の紙面の表裏方向に延びるストライプ構造であってもよいし、ドット構造、ホール構造、またはピラー構造であってもよい。
ダイヤモンド基板２３の凹部１７の内部には、エピタキシャル半導体層２，３がこの順に積層される。ここでは、２層のエピタキシャル半導体層について述べているが、凹部１７の内部には単一のエピタキシャル半導体層が形成されてもよいし、３層以上の層が形成されてもよいし、超格子構造または界面遷移層のような数十オングストロームレベルの微細なエピタキシャル半導体層の積層構造が形成されてもよい。
エピタキシャル半導体層２，３には、例えば、ＧａＮまたはＡｌＮ系の材料（以下、窒化物系半導体材料とする）が用いられる。あるいは、エピタキシャル半導体層２，３には、ダイヤモンド、グラフェン、Ｓｉ、Ｇｅ，ＧａＡｓ、ＳｉＣ、ＩｎＰ、ＺｎＯ、ＺｎＳｅ、またはＧａ２Ｏ３等が用いられてもよいし、ＩＧＺＯなどの３元以上の化合物半導体が用いられてもよい。
半導体装置１００１は、半導体素子が形成される複数の素子領域２０１と、平面視において隣り合う２つの素子領域２０１の間に位置する素子間分離領域２０２とを備えている。ダイヤモンド基板２３の凸部１６は、素子間分離領域２０２に位置している。素子領域２０１には、半導体素子として電界効果トランジスタが形成される。ここで、電界効果トランジスタとは、例えば、金属−絶縁体−半導体（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＩＳ）型電界効果トランジスタ、金属−酸化物−半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）型電界効果トランジスタ、ヘテロ接合（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ）型電界効果トランジスタ、薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）、または、高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、などの横型半導体装置を指す。本実施の形態では、ＨＥＭＴデバイスを電界効果トランジスタの例として説明する。
エピタキシャル半導体層３の上面４０１は、ダイヤモンド基板２３の凸部１６の上面１０９と同一平面上に位置している。エピタキシャル半導体層３の上面４０１には、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が部分的に形成される。これらの電極とエピタキシャル半導体層２，３とによって、ＨＥＭＴデバイスが構成される。表面保護膜１０５は、エピタキシャル半導体層３の上面４０１だけでなく、凸部１６の上面１０９を部分的に覆う。ゲート電極１０６は、本実施の形態の目的に適合するいかなる形状であってもよい。また、ゲート電極１０６の上面には、フィールドプレート電極が形成されていてもよい。フィールドプレート電極は、ソースフィールドプレート、あるいはゲートフィールドプレートなど、いかなる構造であってもよい。
ＨＥＭＴデバイスは、さらにソースパッド１０７およびドレインパッド１０８を備えていてもよい。ソースパッド１０７は、ソース電極１０１の上面を部分的に覆う。ドレインパッド１０８は、ドレイン電極１０２の上面を部分的に覆う。
エピタキシャル半導体層３の上面４０１の、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が形成されていない領域には、少なくとも１層の表面保護膜１０５が形成される。表面保護膜１０５は、電界の制御、表面ポテンシャルの制御、表面準位の不活性化、耐水、または耐湿などの機能を担っている。ゲート電極１０６は、表面保護膜１０５の一部を覆っていてもよいし、覆っていなくてもよい。
ダイヤモンド基板２３のソース電極１０１が形成される領域には、下面５０３から上面１０９にかけてダイヤモンド基板２３を貫通するソースビアホール５０１が形成される。図１において、ソースビアホール５０１は下面５０３から上面１０９にかけて内径が小さくなるテーパ形状であるが、逆テーパ形状であってもよいし、テーパを持たない形状であってもよい。
また、ダイヤモンド基板２３の下面５０３はソースビアメタル５０２で覆われる。図１に示すように、ソースビアメタル５０２はソースビアホール５０１の内壁を覆い、ソース電極１０１とダイヤモンド基板２３に接触して界面を形成する。
＜Ａ−２．効果＞
半導体装置１００１は、ダイヤモンド基板２３と、窒化物半導体層であるエピタキシャル半導体層２，３と、窒化物半導体層上に形成された電極であるソース電極１０１、ドレイン電極１０２、およびゲート電極１０６とを備える。ダイヤモンド基板２３は上面１０９に凹部１７が形成されており、凹部１７の内部に窒化物半導体層が形成される。窒化物半導体層上には、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が形成され、これらの電極と窒化物半導体層が電界効果トランジスタを構成する。ここで、窒化物半導体層は、エピタキシャル半導体層２，３のうちの少なくとも１つに対応する。
このような構成によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。従って、半導体装置の温度上昇を大幅に抑制することができる。なお、エピタキシャル半導体層２とダイヤモンド基板２３とは直接接触して接合界面２７を形成するため、接合界面２７における熱抵抗は小さい。従って、エピタキシャル半導体層２から下方のダイヤモンド基板２３へ効率よく放熱することができる。
また、ダイヤモンド基板２３には、ダイヤモンド基板２３を厚み方向に貫通してソース電極１０１を露出するソースビアホール５０１が形成される。そして、半導体装置１００１は、ソースビアホール５０１の内壁とダイヤモンド基板２３の下面を覆うソースビアメタル５０２をさらに備える。このような構成によれば、ソース接地のためのワイヤ配線が不要となることから、配線フリーとなることで高周波信号の増幅率が低下せず、高い高周波特性を得る事が可能となる。なお、一般的にビアホールとビアメタルは放熱性を低下させる要因であり、熱輸送特性は高周波特性とトレードオフの関係にある。しかし、半導体装置１００１の構成によれば、ソースビアホール５０１はソースビアメタル５０２を介してダイヤモンド基板２３に隣接する。従って、熱輸送特性と高周波特性とのトレードオフを脱却し、高い高周波特性と高い熱輸送特性が同時に得られる。
また、半導体装置１００１において、望ましくは、ダイヤモンド基板２３の凹部１７は、凸部１６に平面視において全周囲を囲まれる。凸部１６は、ダイヤモンド基板２３の凹部１７の底面から凹部１７の高さ方向に突出した部分である。この構成により、窒化物半導体層で生じた熱の、凹部１７の側面方向における放熱性能が向上する。
また、半導体装置１００１において、ダイヤモンド基板２３の上面１０９と、窒化物半導体層を構成するエピタキシャル半導体層３の上面４０１とは同一平面上に位置することが望ましい。このような構成によれば、窒化物半導体層の側方を漏れなくダイヤモンド基板２３によって覆うことができるため、窒化物半導体層で生じた熱の、凹部１７の側面方向における放熱性能が向上する。
ＨＥＭＴデバイスの作製には、通常、素子間分離工程が必要である。一般的に、素子間分離工程には、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用される。しかし、半導体装置１００１において、ダイヤモンド基板２３が窒化物半導体層より高い電気抵抗率を有する、すなわち電気絶縁性を有する場合、ダイヤモンド基板２３の凸部１６が素子間分離の機能を発揮する。従って、煩雑な素子間分離工程を簡略化することができる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図６は、実施の形態２の半導体装置１００２の断面図である。図１に示したように、半導体装置１００１ではエピタキシャル半導体層２とダイヤモンド基板２３とが直接接触するが、実施の形態２の半導体装置１００２では、エピタキシャル半導体層２とダイヤモンド基板２３の間に介在層１９が存在する。すなわち、半導体装置１００２は、実施の形態１の半導体装置１００１の構成に加えて、介在層１９を備えたものであり、介在層１９以外の構成は半導体装置１００１と同様である。介在層１９は、ダイヤモンド基板２３の凸部１６の上面１０９および凹部１７の内壁を覆って形成される。
ダイヤモンド基板２３は、介在層１９と直接接触することにより接合界面２６を形成する。また、エピタキシャル半導体層２は、介在層１９と直接接触することによって、接合界面２２を形成する。
介在層１９の材料は、例えば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的であるが、秩序性があって、熱輸送特性に優れる結晶系材料であってもよい。ダイヤモンド基板２３の凹部１７にエピタキシャル半導体層２を成長させる場合、介在層１９の材料として、ダイヤモンドシードと呼ばれるダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、介在層１９の厚さは、例えば５０ｎｍ以下であることが望ましい。
＜Ｂ−２．効果＞
実施の形態２の半導体装置１００２は、ダイヤモンド基板２３と窒化物半導体層であるエピタキシャル半導体層２との間に介在層１９を備える。従って、半導体装置１００２によれば、実施の形態１の効果に加えて、ダイヤモンド基板２３とエピタキシャル半導体層２との間で、膜剥がれまたは欠損が生じたり、もしくはクラックなどが混入したりすることを抑制し、接合の密着性を向上させることができる。
より具体的には、介在層１９は、ダイヤモンド基板２３の凹部１７の内壁に形成される。エピタキシャル半導体層２，３は、介在層１９を介してダイヤモンド基板２３の凹部１７の内部に形成される。このような構成によれば、エピタキシャル半導体層２，３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２，３とダイヤモンド層との密着性を高めると共に、エピタキシャル半導体層２，３に生じる欠損または損傷を抑制することができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図７は、実施の形態３の半導体装置１００３の断面図である。半導体装置１００３では、ソースビアホール５０１がソースビア充填材５０４によって充填されている。すなわち、半導体装置１００３は、実施の形態２の半導体装置１００２の構成に加えて、ソースビア充填材５０４を備えたものであり、ソースビア充填材５０４以外の構成は半導体装置１００２と同様である。
ソースビア充填材５０４の材料は、高い熱伝導率を有し、例えばダイヤモンド、ダイヤモンドライクカーボン、グラファイトなどが望ましい。また、ソースビア充填材５０４の材料は、高い熱伝導率を有するものであれば、無機系材料に限らず有機系材料であってもよく、無機系および有機系材料の混合材料であってもよい。
ソースビアホール５０１の内壁がソースビアメタル５０２によって被覆された後、ソースビア充填材５０４がソースビアホール５０１に充填される。ソースビア充填材５０４はダイヤモンド基板２３の下面５０３と同一平面を形成してもよいし、下面５０３に形成されたソースビアメタル５０２と同一平面を形成してもよい。
＜Ｃ−２．効果＞
実施の形態３の半導体装置１００３において、ソースビアホール５０１の内部にソースビア充填材５０４が形成されている。ソースビア充填材５０４は、望ましくはダイヤモンドである。このような構成によれば、ソースビアメタル５０２は、ダイヤモンド基板２３に加えて、ソースビア充填材５０４のダイヤモンドと接触する。従って、半導体装置１００３によれば高い放熱性が得られる。
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
マイクロ波通信システムまたはミリ波通信システムなどに用いられるマイクロ波モノリシック集積回路（ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＭＭＩＣ）は、ＨＥＭＴデバイスによって構成されている。ＭＭＩＣの高出力電力増幅器に利用されるＨＥＭＴデバイスには、複数の単位ＨＥＭＴを電気的に並列接続するマルチフィンガー型ＨＥＭＴが採用されている。マルチフィンガー型ＨＥＭＴにおいて、互いに並列接続された各単位ＨＥＭＴの発熱は、無視することができない量である。特に、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスには、その周囲に位置する単位ＨＥＭＴデバイスの発熱の影響を受けて熱が集中するため、放熱効率が悪くなる。その結果、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、破壊されやすい。従って、高出力電力増幅器におけるマルチフィンガー型ＨＥＭＴの性能を向上させるためには、放熱効率の高い構造を採用する必要がある。
図８は、実施の形態４の半導体装置１００４の上面図である。図９は、図８のＡ−Ａ´線に沿った半導体装置１００４の断面図である。図１０は、図８のＢ−Ｂ´線に沿った半導体装置１００４の断面図である。図１１は、図８のＣ−Ｃ´線に沿った半導体装置１００４の断面図である。半導体装置１００４は、素子領域２０１に、複数の電界効果トランジスタが電気的に並列接続されたマルチフィンガー型電界効果トランジスタが形成されたものである。ここで、並列接続される単位電界効果トランジスタは、例えば、ＭＩＳ型、ＭＯＳ型、または、ＨＥＭＴデバイスであってもよい。ここでは、マルチフィンガー型ＨＥＭＴを例として示す。
半導体装置１００４は、ダイヤモンド基板２３、エピタキシャル半導体層２，３、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、表面保護膜１０５、第１ソースパッド１０７１、第２ソースパッド１０７２、ドレインパッド１０８、ソースビアホール５０１、およびソースビアメタル５０２を備える。
半導体装置１００４においても、実施の形態１の半導体装置１００１と同様に、ダイヤモンド基板２３は上面１０９側に凸部１６を備え、凹部１７の内部にエピタキシャル半導体層２，３が形成される。エピタキシャル半導体層３の上面４０１には、複数のソース電極１０１、ドレイン電極１０２、ゲート電極１０６が部分的に形成される。一つのソース電極１０１、ドレイン電極１０２、およびゲート電極１０６とエピタキシャル半導体層２，３とによって、単位ＨＥＭＴデバイスが構成される。
単位ＨＥＭＴデバイスは、さらに第１ソースパッド１０７１およびドレインパッド１０８を備えていても良い。第１ソースパッド１０７１は、ソース電極１０１の上面を部分的に覆う。ドレインパッド１０８は、ドレイン電極１０２の上面を部分的に覆う。
半導体装置１００４の素子領域２０１には、複数の単位ＨＥＭＴデバイスが形成され、これら複数の単位ＨＥＭＴデバイスは、電気的に並列接続され、マルチフィンガー型ＨＥＭＴデバイスを構成する。具体的には、各第１ソースパッド１０７１は、ソースエアブリッジ６０２を介して互いに接続されると共に、第２ソースパッド１０７２に接続される。第２ソースパッド１０７２は、ダイヤモンド基板２３の上面１０９に形成されている。そして、ダイヤモンド基板２３の第２ソースパッド１０７２が形成される領域には、下面５０３から上面１０９にかけてダイヤモンド基板２３を貫通するソースビアホール５０１が形成される。また、各ドレイン電極１０２は、ドレインパッド１０８によって接続されている。また、各ゲート電極１０６は、ゲートパッド６０１によって接続されている。
ソースエアブリッジ６０２は、２つのソース電極１０１間を中空で接続する、橋脚構造のソース配線である。しかし、ドレインパッド１０８またはゲートパッド６０１などと同様に、ソース配線もデバイス表面上に形成されていてもよい。ソースエアブリッジ６０２によれば、層間絶縁物が空気となるため、寄生容量の影響を排除できる。ソースエアブリッジ６０２は、めっき配線プロセスを用いて実現される。
ゲート電極１０６は、本実施の形態の目的に適合するいかなる形状であってもよい。また、ゲート電極１０６の上面には、フィールドプレート電極が形成されていてもよい。また、マルチフィンガー型ＨＥＭＴにおける単位ＨＥＭＴデバイスの並列接続数は限定しない。
＜Ｄ−２．変形例＞
図１０では、ダイヤモンド基板２３とエピタキシャル半導体層３とが直接接触する構成を示している。しかし、実施の形態２の半導体装置１００２と同様、半導体装置１００４においても、エピタキシャル半導体層２とダイヤモンド基板２３の間に介在層１９が設けられても良い。これにより、実施の形態２と同様の効果を得ることが可能である。
＜Ｄ−３．効果＞
このような半導体装置１００４の構成によれば、平面視において、マルチフィンガー型電界効果トランジスタの活性領域となるエピタキシャル半導体層２，３の側方に高熱伝導率材料であるダイヤモンド基板２３が隣接する。そのため、エピタキシャル半導体層２，３から生じた熱を効率よく放熱することができる。その他、実施の形態１と同様の効果を奏する。
＜Ｅ．実施の形態５＞
＜Ｅ−１．構成＞
実施の形態５の半導体装置の上面図は、図８に示した実施の形態４の半導体装置１００４の上面図と同様である。図１２は、図８のＢ−Ｂ´線に沿った断面に対応する半導体装置１００５の断面図である。
実施の形態４の半導体装置１００４は、図１０に示したように、１つのマルチフィンガー型ＨＥＭＴに対して、素子領域２０１に１つの凹部１７と素子間分離領域２０２に１つの凸部１６を有していた。これに対して、半導体装置１００５では、素子領域２０１に複数の凹部１７を有し、隣り合う２つの凹部１７の間にも凸部１６を有する構成とする。また、素子領域２０１におけるダイヤモンド基板２３の凸部１６は、ソース電極１０１またはドレイン電極１０２の直下に位置する。
図１２では、ドレイン電極１０２の直下に凸部１６が形成されている。凸部１６以外の半導体装置１００５の構成は、半導体装置１００４と同様である。
＜Ｅ−２．効果＞
実施の形態５の半導体装置１００５によれば、ダイヤモンド基板２３の上面１０９に複数の凹部１７が形成される。そして、隣り合う２つの凹部１７の間の凸部１６上に、ソース電極１０１またはドレイン電極１０２が位置する。このような構成により、平面視において、マルチフィンガー型ＨＥＭＴの活性層となるエピタキシャル半導体層２，３をダイヤモンド基板２３の凸部１６が近い距離で取り囲む。そのため、エピタキシャル半導体層２，３で生じた熱をダイヤモンド基板２３に効率よく放熱することが可能となる。
＜Ｆ．実施の形態６＞
＜Ｆ−１．構成＞
図１３は、実施の形態６の半導体装置１００６の製造方法を例示するフローチャートである。また、図１４から図３３は、半導体装置１００６の製造方法を説明するための断面図である。図３３にその断面図が示される半導体装置１００６は、ダイヤモンド基板の凹部の内部に窒化物半導体層が形成され、ソースビアホールとソースビアメタルを有するという点で、実施の形態１−５の半導体装置１００１−１００５と共通している。そのため、以下、半導体装置１００６の製造方法を説明するが、これは実施の形態１−５の半導体装置１００１−１００５の第１の製造方法に相当する。
まず、図１４に示すように、製造加工のための出発基板としてＧａＮ−ｏｎ−Ｓｉ基板を用意する（ステップＳ３０１）。ＧａＮ−ｏｎ−Ｓｉ基板は、半導体基板であるＳｉ基板１の上面にＧａＮ層５２とＡｌＧａＮ層５３が順に積層された基板である。ここで、ＧａＮ層５２は、実施の形態１−５のエピタキシャル半導体層２に、ＡｌＧａＮ層５３は実施の形態１−５のエピタキシャル半導体層３に、それぞれ相当する。なお、ＧａＮ−ｏｎ−サファイア基板またはＧａＮ−ｏｎ−ＳｉＣ基板など、異なる基板材料上にＧａＮがヘテロエピタキシャル成長した基板を出発基板としても良い。
その後、図１５に示すように、ＡｌＧａＮ層５３の表面７に支持基板９を貼り付ける（ステップＳ３０２）。表面７は、ＡｌＧａＮ層５３のＳｉ基板１と反対側の第１主面である。ここで、支持基板９には、例えば、Ｓｉ基板、サファイア基板または石英基板などが用いられる。
ＡｌＧａＮ層５３の表面７は、算術平均粗さ（Ｒａ）が３０ｎｍ以下となるよう、事前に平坦化加工が施されていることが望ましい。これは、支持基板９についても同様である。
ＡｌＧａＮ層５３の表面７に支持基板９を貼り付ける方法は、例えば、親水化接合法、加圧接合法またはプラズマ活性化接合法などの接合法でもよいし、無機系接着剤材料などを用いる接着法でもよい。さらに、支持基板９とＡｌＧａＮ層５３との貼り合せ面に任意の層間膜が設けられてもよい。この層間膜の材料は、例えば、窒化Ｓｉまたはアルミナ膜などの、半導体表面を汚染しない表面保護膜として一般に用いられる材料が望ましい。しかし、後のデバイス作製工程で半導体表面の汚染が除去される場合には、層間膜として半導体表面を汚染する材料が用いられてもよい。このようにして、支持基板９とＡｌＧａＮ層５３の表面７とが接合された複合基板が作製される。
その後、図１６に示すように、Ｓｉ基板１のＧａＮ層５２と反対側の表面１１にハードマスク１２を形成する（ステップＳ３０３）。ハードマスク１２は、ドライエッチング耐性があり、かつ、ＳｉまたはＧａＮに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク１２の材料は、例えば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。ハードマスク１２の形成手法は、例えば、スパッタ法または蒸着法などの物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法、もしくは、減圧化学気相成長法、プラズマ援用化学気相成長法または原子層堆積法などの化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法であってもよい。また、ハードマスク１２は、ステップＳ３０４以降の貫通溝４４を形成する工程におけるそれぞれの選択比に応じて、１層だけでなく２層以上形成されてもよい。
その後、ハードマスク１２に、貫通溝４４を形成するためのレジストパターンを形成する（ステップＳ３０４）。レジストパターンは、素子領域２０１の形成領域の平面視における四方を取り囲むように形成されなければならない。レジストパターンを形成する手法として、例えば、フォトリソグラフィー技術が用いられる。ハードマスク１２は、レジストパターンの開口に対応する領域において外部環境に曝され、その他の領域ではレジストパターンにより保護される。
次に、図１７に示すように、レジストの現像によって、外部環境に曝されているレジストパターンの開口に対応するハードマスク１２の領域が除去される。ハードマスク１２の除去手法として、例えば、薬液浸漬によるウェットエッチング、またはドライエッチングが選択される。ここではエッチング選択比を稼げる手法が望ましい。こうして形成されたハードマスク１２の開口を開口領域１４とする。
Ｓｉ基板１の表面１１は、ハードマスク１２の開口領域１４から外部環境に曝される。その後、レジストパターンがハードマスク１２から剥離されることによって、ハードマスク１２が外部環境に曝される。
その後、図１８に示すように、ハードマスク１２の開口領域１４の直下のＳｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３が除去される（ステップＳ３０５）。本ステップでは、まず、外部環境に曝される開口領域１４の直下のＳｉ基板１が除去される。ここで除去されるＳｉ基板１の厚みは、例えば数百μｍである。Ｓｉ基板１が除去された後、開口領域１４の直下のＧａＮ層５２が外部環境に曝され、除去される。ここで除去されるＧａＮ層５２の厚みは、例えば数μｍ以上、かつ、数十μｍ以下である。ＧａＮ層５２が除去された後、開口領域１４の直下のＡｌＧａＮ層５３が外部環境に曝され、除去される。ここで除去されるＡｌＧａＮ層５３の厚みは、例えば、数十ｎｍ程度の厚さである。
ＧａＮ層５２とＡｌＧａＮ層５３の選択エッチングは、同一工程で処理されてもよいし、別工程に分けて処理されてもよい。重要なのは、開口領域１４の直下部分のみが選択的にエッチングされることである。
そして、開口領域１４直下のＡｌＧａＮ層５３が除去された後、支持基板９のＡｌＧａＮ層５３との接合面が開口領域１４から外部環境に曝される。一方、ステップＳ３０５の間、ハードマスク１２の開口領域１４以外の部分が完全に除去されることは許されない。
ステップＳ３０５で、Ｓｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３の開口領域１４の直下の部分が除去されることにより、貫通溝４４が形成される。貫通溝４４は、Ｓｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３を厚さ方向に貫通する。貫通溝４４により、実施の形態１−５の半導体装置１００１−１００５の特徴的な構造、すなわちダイヤモンド基板の凹部内に窒化物半導体層が形成された構造が得られる。また、貫通溝４４によって、応力が開放され、Ｓｉ基板１の除去工程でＧａＮ層５２またはＡｌＧａＮ層５３へのクラックまたは割れの発生を抑制することができる。
その後、図１９に示すように、Ｓｉ基板１の表面１１からハードマスク１２を除去する（ステップＳ３０６）。なお、貫通溝４４の側面には、ＡｌＧａＮ層５３、ＧａＮ層５２およびＳｉ基板１が存在する。そのため、貫通溝４４の側面方向へのエッチングの進行を抑制するために、ハードマスク１２は、エッチングの進行方向に異方性を有するドライエッチングで除去されることが望ましい。ハードマスク１２が除去されることにより、島状のＳｉ基板１が外部環境に曝される。
次に、図２０に示すように、Ｓｉ基板１が全て除去される（ステップＳ３０７）。Ｓｉ基板１を除去した後、ＧａＮ層５２が外部環境に曝される。ここで、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、機械研削、またはその他の平坦化処理により、ＧａＮ層５２の表面１８を平坦化してもよい。表面１８とは、窒化物半導体層の第１主面と反対側の主面である。
その後、図２１に示すように、ＧａＮ層５２の表面１８と貫通溝４４の内壁に介在層１９を形成する（ステップＳ３０８）。なお、実施の形態１の半導体装置１００１など、介在層１９を持たない半導体装置を製造する場合には、本ステップは省略される。介在層１９は、後のステップＳ３１４においてダイヤモンド基板を成長または接合させる際に、ダイヤモンド基板とＧａＮ層５２との密着性を向上させ、ＧａＮ層５２またはＡｌＧａＮ層５３を保護する目的で形成される。
介在層１９には、一般的に、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が用いられるが、例えば、熱伝導性に優れるダイヤモンドナノ粒子、ダイヤモンドライクカーボン、グラフェンまたはグラファイトなどが用いられてもよい。また、介在層１９は、貫通溝４４の内壁も被覆するように形成されなければならない。この際、例えば、ＣＭＰまたは機械研削などの平坦化処理によって、介在層１９の表面２０を平坦化してもよい。
次に、図２２に示すように、介在層１９の表面２０上にマスク２１を形成する（ステップＳ３０９）。そして、貫通溝４４の一部と、貫通溝４４に隣接するＧａＮ層５２の領域に、マスク２１の開口領域２５を形成する（ステップＳ３１０）。ステップＳ３０９とステップＳ３１０は、介在層１９を部分的に除去するための工程である。
このように、あらかじめ全面に何らかの層を形成し、後にマスクを形成して部分的に開口および除去する技術は、エッチングと呼ばれる。一方、先にマスクを形成して部分的に何らかの層が形成されないように保護し、マスク除去と同じタイミングで部分的に層を除去する技術を、リフトオフとよぶ。ここで説明される介在層１９などの一切の部分形成および部分除去は、どちらの工程を選択してもよい。
次に、図２３に示すように、マスク２１の開口領域２５の直下の介在層１９を除去する（ステップＳ３１１）。介在層１９の除去方法は、介在層１９の材料に強く依存する。例えば介在層１９がダイヤモンドライクカーボンである場合、イオンエッチング技術またはプラズマを活用することによって介在層１９を除去することが可能である。
その後、図２４に示すように、マスク２１を用いてビアメタル２４を形成する（ステップＳ３１２）。ビアメタル２４の材料は、ＧａＮ層５２に対してショットキー障壁が小さく、オーミックを形成しやすい材料であることが望ましい。例えば、電子がチャネルとして走行するＨＥＭＴであれば、Ｔｉ／Ａｌ系などがビアメタル２４の代表的な材料である。ビアメタル２４をオーミック接触の形成しやすい材料にすることで、ソースおよびドレイン電極のオーミック抵抗を下げる効果が期待できる。ビアメタル２４は、例えば蒸着法、スパッタ法、または塗布法により形成される。
次に、図２５に示すように、マスク２１とマスク２１上に形成されたビアメタル２４とを、リフトオフによって除去する（ステップＳ３１３）。これにより、貫通溝４４の内部にのみビアメタル２４が形成される。リフトオフの残渣が多ければ、追加で超音波洗浄を施してもよい。本ステップで除去されず残ったビアメタル２４は、実施の形態１−５のソースビアメタル５０２に相当する。なお、ビアメタル２４を第１金属とも称する。
その後、図２６に示すように、介在層１９の直上にダイヤモンドを選択的に成長させ、ダイヤモンド基板２８を形成する（ステップＳ３１４）。本ステップにより、ＧａＮ層５２の上面と、貫通溝４４の底面を構成する支持基板９の表面上に、介在層１９を介してダイヤモンド基板２８が形成される。ＧａＮ層５２の上面とは、窒化物半導体層の第１主面と反対側の主面である第２主面である。ここで、ダイヤモンドは単結晶でも多結晶でもよい。但し、ダイヤモンドの熱輸送特性は、長距離秩序がある単結晶であるほど優れているため、ダイヤモンドの結晶粒は大きく、かつ、高い結晶性を有することが望ましい。ダイヤモンド基板２８は、実施の形態１−５のダイヤモンド基板２３に相当する。また、ダイヤモンド基板２８は、ビアメタル２４の直上には形成されないため、溝２９が形成される。この溝２９が、実施の形態１−５のソースビアホール５０１に相当する。
ダイヤモンド基板２８は、例えば、高温高圧合成法といった手法によって形成されていてもよいが、ＣＨ４−Ｈ２−Ｏ２系ガスを用いるマイクロ波ＣＶＤ法またはホットフィラメントＣＶＤ法などの気相成長を用いて形成されることがよい。これらのＣＶＤ法であれば、ダイヤモンドが表面適合性のある介在層１９上でないと成長することができないため、選択成長に好適である。但し、気相成長であれば、自立するために十分厚膜化しなければならない。一方で、自立ダイヤモンド基板を介在層１９に接合させる方法を用いる場合には、貫通溝４４に合う自立基板を加工しなければならない。このようにして、ダイヤモンド基板２８の上面の凹部に、ＧａＮ層５２およびＡｌＧａＮ層５３が形成された構造が得られる。
介在層１９上にＣＶＤ法によって成長したダイヤモンドは多結晶化する傾向があるため、成長後の表面を平坦化する処理が必要である。そこで、図２７に示すように、ダイヤモンド基板２８の表面３０を平坦化する（ステップＳ３１５）。ダイヤモンド基板２８の表面３０を平坦化する方法は、機械的研磨であっても化学的研磨であってもよい。
次に、図２８に示すように、支持基板９をＡｌＧａＮ層５３の表面７から遊離する（ステップＳ３１６）。遊離工程として、例えば、薬液を用いるウェットエッチング法が望ましい。しかし、薬液によって遊離部分以外の構成が損なわれないよう注意すべきである。
支持基板９と遊離することにより、ＡｌＧａＮ層５３の表面７が環境に曝される。ＡｌＧａＮ層５３の表面７に、電極形成などのデバイスプロセスを施して、電界効果トランジスタ（ＦＥＴ）を作成する（ステップＳ３１７）。
具体的には、図２９に示すように、ＡｌＧａＮ層５３の表面７に、ソース電極３３およびドレイン電極３４を部分的に作成する。そして、図３０に示すように、ＡｌＧａＮ層５３、介在層１９、ビアメタル２４、ソース電極３３、およびドレイン電極３４を覆う表面保護膜３５を形成する。次に、図３１に示すように、ソース電極３３とドレイン電極３４の間の表面保護膜３５を除去し、表面保護膜３５を除去した領域にゲート電極３９を形成する。ゲート電極３９は、実施の形態１−５のゲート電極１０６に相当する。その後、図３２に示すように、ビアメタル２４上とソース電極３３上の表面保護膜３５を除去し、ビアメタル２４上にソースパッド４０を形成する。そして、ソースパッド４０とソース電極３３を接続するエアブリッジ４１を形成する。これにより、ソース電極３３とビアメタル２４が電気的に接触する。
最後に、図３３に示すように、ダイヤモンド基板２８の表面３０と溝２９の内壁に、第２金属であるビア充填メタル４２を形成する（ステップＳ３１８）。ビア充填メタル４２は、実施の形態１−５のソースビアメタル５０２に相当する。こうして、半導体装置１００６が形成される。
＜Ｆ−２．効果＞
以上に説明した半導体装置の第１の製造方法によれば、図１８および図１９に示したように、出発基板からＳｉ基板１を全面的に除去する前に、Ｓｉ基板１と窒化物半導体層を貫通する貫通溝４４を形成する。そのため、Ｓｉ基板１を除去する際に、異種材料の格子不整合に起因する応力開放が貫通溝４４に分散され、クラックまたは割れが、ＡｌＧａＮ層５３またはＧａＮ層５２の内部に侵入することを抑制することができる。さらに、電極またはダイヤモンド基板２８を形成する前に、予めビアメタル２４が形成されるため、オーミック抵抗を劇的に下げることができ、デバイス特性が向上する。
また、電気絶縁性の高いダイヤモンド基板２８が貫通溝４４の内部に充填される。従って、この充填されたダイヤモンドが素子間分離の機能を担う。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。具体的には、素子間分離工程において、例えば選択イオン注入プロセスが採用されているとすれば、当該プロセスを省略することができる。また、選択イオン注入プロセスを省略することによって、例えば、高温熱履歴が許諾されるなど、プロセス上の自由度が向上する。
＜Ｇ．実施の形態７＞
＜Ｇ−１．構成＞
図３４は、半導体装置１００１−１００５の第２の製造方法を例示するフローチャートである。以下、図３４のフローに沿って半導体装置１００１−１００５の第２の製造方法を説明する。
まず、図３５に示すように、ダイヤモンド自立基板５１を出発基板として用意する（ステップＳ４０１）。ここで、ダイヤモンド自立基板５１の電気絶縁性は高いことが望ましい。また、例えば図３６に示すように、ＣＭＰまたは機械研削などの平坦化処理によって、ダイヤモンド自立基板５１の表面を平坦化してもよい。
その後、図３７に示すように、ダイヤモンド自立基板５１の表面にハードマスク６３を形成する（ステップＳ４０２）。ハードマスク６３は、ドライエッチング耐性があり、かつ、ダイヤモンドに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク６３の材料は、例えば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。ハードマスク６３の形成手法は、例えば、ＰＶＤ法またはＣＶＤ法などであってもよい。また、ハードマスク６３は、１層だけでなく２層以上形成されてもよい。
次に、図３８に示すように、ハードマスク６３上にレジストパターン５４を形成する（ステップＳ４０３）。レジストパターン５４は、ダイヤモンド自立基板５１に凹部を形成するためのものであり、素子領域２０１となる領域の平面視における四方を取り囲むように形成されなければならない。レジストパターン５４の形成手法としては、例えば、フォトリソグラフィー技術が用いられる。ハードマスク６３は、レジストパターン５４の開口に対応する領域において外部環境に曝され、その他の領域ではレジストパターン５４によって保護される。
次に、図３９に示すように、レジストの現像によって、外部環境に曝されているレジストパターン５４の開口に対応するハードマスク６３の領域が除去される。ハードマスク６３の除去手法として、例えば、薬液浸漬によるウェットエッチング、または、ドライエッチングが用いられる。
ダイヤモンド自立基板５１の表面は、ハードマスク６３の開口領域から外部環境に曝される。
その後、図４０に示すように、ハードマスク６３の開口領域の直下に位置するダイヤモンド自立基板５１が、膜厚方向に対して部分的に除去され、こうしてダイヤモンド自立基板５１の上面に凹部１７が形成される（ステップＳ４０４）。なお、図４０では凹部１７の側壁をテーパー形状にしているが、テーパー形状でなくても良い。ダイヤモンド自立基板を除去する方法は、本実施の形態の目的に適合するいかなる手法でもよい。ダイヤモンド自立基板５１の除去量は、製造する半導体装置の寸法に合う膜厚に適正に制御されなければならない。そのため、本ステップでは、ダイヤモンド自立基板５１の全膜厚分を除去することは想定しない。
ステップＳ４０４により、ダイヤモンド自立基板５１のエッチング面である凹部１７の底面が外部環境に曝される。図４１に示すように、例えば、ＣＭＰまたは機械研削などの平坦化処理により、ダイヤモンド自立基板のエッチング面を平坦化してもよい。その後、図４２に示すように、レジストパターン５４がハードマスク６３から剥離されることによって、ハードマスク６３が外部環境に曝される。
次に、図４３に示すように、ダイヤモンド自立基板５１の凹部１７の内壁に、介在層１９を形成する（ステップＳ４０５）。なお、実施の形態１，４，５の半導体装置１００１，１００４，１００５など、介在層１９を持たない半導体装置を製造する場合には、本ステップは省略される。
その後、ダイヤモンド自立基板５１の凹部１７内に、介在層１９を介して窒化物半導体層を形成する（ステップＳ４０６）。図４４には、２層の窒化物半導体層５６，５７を示している。窒化物半導体層５６，５７は、実施の形態１−５のエピタキシャル半導体層２，３にそれぞれ相当する。窒化物半導体層の形成方法は、例えば、有機金属化学気相堆積（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法などであってもよい。また、Ｊ．Ｗ．Ｓｈｏｎらによって報告されている、グラフェンフィルム上に窒化物半導体を結晶成長させる手法などが用いて窒化物半導体層が形成されてもよい（Ｊ．Ｗ．Ｓｈｏｎ，Ｊ．Ｏｈｔａ，Ｋ．Ｕｅｎｏ，Ａ．Ｋｏｂａｙａｓｈｉ，ａｎｄ Ｈ．Ｆｕｊｉｏｋａ，“Ｓｔｒｕｃｔｕｒａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＧａＮ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ ｍｕｌｔｉｌａｙｅｒ ｇｒａｐｈｅｎｅ ｆｉｌｍｓ ｂｙ ｐｕｌｓｅｄ ｓｐｕｔｔｅｒｉｎｇ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ ７，０８５５０２ （２０１４）．）。この他、本実施の形態の目的に適合するいかなる結晶成長手法によって窒化物半導体層が形成されてもよい。介在層により、ダイヤモンド自立基板と窒化物半導体層との間の格子不整合が緩和され、格子不整合を緩和して結晶欠陥の少ない窒化物半導体層を形成することができる。
図４４には２層の窒化物半導体層を示したが、窒化物半導体層は少なくとも１層あれば良い。例えば、ＨＥＭＴデバイスの場合、ステップＳ４０６では、２ＤＥＧを形成するために電子走行層となる第１のエピタキシャル半導体層と、障壁層となる第２のエピタキシャル半導体層とが形成される。成長する窒化物半導体層の厚さは制御されなければならず、かつ、ダイヤモンド自立基板５１の非エッチング面である表面と同じ高さである必要がある。
ハードマスク６３の開口から、窒化物半導体層５７の表面が外部環境に曝される。例えば、ＣＭＰまたは機械研削などの平坦化処理を行って、窒化物半導体層５７の表面を平坦化してもよい。
次に、図４５に示すように、ダイヤモンド自立基板５１の表面のハードマスク６３を除去する。ハードマスク６３の除去手法は、薬液を用いるウェットエッチングであっても、ドライエッチングであってもよい。窒化物半導体層に対し薬液耐性を有する薬液を使う場合、ウェットエッチングによれば窒化物半導体層の損傷が少なく、かつ、簡便にハードマスク６３を除去することができる。そして、図４６に示すように、機械研磨、エッチバック、ドライエッチ、またはＣＭＰなどの手法を用いて、ダイヤモンド自立基板５１の表面と窒化物半導体層５７の表面の高さを合わせる。
その後、図４７に示すように、窒化物半導体層５７の上面に、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、ソースパッド１０７、および表面保護膜１０５の形成などのデバイスプロセスを施し、電界効果トランジスタを作製する（ステップＳ４０７）。本ステップで形成される構成が、窒化物半導体層と共に電界効果トランジスタを構成する。
さらに、ダイヤモンド自立基板５１の非加工の裏面に、ソースビアホールを形成する（ステップＳ４０８）。具体的には、図４８に示すように、ダイヤモンド自立基板５１の裏面にハードマスク５８を形成する。そして、図４９に示すように、リソグラフィによってハードマスク５８上にレジストパターン５９を形成する。そして、図５０に示すように、ソースビアホールの形成領域に対応するハードマスク５８の領域を開口する。次に、図５１に示すように、レジストパターン５９を除去する。そして、図５２に示すように、ハードマスク５８の開口に位置するダイヤモンド自立基板５１を選択エッチングによって除去し、ソースビアホール５０１を形成する。その後、図５３に示すように、ハードマスク５８を除去し、ダイヤモンド自立基板５１を洗浄する。ソースビアホール５０１は、ステップＳ４０７のデバイスプロセスで形成されたソースパッドの直下のダイヤモンド自立基板の領域において、ダイヤモンド自立基板を厚さ方向に貫通する。
次に、図５４に示すように、ソースビアホール５０１の内壁と、ダイヤモンド自立基板５１の裏面に、ソースビアメタル５０２を形成する（ステップＳ４０９）。ソースビアメタル５０２の形成手法は、めっき手法、蒸着手法、またはスパッタ手法など、いずれの手法であってもよい。こうして、図５５に示す半導体装置が完成する。この半導体装置は、実施の形態２の半導体装置１００２に相当する。
＜Ｇ−２．効果＞
以上に説明した半導体装置の第２の製造方法によれば、（ａ）ダイヤモンド自立基板を用意し、（ｂ）ダイヤモンド自立基板の上面に凹部を形成し、（ｃ）凹部の内部に窒化物半導体層をエピタキシャル成長し、（ｄ）窒化物半導体層の上面に電界効果トランジスタの電極層を形成する。この製造方法によれば、商業的にダイヤモンド自立基板が実現した場合には、実施の形態１−５の半導体装置１００１−１００５の商業的な製造を簡便に行うことができる。また、商業的にダイヤモンド自立基板を除去する工程が実現された場合には、実施の形態１−５の半導体装置１００１−１００５の商業的な製造を簡便に行うことができる。
また、ダイヤモンド自立基板の凹部に窒化物半導体層が形成されるため、電気絶縁性の高いダイヤモンドが平面視において窒化物半導体層に隣接し、素子間分離の機能を担う。従って、デバイスプロセスにおいて素子間分離工程が簡略化される。
上記では、各実施の形態の半導体装置またはその製造方法により得られる効果について説明した。効果の説明において挙げられた構成は、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。また、効果の説明において挙げられた構成以外の本願明細書に例が示される他の構成については、適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。しかし、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載される場合があるが、これらは全ての局面においてひとつの例であって、本願明細書に記載されたものに限られない。従って、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１ Ｓｉ基板、２，３ エピタキシャル半導体層、９ 支持基板、１２ ハードマスク、１６ 凸部、１７ 凹部、１９ 介在層、２３，２８ ダイヤモンド基板、２４ ビアメタル、２９ 溝、３３，１０１ ソース電極、３４，１０２ ドレイン電極、３５，１０５ 表面保護膜、３９，１０６ ゲート電極、４０，１０７ ソースパッド、４１ エアブリッジ、４２ ビア充填メタル、４４ 貫通溝、１０８ ドレインパッド、２０１ 素子領域、２０２ 素子間分離領域、５０１ ソースビアホール、５０２ ソースビアメタル、５０４ ソースビア充填材、６０１ ゲートパッド、６０２ ソースエアブリッジ、１００１−１００６ 半導体装置、１０７１ 第１ソースパッド電極、１０７２ 第２ソースパッド電極。

Claims (13)

  1. 上面に凹部が形成されたダイヤモンド基板と、
    前記ダイヤモンド基板の上面の前記凹部の内部に形成された窒化物半導体層と、
    前記窒化物半導体層上に形成された電極と、
    を備え、
    前記窒化物半導体層と前記電極が電界効果トランジスタを構成し、
    前記電極は、ソース電極を含み、
    前記ダイヤモンド基板には、前記ダイヤモンド基板を厚み方向に貫通して前記ソース電極を露出するソースビアホールが形成され、
    前記ソースビアホールの内壁と前記ダイヤモンド基板の下面を覆うビアメタルをさらに備える、
    半導体装置。
  2. 前記凹部は、前記凹部の底面から前記凹部の高さ方向に突出した前記ダイヤモンド基板の凸部に、平面視において全周囲を囲まれる、
    請求項１に記載の半導体装置。
  3. 前記ダイヤモンド基板の上面と、前記窒化物半導体層の上面とが同一平面上に位置する、
    請求項２に記載の半導体装置。
  4. 前記ダイヤモンド基板は、前記窒化物半導体層より高い電気抵抗率を有する、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記ダイヤモンド基板と前記窒化物半導体層との間に形成された介在層をさらに備える、
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記ソースビアホールの内部がダイヤモンドで充填されている、
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記電界効果トランジスタは、マルチフィンガー型電界効果トランジスタである、
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記凹部は、前記ダイヤモンド基板の上面に複数形成され、
    前記電極は、ソース電極とドレイン電極とを含み、
    隣り合う２つの前記凹部の間には、前記凹部の底面から前記凹部の高さ方向に突出した前記ダイヤモンド基板の部分である凸部があり、
    前記凸部上に、前記ソース電極または前記ドレイン電極が位置する、
    請求項７に記載の半導体装置。
  9. 半導体基板上に窒化物半導体層を形成し、
    前記窒化物半導体層の前記半導体基板と反対側の主面である第１主面に支持基板を接合し、
    前記支持基板の接合後、前記半導体基板と前記窒化物半導体層を厚さ方向に貫通する貫通溝を形成し、
    前記貫通溝の形成後、前記半導体基板を除去し、
    前記貫通溝の内部の一部に第１金属を形成し、
    前記窒化物半導体層の前記第１主面と反対側の主面である第２主面と、前記貫通溝の内部の前記第１金属が形成されていない領域とに、ダイヤモンド層を形成し、
    前記ダイヤモンド層の形成後、前記支持基板を前記窒化物半導体層の第１主面から遊離し、
    前記支持基板の遊離後、前記窒化物半導体層の第１主面に電界効果トランジスタの電極を形成して、前記電界効果トランジスタのソース電極を前記第１金属と電気的に接触させ、
    前記第１金属と前記ダイヤモンド層の表面とに接触する第２金属を形成する、
    半導体装置の製造方法。
  10. 前記半導体基板の除去と前記第１金属の形成の間に、前記窒化物半導体層の第２主面に介在層を形成する、
    請求項９に記載の半導体装置の製造方法。
  11. ダイヤモンド自立基板を用意し、
    前記ダイヤモンド自立基板の上面に凹部を形成し、
    前記凹部の内部に窒化物半導体層をエピタキシャル成長し、
    前記窒化物半導体層の上面に電界効果トランジスタの電極層を形成する、
    半導体装置の製造方法。
  12. 前記電界効果トランジスタのソースパッドの直下の前記ダイヤモンド自立基板の領域に、前記ダイヤモンド基板を厚さ方向に貫通するソースビアホールを形成し、
    前記ソースビアホールの内壁にビアメタルを形成する、
    請求項１１に記載の半導体装置の製造方法。
  13. 前記凹部の形成と前記窒化物半導体層のエピタキシャル成長との間に、前記凹部の内壁に介在層を形成する工程をさらに備える、
    請求項１１または請求項１２に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
US20220223696A1 (en) * 2021-01-13 2022-07-14 Electronics And Telecommunications Research Institute Method for manufacturing power semiconductor device
CN112992678B (zh) * 2021-02-05 2022-09-13 中国电子科技集团公司第十三研究所 基于金刚石衬底的GaN场效应晶体管的制备方法
JP2023122726A (ja) * 2022-02-24 2023-09-05 住友電工デバイス・イノベーション株式会社 半導体装置
WO2024084621A1 (ja) * 2022-10-19 2024-04-25 三菱電機株式会社 半導体装置
CN116230536A (zh) * 2023-02-23 2023-06-06 成都功成半导体有限公司 一种使用金刚石衬底的高导热hemt器件及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04311069A (ja) * 1991-04-08 1992-11-02 Mitsubishi Electric Corp 高周波用半導体装置
JP2011040597A (ja) * 2009-08-12 2011-02-24 Toshiba Corp 半導体装置およびその製造方法
US8143654B1 (en) * 2008-01-16 2012-03-27 Triquint Semiconductor, Inc. Monolithic microwave integrated circuit with diamond layer
US20140110722A1 (en) * 2012-10-24 2014-04-24 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Semiconductor Structure or Device Integrated with Diamond
JP2015065233A (ja) * 2013-09-24 2015-04-09 三菱電機株式会社 半導体装置及びその製造方法
JP2017154908A (ja) * 2016-02-29 2017-09-07 信越化学工業株式会社 ダイヤモンド基板の製造方法、ダイヤモンド基板及びダイヤモンド自立基板
JP2018041785A (ja) * 2016-09-06 2018-03-15 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6448865B1 (ja) * 2018-02-01 2019-01-09 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575657B2 (en) 2012-03-20 2013-11-05 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for GaN HEMT devices
JP2014029990A (ja) * 2012-06-29 2014-02-13 Sharp Corp 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ
US9583607B2 (en) * 2015-07-17 2017-02-28 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple-functional barrier layer
JP6930229B2 (ja) * 2017-06-05 2021-09-01 富士通株式会社 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04311069A (ja) * 1991-04-08 1992-11-02 Mitsubishi Electric Corp 高周波用半導体装置
US8143654B1 (en) * 2008-01-16 2012-03-27 Triquint Semiconductor, Inc. Monolithic microwave integrated circuit with diamond layer
JP2011040597A (ja) * 2009-08-12 2011-02-24 Toshiba Corp 半導体装置およびその製造方法
US20140110722A1 (en) * 2012-10-24 2014-04-24 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Semiconductor Structure or Device Integrated with Diamond
JP2015065233A (ja) * 2013-09-24 2015-04-09 三菱電機株式会社 半導体装置及びその製造方法
JP2017154908A (ja) * 2016-02-29 2017-09-07 信越化学工業株式会社 ダイヤモンド基板の製造方法、ダイヤモンド基板及びダイヤモンド自立基板
JP2018041785A (ja) * 2016-09-06 2018-03-15 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6448865B1 (ja) * 2018-02-01 2019-01-09 三菱電機株式会社 半導体装置およびその製造方法

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