JP2009033097A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】絶縁性基板1上にGaN層2及びn型AlGaN層3を形成し、その後、ゲート電極4g、ソース電極4s及びドレイン電極4dを形成する。次に、ソース電極4s、GaN層2及びn型AlGaN層3に、少なくとも絶縁性基板1の表面まで到達する開口部6を形成する。次いで、開口部6内にNi層8を形成する。その後、Ni層8をエッチングストッパとするドライエッチングを行うことにより、絶縁性基板1に、その裏面側からNi層8まで到達するビアホール1sを形成する。そして、ビアホール1s内から絶縁性基板1の裏面にわたってビア配線16を形成する。
【選択図】図1
Description
先ず、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態に係るGaN系HEMTの構造を示す断面図である。
次に、本発明の第2の実施形態について説明する。第2の実施形態では、メタルマスクを除去する方法が第1の実施形態と相違している。図3A乃至図3Dは、本発明の第2の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第3の実施形態について説明する。第3の実施形態では、メタルマスクを除去する方法が第1及び第2の実施形態と相違している。図4A乃至図4Dは、本発明の第3の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第4の実施形態について説明する。第4の実施形態では、ビア配線を形成する方法が第1の実施形態と相違している。図5A乃至図5Dは、本発明の第4の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第5の実施形態について説明する。第5の実施形態では、ビア配線を形成する方法が第1の実施形態と相違している。図6A乃至図6Cは、本発明の第5の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
第1の実施形態では、SiCからなる絶縁性基板1のエッチングレートを0.75μm/分程度としているが、スループットの向上のためには、このエッチングレートを高めることが好ましい。ところが、2μm/分以上の高速エッチングを行うと、絶縁性基板1が高温になり、また、ICPドライエッチング装置においてプラズマエネルギが付与されるため、メタルマスクとしてシード層12及びNi層13と絶縁性基板1との反応が生じる。また、エッチングストッパとして機能するシード層7及びNi層8と絶縁性基板1との反応も生じる。この結果、図7Aに示すように、変質層81及び82がこれらの界面近傍に形成される。図8Aは、絶縁性基板1の上方に位置する変質層81を示すSEM写真であり、図8Bは、絶縁性基板1の下方に位置する変質層82を示すSEM写真である。また、サイドエッチングの影響により、ビアホール1sは、その上端においてメタルマスクの開口部よりも大きくなる。なお、本願発明者が変質層81及び82の導電性を調べたところ、変質層81及び82は導電性を示さなかった。
次に、本発明の第6の実施形態について説明する。第6の実施形態では、ビアホールの位置及びNi層13用のシード層の材料が第1の実施形態と相違している。図14A乃至図14Uは、本発明の第6の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第7の実施形態について説明する。第7の実施形態では、Ni層8及び13用のシード層の材料が第6の実施形態と相違している。図16A乃至図16Qは、本発明の第7の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第8の実施形態について説明する。いずれの実施形態においても、シード層14がビアホール1sを十分に被覆できなかったり、Au層15の形成前にシード層14上に異物が付着したりすることがある。このような場合、その部分にはAu層15が形成されず、ピンホールが現れる。その一方で、第7の実施形態では、図17に示すように、シード層14が、Ni層8ではなくCu層22bに接するようにして形成される。従って、上述のようなピンホールが現れると、Cu層22bがピンホールを介して外気と接することとなる。Cuは、Niと比較すると酸素及び硫黄と結合して変質しやすいため、外気に触れると、ビア配線16に断線及び/又は高抵抗化が生じる可能性が高い。第8の実施形態は、このような懸念を排除するためのものである。図18A乃至図18Bは、本発明の第8の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第9の実施形態について説明する。第9の実施形態では、Ta層22aの厚さが第7の実施形態と相違している。図20A乃至図20Bは、本発明の第9の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
次に、本発明の第10の実施形態について説明する。第10の実施形態は、第6の実施形態に第7の実施形態を組み合わせたものである。図22は、本発明の第10の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記ソース電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ドライエッチングの際にフッ素を含むガスを使用することを特徴とする付記1に記載の半導体装置の製造方法。
前記開口部を形成する工程は、塩素を含むガスで前記化合物半導体層をエッチングすることを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記導電層は、Niを含むことを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
前記基板は、SiCを含むことを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
前記導電層を形成する工程の前に、前記開口部内に第1の金属層を形成する工程を更に有し、前記導電層を形成する工程は、前記第1の金属層上に、前記導電層を形成することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
前記第1の金属層は、Tiよりも高融点の金属を含むことを特徴とする付記6に記載の半導体装置の製造方法。
前記導電層を形成する工程と前記ビアホールを形成する工程との間に、前記基板の裏面にメタルマスクを形成する工程を有することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
前記メタルマスクは、Niを含むことを特徴とする付記8に記載の半導体装置の製造方法。
前記メタルマスクを形成する工程の前に、前記基板の裏面に第2の金属層を形成する工程を更に有し、
前記メタルマスクを形成する工程は、前記第2の金属層上にメタルマスクを形成することを特徴とする付記8又は9に記載の半導体装置の製造方法。
前記第2の金属層は、Tiよりも高融点の金属を含むことを特徴とする付記10に記載の半導体装置の製造方法。
ビアホールが形成された基板と、
前記基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、
を有し、
前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電層が形成されていることを特徴とする半導体装置。
前記導電層は、前記開口部内に、金属膜を介して形成されていることを特徴とする付記12に記載の半導体装置。
前記金属膜は、Tiよりも高融点の金属を含むことを特徴とする付記13に記載の半導体装置。
ビアホールが形成された絶縁性基板と、
前記絶縁性基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記絶縁性基板の裏面にわたって形成されたビア配線と、
を有し、
前記ソース電極及び前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に導電層が形成されていることを特徴とする半導体装置。
前記導電層は、前記ビアホールの形成の際にエッチングストッパとして機能することを特徴とする付記15に記載の半導体装置。
絶縁性基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記化合物半導体層に、少なくとも前記絶縁性基板の表面まで到達する開口部を形成する工程と、
前記開口部内に導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記絶縁性基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記絶縁性基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ドライエッチングの際にフッ化物系ガスを使用することを特徴とする付記17に記載の半導体装置の製造方法。
前記導電層を形成する工程と前記ビアホールを形成する工程との間に、前記絶縁性基板の裏面にメタルマスクを形成する工程を有することを特徴とする付記17又は18に記載の半導体装置の製造方法。
前記ビア配線を形成する工程は、Cu層を形成する工程を有することを特徴とする付記17乃至19のいずれか1項に記載の半導体装置の製造方法。
1s:ビアホール
2:GaN層
3:n型AlGaN層
4d:ドレイン電極
4g:ゲート電極
4s:ソース電極
6:開口部
8:Ni層
10:Au層
15:Au層
16:ビア配線
21:シード層
21a:Ta層
21b:Cu層
22:シード層
22a:Ta層
22b:Cu層
31:SOG層
42:Cu層
56:レジスト層
Claims (10)
- 基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
前記開口部内に前記ソース電極に接続される導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記導電層を形成する工程の前に、前記開口部内に第1の金属層を形成する工程を更に有し、前記導電層を形成する工程は、前記第1の金属層上に、前記導電層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の金属層は、Tiよりも高融点の金属を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記導電層を形成する工程と前記ビアホールを形成する工程との間に、前記基板の裏面にメタルマスクを形成する工程を有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記メタルマスクを形成する工程の前に、前記基板の裏面に第2の金属層を形成する工程を更に有し、
前記メタルマスクを形成する工程は、前記第2の金属層上にメタルマスクを形成することを特徴とする請求項4に記載の半導体装置の製造方法。 - ビアホールが形成された基板と、
前記基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、
を有し、
前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電層が形成されていることを特徴とする半導体装置。 - 前記導電層は、前記開口部内に、金属膜を介して形成されていることを特徴とする請求項6に記載の半導体装置。
- 前記金属膜は、Tiよりも高融点の金属を含むことを特徴とする請求項7に記載の半導体装置。
- ビアホールが形成された絶縁性基板と、
前記絶縁性基板上に形成された化合物半導体層と、
前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ビアホール内から前記絶縁性基板の裏面にわたって形成されたビア配線と、
を有し、
前記ソース電極及び前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に導電層が形成されていることを特徴とする半導体装置。 - 絶縁性基板上に化合物半導体層を形成する工程と、
前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記化合物半導体層に、少なくとも前記絶縁性基板の表面まで到達する開口部を形成する工程と、
前記開口部内に導電層を形成する工程と、
前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記絶縁性基板に、その裏面側から前記導電層まで到達するビアホールを形成する工程と、
前記ビアホール内から前記絶縁性基板の裏面にわたってビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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