JPH06326064A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06326064A JPH06326064A JP13648693A JP13648693A JPH06326064A JP H06326064 A JPH06326064 A JP H06326064A JP 13648693 A JP13648693 A JP 13648693A JP 13648693 A JP13648693 A JP 13648693A JP H06326064 A JPH06326064 A JP H06326064A
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Abstract
(57)【要約】
【目的】 バイアホールを有する半導体装置において、
該バイアホール内のステップカバレッジを改善し、半導
体装置の信頼性向上を図ること、及び、目合せ時の目ズ
レ等による不良発生を低減し、歩留り向上を図ると共に
目合わせでは不可能な微細な段差構造の形成を可能にす
るバイアホールを有する半導体装置を提供すること。 【構成】 半導体装置に形成されるバイアホール103の
断面形状として、複数の段差を持ち、かつ半導体基板10
1の裏面より表面に近い程小さな径を有する形状とし、
数10μｍの深さを持つバイアホールでも表面近傍にて充
分なステップカバレッジを確保する。この段差形状は、
第１の金属膜105をマスクとした半導体基板101のエッチ
ングに続き、絶縁膜による側壁の形成と半導体基板101
のエッチングを複数回繰り返すことにより形成される。
該バイアホール内のステップカバレッジを改善し、半導
体装置の信頼性向上を図ること、及び、目合せ時の目ズ
レ等による不良発生を低減し、歩留り向上を図ると共に
目合わせでは不可能な微細な段差構造の形成を可能にす
るバイアホールを有する半導体装置を提供すること。 【構成】 半導体装置に形成されるバイアホール103の
断面形状として、複数の段差を持ち、かつ半導体基板10
1の裏面より表面に近い程小さな径を有する形状とし、
数10μｍの深さを持つバイアホールでも表面近傍にて充
分なステップカバレッジを確保する。この段差形状は、
第１の金属膜105をマスクとした半導体基板101のエッチ
ングに続き、絶縁膜による側壁の形成と半導体基板101
のエッチングを複数回繰り返すことにより形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にバイアホ−ルを有する半導体装置に関する。
にバイアホ−ルを有する半導体装置に関する。
【０００２】
【従来の技術】化合物半導体装置に代表されるように、
近年超高周波半導体装置の市場が拡大し、超高周波帯で
の性能競争が激化している現在、重要な超高周波特性の
一つであるＧＬの極めて有力な改善手段としてバイアホ
−ル技術が多用されている。
近年超高周波半導体装置の市場が拡大し、超高周波帯で
の性能競争が激化している現在、重要な超高周波特性の
一つであるＧＬの極めて有力な改善手段としてバイアホ
−ル技術が多用されている。
【０００３】図４は、従来のバイアホ−ル技術を説明す
る半導体装置の断面図である。図４において、301は半
導体基板、302はソ−スパッド、303はバイアホ−ル、30
4は第２の金属膜である。
る半導体装置の断面図である。図４において、301は半
導体基板、302はソ−スパッド、303はバイアホ−ル、30
4は第２の金属膜である。
【０００４】半導体装置表面のソ−スパッド302からワ
イヤ−ボンデイングでソ−ス接地を行う際、ソ−スイン
ダクタンスの増加がみられる。「バイアホ−ル技術」と
は、上述したソ−スインダクタンスの増加を回避するた
め、図４に示すように、ソ−スパッド302の下に半導体
装置裏面につながるバイアホ−ル303を形成し、次いで
半導体装置裏面より第２の金属膜304を形成することに
より、上記バイアホ−ル303を通じて半導体装置裏面に
て直接接地を行う技術である。
イヤ−ボンデイングでソ−ス接地を行う際、ソ−スイン
ダクタンスの増加がみられる。「バイアホ−ル技術」と
は、上述したソ−スインダクタンスの増加を回避するた
め、図４に示すように、ソ−スパッド302の下に半導体
装置裏面につながるバイアホ−ル303を形成し、次いで
半導体装置裏面より第２の金属膜304を形成することに
より、上記バイアホ−ル303を通じて半導体装置裏面に
て直接接地を行う技術である。
【０００５】このバイアホ−ル303は、半導体装置に用
いられる半導体基板301の厚さが薄い程、加工形成し易
く、また、バイアホ−ル303内側面での第２の金属膜304
のステップカバレッジも確保され易い。しかしながら、
半導体装置それ自体の機械的強度を保つため、半導体基
板301を薄くするにも限界があり、通常20〜50μｍの厚
さの半導体基板301が用いられている。
いられる半導体基板301の厚さが薄い程、加工形成し易
く、また、バイアホ−ル303内側面での第２の金属膜304
のステップカバレッジも確保され易い。しかしながら、
半導体装置それ自体の機械的強度を保つため、半導体基
板301を薄くするにも限界があり、通常20〜50μｍの厚
さの半導体基板301が用いられている。
【０００６】従って、前記図４に示すバイアホ−ル303
の深さも20〜50μｍであり、充分な接地による特性改
善、ひいては充分な信頼度を得るためには、側面へのス
テップカバレッジをいかに改善するかが肝要である。
の深さも20〜50μｍであり、充分な接地による特性改
善、ひいては充分な信頼度を得るためには、側面へのス
テップカバレッジをいかに改善するかが肝要である。
【０００７】このステップカバレッジを改善する方法と
して、図５に示す次のようなスル−ホ−ルの形成方法が
知られている（特開昭62−264642号公報参照）。図５
は、このステップカバレッジの従来の改善方法を説明す
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図である。図５の工程Ａ〜Ｆにおいて、401は
半導体基板、402は第１の絶縁膜、403は開口部、404は
第２の絶縁膜、405は第１の配線、406は第１のフォトレ
ジスト、407は第３の絶縁膜、408は第２のフォトレジス
ト、409は第２の配線である。
して、図５に示す次のようなスル−ホ−ルの形成方法が
知られている（特開昭62−264642号公報参照）。図５
は、このステップカバレッジの従来の改善方法を説明す
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図である。図５の工程Ａ〜Ｆにおいて、401は
半導体基板、402は第１の絶縁膜、403は開口部、404は
第２の絶縁膜、405は第１の配線、406は第１のフォトレ
ジスト、407は第３の絶縁膜、408は第２のフォトレジス
ト、409は第２の配線である。
【０００８】図５工程Ａにおいて、半導体401上に第１
の絶縁膜402、第１の配線405、第２の絶縁膜404が形成
される。続いて、この第２の絶縁膜404上に、第１の配
線405に第２の配線409（図５工程Ｆ参照）を接続すべ
く、第１の配線405上の開口部403（図５工程Ｂ参照）の
形成予定位置が除去されてパタ−ニングされた第１のフ
ォトレジスト406が形成される。
の絶縁膜402、第１の配線405、第２の絶縁膜404が形成
される。続いて、この第２の絶縁膜404上に、第１の配
線405に第２の配線409（図５工程Ｆ参照）を接続すべ
く、第１の配線405上の開口部403（図５工程Ｂ参照）の
形成予定位置が除去されてパタ−ニングされた第１のフ
ォトレジスト406が形成される。
【０００９】次に、図５工程Ｂに示すように、例えばRI
E法を用い第１のフォトレジスト406と第２の絶縁膜404
とを同時にエッチングできる条件にてエッチバックを行
い、第２の絶縁膜404の段差部の平坦化を行うと共に開
口部403の形成を行う。
E法を用い第１のフォトレジスト406と第２の絶縁膜404
とを同時にエッチングできる条件にてエッチバックを行
い、第２の絶縁膜404の段差部の平坦化を行うと共に開
口部403の形成を行う。
【００１０】次に、この開口部403の形成された半導体
基板401上に、図５工程Ｃに示すように、第３の絶縁膜4
07を形成し、更に図５工程Ｄにおいて、第３の絶縁膜40
7上に第２のフォトレジスト408を形成する。この第２の
フォトレジスト408は、前記開口部403がその除去部内に
含まれ、かつその除去部の径が開口部403より径大にな
るようにパタ−ニング形成される。
基板401上に、図５工程Ｃに示すように、第３の絶縁膜4
07を形成し、更に図５工程Ｄにおいて、第３の絶縁膜40
7上に第２のフォトレジスト408を形成する。この第２の
フォトレジスト408は、前記開口部403がその除去部内に
含まれ、かつその除去部の径が開口部403より径大にな
るようにパタ−ニング形成される。
【００１１】次に、図５工程Ｅにおいて、上記半導体基
板401にエッチング処理及び第２のフォトレジスト408の
除去処理を行うことにより、２段の段差形状を持つ開口
部403及びその開口部内に第３の絶縁膜407から成る側壁
を形成する。次に、図５工程Ｆにおいて、第２の配線40
9を形成し、第１の配線405と開口部403を通して電気的
接続を行う。
板401にエッチング処理及び第２のフォトレジスト408の
除去処理を行うことにより、２段の段差形状を持つ開口
部403及びその開口部内に第３の絶縁膜407から成る側壁
を形成する。次に、図５工程Ｆにおいて、第２の配線40
9を形成し、第１の配線405と開口部403を通して電気的
接続を行う。
【００１２】
【発明が解決しようとする課題】以上説明した従来のス
ル−ホ−ルの形成方法を、図４に示したバイアホ−ル30
3の形成が必要な半導体装置に適用した場合、最初の開
口形成時にエッチングされる物質と同質の物質を開口後
に形成する必要があり、そして、バイアホ−ル303形成
適用時には、半導体結晶の形成が必要となる。
ル−ホ−ルの形成方法を、図４に示したバイアホ−ル30
3の形成が必要な半導体装置に適用した場合、最初の開
口形成時にエッチングされる物質と同質の物質を開口後
に形成する必要があり、そして、バイアホ−ル303形成
適用時には、半導体結晶の形成が必要となる。
【００１３】しかしながら、バイアホ−ル303の形成後
に半導体結晶の成長を行った場合、開口底部は、ソ−ス
パッド302の金属面が広く露出しており、半導体結晶を
成長させることができない。また、成長できたとしても
多結晶粒群等の表面モホロジ−のかなり劣化したものと
なり、後工程で均一に除去できない等の欠点を有してい
る。
に半導体結晶の成長を行った場合、開口底部は、ソ−ス
パッド302の金属面が広く露出しており、半導体結晶を
成長させることができない。また、成長できたとしても
多結晶粒群等の表面モホロジ−のかなり劣化したものと
なり、後工程で均一に除去できない等の欠点を有してい
る。
【００１４】その上、バイアホ−ル303側面において
も、バイアホ−ル303形成時のドライエッチングのダメ
−ジにより結晶構造が崩れているため、半導体基板301
と同質の良好かつ均一な結晶を得ることができず、後工
程であるエッチング時のエッチレ−ト制御が困難になる
という欠点を有している。
も、バイアホ−ル303形成時のドライエッチングのダメ
−ジにより結晶構造が崩れているため、半導体基板301
と同質の良好かつ均一な結晶を得ることができず、後工
程であるエッチング時のエッチレ−ト制御が困難になる
という欠点を有している。
【００１５】更に、通常、結晶の成長を行うためには50
0℃以上の高温が必要である。一方、バイアホ−ル303の
形成は、表面パタ−ンであるソ−スパッド302に位置合
せをして行われる。従って、半導体表面の加工が完了し
た後に裏面からのバイアホ−ル形成加工が行われるのが
通例である。
0℃以上の高温が必要である。一方、バイアホ−ル303の
形成は、表面パタ−ンであるソ−スパッド302に位置合
せをして行われる。従って、半導体表面の加工が完了し
た後に裏面からのバイアホ−ル形成加工が行われるのが
通例である。
【００１６】そして、バイアホ−ル形成加工が行われる
際には、既にショットキ−接合やオ−ミック接合或いは
ＰＮ接合等が形成されており、これら接合の保護のため
350℃以上の高温を半導体装置に加えることができな
い。現在のところ、このような低温にて良好な半導体結
晶成長を行う手段がないため、バイアホ−ル303形成に
従来の前記図５工程Ａ〜Ｆに示すスル−ホ−ル形成方法
を適用し、これによりステップカバレッジの改善を行う
ことは困難である。
際には、既にショットキ−接合やオ−ミック接合或いは
ＰＮ接合等が形成されており、これら接合の保護のため
350℃以上の高温を半導体装置に加えることができな
い。現在のところ、このような低温にて良好な半導体結
晶成長を行う手段がないため、バイアホ−ル303形成に
従来の前記図５工程Ａ〜Ｆに示すスル−ホ−ル形成方法
を適用し、これによりステップカバレッジの改善を行う
ことは困難である。
【００１７】更に、一度開口したバイアホ−ルに更に径
大のバイアホ−ル開口部を形成する場合、目合露光が必
要である。バイアホ−ルの場合、先に述べたように深さ
が深いので、ステップカバレッジを充分改善するには多
段形状にする必要がある。このため、目合露光も複数回
行う必要がある。
大のバイアホ−ル開口部を形成する場合、目合露光が必
要である。バイアホ−ルの場合、先に述べたように深さ
が深いので、ステップカバレッジを充分改善するには多
段形状にする必要がある。このため、目合露光も複数回
行う必要がある。
【００１８】裏面からの加工の場合、裏面より研磨及び
エッチングして所望の厚さに半導体基板301にした後、
ガラス板等に貼付けて加工するのが通常である。
エッチングして所望の厚さに半導体基板301にした後、
ガラス板等に貼付けて加工するのが通常である。
【００１９】目合露光としては、通常コンタクト露光法
が用いられるが、このコンタクト露光法は顕微鏡による
目合せのため、複数回目合わせを行うと、(1) 目ずれ量
が積算され、正確な目合わせができない、(2) 目ズレマ
−ジンが積算され、パタ−ンが微細化できない、(3) 更
には、ＰＲ工程とエッチング工程とをくり返さなければ
ならないため、工程数が増大する、などの欠点を有して
いる。
が用いられるが、このコンタクト露光法は顕微鏡による
目合せのため、複数回目合わせを行うと、(1) 目ずれ量
が積算され、正確な目合わせができない、(2) 目ズレマ
−ジンが積算され、パタ−ンが微細化できない、(3) 更
には、ＰＲ工程とエッチング工程とをくり返さなければ
ならないため、工程数が増大する、などの欠点を有して
いる。
【００２０】本発明は、従来技術における前記した諸問
題点、諸欠点に鑑み成されたものであって、本発明の第
１の目的は、バイアホールを有する半導体装置におい
て、該バイアホール内のステップカバレッジを改善し、
半導体装置の信頼性向上を図ることにある。また、本発
明の第２の目的は、目合せ時の目ズレ等による不良発生
を低減し、歩留り向上を図ると共に目合わせでは不可能
な微細な段差構造の形成を可能にするバイアホールを有
する半導体装置を提供することにある。
題点、諸欠点に鑑み成されたものであって、本発明の第
１の目的は、バイアホールを有する半導体装置におい
て、該バイアホール内のステップカバレッジを改善し、
半導体装置の信頼性向上を図ることにある。また、本発
明の第２の目的は、目合せ時の目ズレ等による不良発生
を低減し、歩留り向上を図ると共に目合わせでは不可能
な微細な段差構造の形成を可能にするバイアホールを有
する半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の特徴は、バイア
ホ−ルを有する半導体装置において、バイアホ−ルの断
面形状が、絶縁膜による側壁の形成と半導体基板のエッ
チングのくり返しにより自己整合的に形成された複数の
段差及び半導体装置裏面から表面に向う程小さな径を有
し、かつ半導体装置裏面に上記断面形状を持つバイアホ
−ル形成の際のマスク材となる金属膜を有していること
にある。
ホ−ルを有する半導体装置において、バイアホ−ルの断
面形状が、絶縁膜による側壁の形成と半導体基板のエッ
チングのくり返しにより自己整合的に形成された複数の
段差及び半導体装置裏面から表面に向う程小さな径を有
し、かつ半導体装置裏面に上記断面形状を持つバイアホ
−ル形成の際のマスク材となる金属膜を有していること
にある。
【００２２】
【実施例】次に本発明について図１〜３を参照して説明
する。なお、図１は、本発明の一実施例を説明する半導
体装置の断面図であり、図２及び図３は、本発明の一実
施例の形成方法を説明するための工程Ａ〜Ｈよりなる工
程順断面図である。
する。なお、図１は、本発明の一実施例を説明する半導
体装置の断面図であり、図２及び図３は、本発明の一実
施例の形成方法を説明するための工程Ａ〜Ｈよりなる工
程順断面図である。
【００２３】（実施例１）図１は、本発明の一実施例の
半導体装置の断面図であり、図１において、・101は、
半導体基板（例えば50μｍの厚さをもつ半絶縁性GaAs基
板）、・102は、ソ−スパッド（例えば半導体基板101側
よりTi／Pt／Au＝1000オングストロ−ム／1000オングス
トロ−ム／4000オングストロ−ムの金属膜構成を持つソ
−スパッド）、・103は、バイアホ−ル（例えば３段の
段差形状を持ち、裏面より表面に向い3000オングストロ
−ムずつ各段の半径が小さな形状を持つバイアホ−
ル）、・104は、第２の金属膜（例えば半導体基板101表
面側よりTi／Pt／Au＝1000オングストロ−ム／1000オン
グストロ−ム／4000オングストロ−ムの金属膜構成を持
つ金属膜）、・105は、第１の金属膜（例えば半導体基
板101側よりTi／Pt＝1000オングストロ−ム／1000オン
グストロ−ムの金属膜構成を持つ金属膜）、をそれぞれ
示す。
半導体装置の断面図であり、図１において、・101は、
半導体基板（例えば50μｍの厚さをもつ半絶縁性GaAs基
板）、・102は、ソ−スパッド（例えば半導体基板101側
よりTi／Pt／Au＝1000オングストロ−ム／1000オングス
トロ−ム／4000オングストロ−ムの金属膜構成を持つソ
−スパッド）、・103は、バイアホ−ル（例えば３段の
段差形状を持ち、裏面より表面に向い3000オングストロ
−ムずつ各段の半径が小さな形状を持つバイアホ−
ル）、・104は、第２の金属膜（例えば半導体基板101表
面側よりTi／Pt／Au＝1000オングストロ−ム／1000オン
グストロ−ム／4000オングストロ−ムの金属膜構成を持
つ金属膜）、・105は、第１の金属膜（例えば半導体基
板101側よりTi／Pt＝1000オングストロ−ム／1000オン
グストロ−ムの金属膜構成を持つ金属膜）、をそれぞれ
示す。
【００２４】バイアホ−ル103の側面におけるステップ
カバレッジは、途中に段差がなく半導体基板の表面側ま
で直線だった場合、第２の金属膜104を図１に示すよう
な構成にて形成しても、該基板表面近傍では1500オング
ストロ−ム前後の厚さになってしまい、膜構成金属の一
つであるPtに関しては、250オングストロ−ム前後にな
ってしまう。Ptは、Auのバリアメタルとしての機能を持
つため、上記の如く厚さが不足すると、半導体容器等に
実装する際、ソルダ−であるAuSn等がバイアホ−ル部よ
りはい上ってきて半導体装置の寿命を著しく損ねてしま
う。
カバレッジは、途中に段差がなく半導体基板の表面側ま
で直線だった場合、第２の金属膜104を図１に示すよう
な構成にて形成しても、該基板表面近傍では1500オング
ストロ−ム前後の厚さになってしまい、膜構成金属の一
つであるPtに関しては、250オングストロ−ム前後にな
ってしまう。Ptは、Auのバリアメタルとしての機能を持
つため、上記の如く厚さが不足すると、半導体容器等に
実装する際、ソルダ−であるAuSn等がバイアホ−ル部よ
りはい上ってきて半導体装置の寿命を著しく損ねてしま
う。
【００２５】しかし、Ptは加工性に難点を持つがゆえに
厚く被着することができない。これに対して、本実施例
１のように例えば３段の段差形状にバイアホ−ル103を
形成すれば、基板表面近傍においても、例えばPt厚で50
0オングストロ−ム以上確保でき、寿命の劣化を抑制す
ることができる。
厚く被着することができない。これに対して、本実施例
１のように例えば３段の段差形状にバイアホ−ル103を
形成すれば、基板表面近傍においても、例えばPt厚で50
0オングストロ−ム以上確保でき、寿命の劣化を抑制す
ることができる。
【００２６】次に、本実施例１の具体的な形成方法につ
いて図２、３を参照して説明する。なお、図２は、本発
明の一実施例の形成方法を説明するための工程Ａ〜Ｄよ
りなる工程順断面図であり、図３は、図２に続く工程Ｅ
〜Ｈよりなる工程順断面図である。
いて図２、３を参照して説明する。なお、図２は、本発
明の一実施例の形成方法を説明するための工程Ａ〜Ｄよ
りなる工程順断面図であり、図３は、図２に続く工程Ｅ
〜Ｈよりなる工程順断面図である。
【００２７】図２、３において、201は半導体基板、202
はソ−スパッド、203はバイアホ−ル、204は第２の金属
膜、205は第１の金属膜、206はフォトレジスト、207は
第１の絶縁膜、208は第２の絶縁膜である。
はソ−スパッド、203はバイアホ−ル、204は第２の金属
膜、205は第１の金属膜、206はフォトレジスト、207は
第１の絶縁膜、208は第２の絶縁膜である。
【００２８】図２工程Ａにおいて、表面にソ−スパッド
202（例えば半導体基板側よりTi／Pt／Au＝1000オング
ストロ−ム／1000オングストロ−ム／4000オングストロ
−ムの金属膜構成を持つソ−スパッド）が形成された半
導体装置の基体を成す半導体基板201の裏面に第１の金
属膜205（例えば半導体基板側よりTi／Pt＝1000オング
ストロ−ム／1000オングストロ−ムの膜構成を有する金
属膜）を形成する。
202（例えば半導体基板側よりTi／Pt／Au＝1000オング
ストロ−ム／1000オングストロ−ム／4000オングストロ
−ムの金属膜構成を持つソ−スパッド）が形成された半
導体装置の基体を成す半導体基板201の裏面に第１の金
属膜205（例えば半導体基板側よりTi／Pt＝1000オング
ストロ−ム／1000オングストロ−ムの膜構成を有する金
属膜）を形成する。
【００２９】次に、図２工程Ｂにおいて、第１の金属膜
205上にバイアホ−ル形成予定位置が除去されたフォト
レジスト206（例えば厚さ8000オングストロ−ムのポジ
レジスト）を形成し、このフォトレジスト206をマスク
に第１の金属膜205を例えばイオンシリング法により除
去する。
205上にバイアホ−ル形成予定位置が除去されたフォト
レジスト206（例えば厚さ8000オングストロ−ムのポジ
レジスト）を形成し、このフォトレジスト206をマスク
に第１の金属膜205を例えばイオンシリング法により除
去する。
【００３０】続いて、このフォトレジスト206を除去し
た後、図２工程Ｃに示すように、第１の金属膜205をマ
スクに半導体基板201（例えばGaAs基板）のドライエッ
チングを行い、例えば7μｍの深さの彫り込みを形成す
る。この際ドライエッチングのガスにSiCl4＋Cl2を用い
れば、Ptのエッチレ−トをGaAsの1／600以下におさえる
ことができるので、第１の金属膜205はほぼ完全なマス
ク材として作用する。
た後、図２工程Ｃに示すように、第１の金属膜205をマ
スクに半導体基板201（例えばGaAs基板）のドライエッ
チングを行い、例えば7μｍの深さの彫り込みを形成す
る。この際ドライエッチングのガスにSiCl4＋Cl2を用い
れば、Ptのエッチレ−トをGaAsの1／600以下におさえる
ことができるので、第１の金属膜205はほぼ完全なマス
ク材として作用する。
【００３１】次に、図２工程Ｄにおいて、半導体基板20
1の裏面に第１の絶縁膜207（例えばSiO2膜）を5000オン
グストロ−ムの厚さで形成する。この時、前工程で形成
されたほり込みの側面には、約3000オングストロ−ムの
第１の絶縁膜207（例えばSiO2膜）が被着される。
1の裏面に第１の絶縁膜207（例えばSiO2膜）を5000オン
グストロ−ムの厚さで形成する。この時、前工程で形成
されたほり込みの側面には、約3000オングストロ−ムの
第１の絶縁膜207（例えばSiO2膜）が被着される。
【００３２】次に、図３工程Ｅにおいて、半導体基板20
1の裏面よりドライエッチング法（例えばCH4＋H2の混合
ガスを用いたRIE法）にて第１の絶縁膜207の除去を行
う。この際ドライエッチング法は、異方性エッチングの
性質を有するため、前工程にて形成されたほり込みの側
面には、第１の絶縁膜207にて形成された約3000オング
ストロ−ムの厚さの側壁が形成される。
1の裏面よりドライエッチング法（例えばCH4＋H2の混合
ガスを用いたRIE法）にて第１の絶縁膜207の除去を行
う。この際ドライエッチング法は、異方性エッチングの
性質を有するため、前工程にて形成されたほり込みの側
面には、第１の絶縁膜207にて形成された約3000オング
ストロ−ムの厚さの側壁が形成される。
【００３３】次に、図３工程Ｆにおいて、第１の金属膜
205及び第１の絶縁膜207にて形成された側壁をマスクと
し、半導体基板201（例えばGaAs基板）のドライエッチ
ングを例えば7μｍエッチングされるように行う。この
際、図３工程Ｃと同様、SiCl4＋Cl2の混合ガスを用いれ
ば第１の金属膜205はエッチングされることなく、かつS
iO2のエッチレ−トをGaAsの1／100以下におさえること
ができるので、第１の絶縁膜207も殆どエッチングされ
ず、マスク材として充分作用する。
205及び第１の絶縁膜207にて形成された側壁をマスクと
し、半導体基板201（例えばGaAs基板）のドライエッチ
ングを例えば7μｍエッチングされるように行う。この
際、図３工程Ｃと同様、SiCl4＋Cl2の混合ガスを用いれ
ば第１の金属膜205はエッチングされることなく、かつS
iO2のエッチレ−トをGaAsの1／100以下におさえること
ができるので、第１の絶縁膜207も殆どエッチングされ
ず、マスク材として充分作用する。
【００３４】次に、図３工程Ｇにおいて、前記図２工程
Ｄから図３工程Ｆまでの同様の工程をくり返し、第２の
絶縁膜208からなる側壁を形成すると共にソ−スパッド2
02に達するまで半導体基板201（例えばGaAs基板）のド
ライエッチングを行う。
Ｄから図３工程Ｆまでの同様の工程をくり返し、第２の
絶縁膜208からなる側壁を形成すると共にソ−スパッド2
02に達するまで半導体基板201（例えばGaAs基板）のド
ライエッチングを行う。
【００３５】次に、図２工程Ｈにおいて、第１の絶縁膜
207及び第２の絶縁膜208を例えばBHFを用いたウエット
エッチング法にて除去し、その後第２の金属膜204（例
えば半導体基板201側よりTi／Pt／Au＝1000オングスト
ロ−ム／1000オングストロ−ム／4000オングストロ−ム
の金属膜構成を持つ金属膜）を半導体基板201裏面より
形成し、ソ−スパッド202との電気的接続を行う。第２
の金属膜204の形成の際には、バイアホ−ル203の側面に
は約3000オングストロ−ムのテラスを持つ段差が２つ形
成されており、１つあたりの垂直部の長さは、一度にバ
イアホ−ル203を形成した場合の1／3となるのでステッ
プカバレッジも大幅に改善される。
207及び第２の絶縁膜208を例えばBHFを用いたウエット
エッチング法にて除去し、その後第２の金属膜204（例
えば半導体基板201側よりTi／Pt／Au＝1000オングスト
ロ−ム／1000オングストロ−ム／4000オングストロ−ム
の金属膜構成を持つ金属膜）を半導体基板201裏面より
形成し、ソ−スパッド202との電気的接続を行う。第２
の金属膜204の形成の際には、バイアホ−ル203の側面に
は約3000オングストロ−ムのテラスを持つ段差が２つ形
成されており、１つあたりの垂直部の長さは、一度にバ
イアホ−ル203を形成した場合の1／3となるのでステッ
プカバレッジも大幅に改善される。
【００３６】（実施例２）この実施例２では、前記実施
例１において図２工程Ｄから図３工程Ｆまでを４回くり
返し、１回あたりの半導体基板のエッチング深さを4μ
ｍとすることで４段の段差構造を持つバイアホ−ル断面
形状のものを得た。この実施例２のように段差数を増や
すことにより、ステップカバレッジは更に改善された。
例１において図２工程Ｄから図３工程Ｆまでを４回くり
返し、１回あたりの半導体基板のエッチング深さを4μ
ｍとすることで４段の段差構造を持つバイアホ−ル断面
形状のものを得た。この実施例２のように段差数を増や
すことにより、ステップカバレッジは更に改善された。
【００３７】（実施例３）この実施例３では、前記実施
例１における半導体基板201（GaAs基板）に代えてSi基
板とした。このようにSi基板の場合でも同様の効果を得
ることができた。
例１における半導体基板201（GaAs基板）に代えてSi基
板とした。このようにSi基板の場合でも同様の効果を得
ることができた。
【００３８】
【発明の効果】以上説明したように本発明は、半導体装
置の有するバイアホ−ルの断面形状として、(1) 絶縁膜
による側壁の形成と半導体基板裏面に形成された金属膜
をマスク材の一つとした半導体基板のエッチングのくり
返しによる自己整合的に形成された複数の段差を有し、
(2) 半導体装置裏面から表面に向う程小さな径を持たせ
る、ことにより、バイアホ−ル側面での特に半導体装置
表面近傍でのステップカバレッジを改善し、半導体容器
への実装時に用いられるソルダ−等の半導体装置表面へ
の這い上がり等を防止することができ、バイアホールを
有する半導体装置の信頼性向上を図ることができる。
置の有するバイアホ−ルの断面形状として、(1) 絶縁膜
による側壁の形成と半導体基板裏面に形成された金属膜
をマスク材の一つとした半導体基板のエッチングのくり
返しによる自己整合的に形成された複数の段差を有し、
(2) 半導体装置裏面から表面に向う程小さな径を持たせ
る、ことにより、バイアホ−ル側面での特に半導体装置
表面近傍でのステップカバレッジを改善し、半導体容器
への実装時に用いられるソルダ−等の半導体装置表面へ
の這い上がり等を防止することができ、バイアホールを
有する半導体装置の信頼性向上を図ることができる。
【００３９】また、本発明は、段差形成を自己整合的に
行うことで目合わせ時の目ズレ等による不良発生を低減
し、歩留まり向上を図ると共に目合わせでは不可能な微
細な段差構造の形状が可能とするため、半導体装置の理
論収量ひいてはスル−プットの向上を図ることができ
る。
行うことで目合わせ時の目ズレ等による不良発生を低減
し、歩留まり向上を図ると共に目合わせでは不可能な微
細な段差構造の形状が可能とするため、半導体装置の理
論収量ひいてはスル−プットの向上を図ることができ
る。
【図１】本発明の一実施例を説明する半導体装置の断面
図。
図。
【図２】本発明の一実施例の形成方法を説明する工程Ａ
〜Ｄよりなる工程順断面図。
〜Ｄよりなる工程順断面図。
【図３】図２に続く工程Ｅ〜Ｈよりなる工程順断面図。
【図４】従来のバイアホ−ル技術を説明する半導体装置
の断面図。
の断面図。
【図５】従来のステップカバレッジの改善方法を説明す
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図。
る図であって、工程Ａ〜Ｆよりなるスル−ホ−ル形成工
程順断面図。
101、201、301 半導体基板 102、202、302 ソ−スパッド 103、203、303 バイアホ−ル 104、204、304 第２の金属膜 105、205 第１の金属膜 206 フォトレジスト 207 第１の絶縁膜 208 第２の絶縁膜 401 半導体基板 402 第１の絶縁膜 403 開口部 404 第２の絶縁膜 405 第１の配線 406 第１のフォトレジスト 407 第３の絶縁膜 408 第２のフォトレジスト 409 第２の配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置及びその製造方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にバイアホールを介して基板裏面の導
電体と基板表面の導電体とが接続されている半導体装置
及びその製造方法に関する。
造方法に関し、特にバイアホールを介して基板裏面の導
電体と基板表面の導電体とが接続されている半導体装置
及びその製造方法に関する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【課題を解決するための手段】本発明の特徴は、バイア
ホールを介して基板表面の導電体と基板裏面の導電体と
が接続された半導体装置において、前記バイアホール
は、基板裏面から基板表面に向かって段階的に小さな径
となる複数の開口によって形成されており、かつ、基板
表面寄りの開口は隣接する基板裏面寄りの開口に自己整
合されて順次形成されたところにある。そして、好まし
くは、基板裏面には、バイアホール形成時に半導体及び
絶縁膜のエッチングマスク乃至エッチングストッパとし
て機能する金属膜が形成されている。また、本発明によ
る半導体装置の製造方法の特徴は、(1) 表面に金属膜パ
ッドを有する半導体基板の裏面に第１の金属膜を形成す
る工程、(2) 表面の金属膜パッド下の前記第１の金属膜
に開口を形成し、続いて半導体基板を所定の深さまでエ
ッチングして半導体基板に第１の金属膜の開口と同一平
面形状の第１の開口を形成する工程、(3) 絶縁膜の堆積
とそのエッチバックにより前記第１の開口の側面に側壁
絶縁膜を形成する工程、(4) 前記第１の金属膜及び前記
側壁絶縁膜をマスクとして半導体基板を所定の深さまで
エッチングして半導体基板に第２の開口を形成する工
程、を含むところにある。
ホールを介して基板表面の導電体と基板裏面の導電体と
が接続された半導体装置において、前記バイアホール
は、基板裏面から基板表面に向かって段階的に小さな径
となる複数の開口によって形成されており、かつ、基板
表面寄りの開口は隣接する基板裏面寄りの開口に自己整
合されて順次形成されたところにある。そして、好まし
くは、基板裏面には、バイアホール形成時に半導体及び
絶縁膜のエッチングマスク乃至エッチングストッパとし
て機能する金属膜が形成されている。また、本発明によ
る半導体装置の製造方法の特徴は、(1) 表面に金属膜パ
ッドを有する半導体基板の裏面に第１の金属膜を形成す
る工程、(2) 表面の金属膜パッド下の前記第１の金属膜
に開口を形成し、続いて半導体基板を所定の深さまでエ
ッチングして半導体基板に第１の金属膜の開口と同一平
面形状の第１の開口を形成する工程、(3) 絶縁膜の堆積
とそのエッチバックにより前記第１の開口の側面に側壁
絶縁膜を形成する工程、(4) 前記第１の金属膜及び前記
側壁絶縁膜をマスクとして半導体基板を所定の深さまで
エッチングして半導体基板に第２の開口を形成する工
程、を含むところにある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に、図２工程Ｂにおいて、第１の金属膜
205上にバイアホール形成予定位置が除去されたフォト
レジスト206（例えば厚さ8000オングストロームのポジ
レジスト）を形成し、このフォトレジスト206をマスク
に第１の金属膜205を例えばイオンミリング法により除
去する。
205上にバイアホール形成予定位置が除去されたフォト
レジスト206（例えば厚さ8000オングストロームのポジ
レジスト）を形成し、このフォトレジスト206をマスク
に第１の金属膜205を例えばイオンミリング法により除
去する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/44 Ｂ 7376−4Ｍ 21/338 29/812
Claims (1)
- 【請求項１】 バイアホ−ルを有する半導体装置におい
て、バイアホ−ルの断面形状が、絶縁膜による側壁の形
成と半導体基板のエッチングのくり返しにより自己整合
的に形成された複数の段差及び半導体裏面から表面に向
う程小さな径を有し、かつ半導体装置裏面に上記断面形
状を持つバイアホ−ル形成の際のマスク材となる金属膜
を有していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136486A JP2616380B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136486A JP2616380B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326064A true JPH06326064A (ja) | 1994-11-25 |
| JP2616380B2 JP2616380B2 (ja) | 1997-06-04 |
Family
ID=15176272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136486A Expired - Fee Related JP2616380B2 (ja) | 1993-05-14 | 1993-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616380B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303084A (ja) * | 2005-04-19 | 2006-11-02 | Denso Corp | 炭化珪素半導体装置 |
| WO2008066059A1 (en) * | 2006-11-30 | 2008-06-05 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| WO2008120418A1 (ja) * | 2007-04-02 | 2008-10-09 | Kabushiki Kaisha Toshiba | 半導体装置およびその製造方法 |
| JP2009033097A (ja) * | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010141178A (ja) * | 2008-12-12 | 2010-06-24 | Mitsubishi Electric Corp | エッチング方法およびエッチング方法を用いた半導体装置の製造方法 |
| JP2011096918A (ja) * | 2009-10-30 | 2011-05-12 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8455358B2 (en) | 2010-11-05 | 2013-06-04 | Mitsubishi Electric Corporation | Method of manufacturing via hole in a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099548A (ja) | 2010-10-29 | 2012-05-24 | Fujikura Ltd | 貫通配線基板の製造方法及び貫通配線基板 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874042A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62211962A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 高周波半導体装置の製造方法 |
| JPS63173330A (ja) * | 1986-11-17 | 1988-07-16 | モトローラ・インコーポレーテッド | 傾斜コンタクトエッチ方法 |
| JPS63233535A (ja) * | 1987-03-23 | 1988-09-29 | Seiko Instr & Electronics Ltd | 薄膜のエツチング方法 |
| JPS63276276A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体装置の製造方法 |
| JPS63278368A (ja) * | 1987-05-11 | 1988-11-16 | Nec Corp | 半導体基板のバイアホ−ル形成方法 |
| JPH01228133A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 半導体装置の製造方法 |
| JPH03196522A (ja) * | 1989-12-25 | 1991-08-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0461353A (ja) * | 1990-06-29 | 1992-02-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1993
- 1993-05-14 JP JP5136486A patent/JP2616380B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874042A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62211962A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 高周波半導体装置の製造方法 |
| JPS63173330A (ja) * | 1986-11-17 | 1988-07-16 | モトローラ・インコーポレーテッド | 傾斜コンタクトエッチ方法 |
| JPS63233535A (ja) * | 1987-03-23 | 1988-09-29 | Seiko Instr & Electronics Ltd | 薄膜のエツチング方法 |
| JPS63276276A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体装置の製造方法 |
| JPS63278368A (ja) * | 1987-05-11 | 1988-11-16 | Nec Corp | 半導体基板のバイアホ−ル形成方法 |
| JPH01228133A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 半導体装置の製造方法 |
| JPH03196522A (ja) * | 1989-12-25 | 1991-08-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0461353A (ja) * | 1990-06-29 | 1992-02-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303084A (ja) * | 2005-04-19 | 2006-11-02 | Denso Corp | 炭化珪素半導体装置 |
| US7470930B2 (en) | 2005-04-19 | 2008-12-30 | Denso Corporation | Silicon carbide semiconductor device |
| US7763893B2 (en) | 2005-04-19 | 2010-07-27 | Denso Corporation | Silicon carbide semiconductor device |
| US7749901B2 (en) | 2006-11-30 | 2010-07-06 | Kabushiki Kaisha Toshiba | Method for forming a tapered via of a semiconductor device |
| WO2008066059A1 (en) * | 2006-11-30 | 2008-06-05 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| JP2008140861A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| KR101156837B1 (ko) * | 2006-11-30 | 2012-06-18 | 가부시끼가이샤 도시바 | 반도체 장치 |
| WO2008120418A1 (ja) * | 2007-04-02 | 2008-10-09 | Kabushiki Kaisha Toshiba | 半導体装置およびその製造方法 |
| JP2008258281A (ja) * | 2007-04-02 | 2008-10-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8278685B2 (en) | 2007-04-02 | 2012-10-02 | Kabushiki Kaisha Toshiba | Semiconductor device used with high frequency band |
| TWI385788B (zh) * | 2007-04-02 | 2013-02-11 | Toshiba Kk | Semiconductor device and manufacturing method thereof |
| JP2009033097A (ja) * | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010141178A (ja) * | 2008-12-12 | 2010-06-24 | Mitsubishi Electric Corp | エッチング方法およびエッチング方法を用いた半導体装置の製造方法 |
| JP2011096918A (ja) * | 2009-10-30 | 2011-05-12 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8455358B2 (en) | 2010-11-05 | 2013-06-04 | Mitsubishi Electric Corporation | Method of manufacturing via hole in a semiconductor device |
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| JP2616380B2 (ja) | 1997-06-04 |
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