TWI385788B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

半導體裝置及其製造方法
本發明關於高頻帶域使用之半導體裝置及其製造方法，特別關於GaN/SiC等薄層化困難之元件之接地形成中之半導體晶片之導孔(VIA)形狀具有特徵的半導體裝置及其製造方法。
高頻帶域使用之半導體裝置，例如微波電力放大裝置，係由：場效電晶體等之主動元件及電阻或電容等之被動元件、傳送高頻信號之微帶狀(micro strip)線路等電路元件構成。
彼等電路元件被形成於例如半絕緣性基板上。於半絕緣性基板背面形成接地電極。將電路元件接地時，係介由例如貫穿半絕緣性基板之VIA導孔，使設於半絕緣性基板上之電路元件和半絕緣性基板背面形成之接地電極進行電連接。
VIA導孔係具有：設置自半絕緣性基板之一方之面貫穿另一方之面的孔，於VIA導孔之內壁面形成有接地電極的構造。VIA導孔，例如係以蝕刻形成，接地電極係以電鍍或蒸鍍等形成。上述構成之VIA導孔，揭示於例如專利文獻1及2。
專利文獻1：特開平2－288409號公報 專利文獻2：特開2001－28425號公報
圖7係習知例之半導體裝置之模式構成，圖7(a)係平面圖案之構成，圖7(b)係對源極端子電極18被形成之小口徑VIA導孔30附近之模式斜視圖。
習知例之半導體裝置，如圖7(a)、7(b)所示，係於半導體晶片10上，閘極、源極、及汲極具有多數個指型部，依閘極、源極、及汲極之每一個來約束多數個指型部，而形成端子電極。閘極、源極、及汲極具有多數個指型部的部分，係如圖7(a)所示，形成散熱部16。如圖7(a)之例，係於一方之端配置閘極端子14、14－1、14－2、14－3、14－4及源極端子18、18－1、18－2、18－3、18－4、18－5，於另一方之端配置汲極端子12。
於半絕緣性基板11之表面附近，在閘極、源極、及汲極之下部之半絕緣性基板11上形成動作層。動作層係形成散熱部16。
習知例之半導體裝置，係對動作層附近之源極端子18、18－1、18－2、18－3、18－4、18－5，形成小口徑VIA導孔30。
又，閘極端子14、14－1、14－2、14－3、14－4，係藉由接合導線等連接於周邊之半導體晶片22。汲極端子12，係藉由接合導線等連接於周邊之半導體晶片24。對於源極端子18、18－1、18－2、18－3、18－4、18－5，係如圖7(b)所示，由半絕緣性基板11之背面形成小口徑VIA導孔30，於半絕緣性基板11之背面形成接地導體26。欲使電路元件接地時，係介由貫穿半絕緣性基板11之小口徑VIA 導孔30，使設於半絕緣性基板11上之電路元件和半絕緣性基板11之背面形成的接地導體26進行電連接。
於習知技術，介由小口徑VIA導孔30之接地導體26，係如圖7(b)所示，介由圓錐形狀之1段之小口徑VIA導孔30之內壁面30a被形成的導電層(未圖式)，連接於源極端子18。
另外，伴隨源極端子18、18－1、18－2、18－3、18－4、18－5之微細化，小口徑VIA導孔30被更微細化。半絕緣性基板11之厚度微較薄的半導體晶片不會成為問題，但在以薄層化較困難的SiC構成基板的GaNHEMT，小口徑VIA導孔30之長度有可能達100μm，其電感變為無法忽視。
另外，使小口徑VIA導孔30大口徑化直至散熱部16區域之正下方時，因為空洞而有可能阻礙熱之擴散。
另外，於習知半導體裝置，小口徑VIA導孔30，係由例如蝕刻形成，形成於小口徑VIA導孔30之內壁面30a的導電層，係藉由電鍍或蒸鍍等方法形成。但於小口徑VIA導孔30之內壁面形成導電層時，進行電鍍或蒸鍍之金屬未被充分形成，而有可能導致在小口徑VIA導孔30之內壁面之一部分未被形成導電層，亦即產生所謂斷裂現象。結果，電路元件之接地變為不足，成為微波電力放大用之半導體裝置等之電氣特性劣化之原因。
本發明目的在於提供半導體裝置及其製造方法，可於動作層附近使用小口徑VIA導孔藉由微細面積和表面電極連接，於接地附近藉由擴大口徑而抑制連接於接地電極之源極端子之電感。
另外，本發明目的在於提供半導體裝置及其製造方法，可使大口徑VIA導孔，朝半導體晶片外側偏心，在發熱區域正下方不必擴大VIA導孔引起之空洞，據以提升散熱效率。
另外，本發明目的在於提供半導體裝置及其製造方法，可解決上述缺點，可防止VIA導孔之切斷等。
達成上述目的之本發明之一態樣提供之半導體裝置，係具備：半導體晶片上之半絕緣性基板；閘極、源極、及汲極，配置於上述半絕緣性基板之第1表面，分別具有多數個指型部；接地導體，配置於上述半絕緣性基板之第1表面相反側的第2表面；閘極端子、源極端子、及汲極端子，配置於上述半絕緣性基板之第1表面，對應於上述閘極、源極、及汲極之每一個分別約束形成有多數個指型部；動作層，形成於上述閘極、上述源極、及上述汲極之下部之半絕緣性基板上；多段VIA導孔，由上述第1表面附近之小口徑VIA導孔及上述第2表面附近之大口徑VIA導孔構成；及接地電極，形成於上述多段VIA導孔之內壁 面及上述半絕緣性基板之上述第2表面，對於上述第1表面附近之上述源極端子，係由配置於上述半絕緣性基板之上述第2表面側的接地導體被連接。
本發明另一態樣提供之半導體裝置，係具有：半絕緣性基板，在第1表面形成有電極，而且形成有貫穿第1表面與第2表面的小口徑VIA導孔及大口徑VIA導孔所構成之多段VIA導孔；及接地電極，形成於上述小口徑VIA導孔及上述大口徑VIA導孔所構成之多段VIA導孔內壁面，電連接於上述電極；上述小口徑VIA導孔，係具有推拔區域，其之位於上述第2表面側部分之內徑寬度，係大於位於上述第1表面側部分之內徑寬度，同時，上述大口徑VIA導孔，係具有推拔區域，其之位於上述第2表面側部分之內徑寬度大於位於上述第1表面側部分之內徑寬度。
本發明另一態樣提供之半導體裝置之製造方法，係具有：對半絕緣性基板，預先以無推拔之遮罩層作為遮罩而形成小口徑VIA導孔的工程；及對上述半絕緣性基板，以具有推拔之遮罩層作為遮罩而形成較上述小口徑VIA導孔更具有傾斜之大口徑VIA導孔的工程。
本發明另一態樣提供之半導體裝置，係具有：第1工程，在第1表面形成有電極的半絕緣性基板之第2表面，形成由蝕刻速度較上述半絕緣性基板為小的材料構成之遮罩層；第2工程，於上述遮罩層上形成阻劑層；第3工程，經由設有光通過之區域的第1遮罩圖案對上述阻劑層照 射光，於上述阻劑層形成第1開口；第4工程，加熱形成有第1開口之上述阻劑層，於上述阻劑層之第1開口周邊形成朝第1開口側使厚度變薄之第1推拔區域；第5工程，利用上述阻劑層之第1開口蝕刻上述遮罩層，形成使上述半絕緣性基板之第2表面之一部分露出的第2開口之同時，於上述第2開口周邊形成朝第2開口側使厚度變薄之第2推拔區域；第6工程，除去殘留於上述遮罩上的上述阻劑層；第7工程，利用上述第2開口蝕刻上述半絕緣性基板，形成具有第3推拔區域的小口徑VIA導孔，該第3推拔區域為，位於上述半絕緣性基板第2表面側部分之內徑寬度大於位於第1表面側部分之內徑寬度；第8工程，藉由和上述第1~第7工程同一之工程，使用寬度大於上述第1遮罩圖案的第2遮罩圖案，形成大口徑VIA導孔；及第9程，於上述小口徑VIA導孔及上述大口徑VIA導孔所構成之多段VIA導孔之內壁面，形成接地電極。
以下參照圖面說明本發明實施形態。又，以下說明之圖中之記載，同一或類似部分被附加同一或類似符號。但是，圖面為模式圖，和現實有所差異。又，圖面相互間包含互相之尺寸關係或比率不同之部分。
另外，以下實施形態係以將本發明之技術思想加以具體化的裝置或方法為例，但本發明之技術思想之各構成元件之設置不限定於實施形態之記載。本發明之技術思想， 可於申請專利範圍中做各種變更實施。
(第1實施形態)
圖1(a)為本發明第1實施形態之半導體裝置之模式平面圖案構成，圖1(b)為大口徑VIA導孔附近之模式斜視圖。圖2為本發明第1實施形態之半導體裝置之中被形成的大口徑VIA導孔20與小口徑VIA導孔30構成之多段VIA導孔之3次元模式構成圖。
如圖1(a)及1(b)所示，本發明第1實施形態之半導體裝置之構成，係具備：半導體晶片10上之半絕緣性基板11；閘極、源極、及汲極，配置於上述半絕緣性基板11之第1表面，分別具有多數個指型部；接地導體26，配置於上述半絕緣性基板11之第1表面相反側的第2表面；閘極端子14－1、14－2、14－3、14－4、源極端子18、18－1、18－2、18－3、18－4、18－5、及汲極端子12，配置於上述半絕緣性基板11之第1表面，對應於上述閘極、源極、及汲極之每一個分別約束形成有多數個指型部；動作層，形成於上述閘極、上述源極、及上述汲極之下部之半絕緣性基板11上；多段VIA導孔，係由動作層附近之小口徑VIA導孔與接地導體26附近之大口徑VIA導孔構成；及接地電極23，被形成於上述多段VIA導孔之內壁面及上述半絕緣性基板11之上述第2表面，針對動作層附近之源極端子18、18－1、18－2、18－3、18－4、18－5，自上述半絕緣性基板11之上述第2表面側起被連接。
又，如圖1、2所示，本發明第1實施形態之半導體裝置之中，大口徑VIA導孔之中心較小口徑VIA導孔之中心更偏向半導體晶片10之周邊方向。
圖5－6為後述本發明第1實施形態之半導體裝置之製造方法適用的多段VIA導孔之形成工程說明圖，同時表示多段VIA導孔之形狀。
如圖5、6所示，本發明第1實施形態之半導體裝置之中，具有：半絕緣性基板11，在其之第1表面形成有電極32，而且在第1表面之相反側的第2表面形成有貫穿之小口徑VIA導孔及大口徑VIA導孔所構成的多段VIA導孔；及接地電極23，形成於上述小口徑VIA導孔30及上述大口徑VIA導孔20所構成之多段VIA導孔內壁面30a、20b，電連接於上述電極32；上述小口徑VIA導孔30，係具有推拔區域，其之位於上述第2表面側部分之內徑寬度W1，係大於位於上述第1表面側部分之內徑寬度W0，同時，上述大口徑VIA導孔20，係具有推拔區域，其之位於上述第2表面側部分之內徑寬度W2大於位於上述第1表面側部分之內徑寬度。
又，本發明第1實施形態之半導體裝置之中，上述半絕緣性基板11，係SiC基板、GaN基板、於SiC基板上形成有GaN磊晶層的基板，於SiC基板上形成有GaN/GaAlN構成之異接合磊晶層的基板、藍寶石基板或鑽石基板。
如圖1(a)、1(b)所示，閘極端子14、14－1、14－2 、14－3、14－4，係藉由接合導線連接於周邊之半導體晶片22。又，汲極端子12，亦藉由接合導線連接於周邊之半導體晶片24。如圖1(a)、1(b)所示，針對源極端子18、18－1、18－2、18－3、18－4、18－5，被形成小口徑VIA導孔30，於半絕緣性基板11之背面形成接地導體26。將電路元件接地時，係介由：貫穿半絕緣性基板11的VIA導孔30，以及至半絕緣性基板11之中途被形成的大口徑VIA導孔20，所構成之多段VIA導孔(參照圖2)，使設於半絕緣性基板11上的電路元件，和形成於半絕緣性基板11背面的接地導體26電連接。
如圖1(a)、1(b)所示，本發明第1實施形態之半導體裝置之多段VIA導孔構成中，中介多段VIA導孔的接地導體26，係如圖1(a)、1(b)所示，對於圓錐形狀之1段小口徑VIA導孔30另外形成大口徑VIA導孔20，介由大口徑VIA導孔20之內壁面20b及VIA導孔30之內壁面30a內被形成之接地電極23而被接地。
藉由該構造，伴隨源極端子18、18－1、18－2、18－3、18－4、18－5之微細化，小口徑VIA導孔30雖被更微細化，但藉由和大口徑VIA導孔20組合成為多段構成，即使於厚度較厚之半絕緣性基板11之半導體晶片，亦可形成可以抑制寄生電感之產生的接地電極。
在以薄層化困難之SiC作為基板的GaNHEMT，小口徑VIA導孔30之長度雖達100μm，但藉由本發明第1實施形態之半導體裝置之多段VIA導孔之構成之適用，可形 成可以抑制寄生電感之產生的接地電極。
又，本發明第1實施形態之半導體裝置之多段VIA導孔之構成之中，如圖1(a)、1(b)所示，在動作層附近的VIA導孔30，及接地導體26附近的大口徑VIA導孔20、20－1、20－2、20－3、20－4、20－5所構成之多段VIA導孔之中，大口徑VIA導孔20、20－1、20－2、20－3、20－4、20－5之中心，相較於VIA導孔30之中心，係更朝半導體晶片10之周邊方向偏心。
形成延伸至散熱部16區域正下方的大口徑VIA導孔20、20－1、20－2、20－3、20－4、20－5，空洞會成為阻礙熱擴散之原因，但藉由本發明之構成，不會阻礙散熱部16正下方之熱擴散，可以確保本發明第1實施形態之半導體裝置之熱傳導性。
(小口徑VIA導孔之形成工程)
圖3為本發明第1實施形態之半導體裝置之製造方法之一部分適用的，小口徑VIA導孔之形成工程詳細說明之模式斷面構造圖，(a)為微影成像技術工程圖，(b)為第1開口34a之形成工程圖，(c)為第1推拔區域34b之形成工程圖，(d)為遮罩層33之蝕刻工程圖，(e)為利用遮罩層33，藉由半絕緣性基板31之蝕刻，形成第3開口31c之工程圖，(f)為形成接地電極37，形成小口徑VIA導孔之工程圖。
參照圖3之工程圖說明本發明第1實施形態之半導體 裝置之製造方法之一部分適用的，小口徑VIA導孔之形成工程。
(a)首先，如圖3(a)所示，於半絕緣性基板31之第1表面31a，例如其表面形成具有某一程度面積之電極32。半絕緣性基板31，例如由GaN或SiC等化合物半導體構成。電極32由Ni等形成。於電極32，被連接半絕緣性基板31之、例如半絕緣性基板31之第1表面31a上形成之電路元件(未圖式)之源極端子。
於半絕緣性基板31之第2表面31b，例如於其背面形成Al(鋁)等金屬構成之遮罩層33。形成遮罩層33之金屬，如後述說明，係使用進行半絕緣性基板31之乾蝕刻時使用之蝕刻氣體的蝕刻速度，較半絕緣性基板31為小者。又，於遮罩層33上形成阻劑層34。
於形成有遮罩層33及阻劑層34的半絕緣性基板31之上方配置遮罩圖案35。遮罩圖案35，係於其之一部分形成通過光的例如透孔35a。遮罩圖案35，係以透孔35a和電極32呈對面之位置關係被配置。於遮罩圖案35之圖式上方，例如以遮罩圖案35為基準，在和半絕緣性基板31之相反側配置光源36。
(b)之後，如圖3(b)所示，由光源36通過遮罩圖案35照射光至阻劑層34，之後，進行顯像處理。於被照射光之部分、例如，在電極32之對面位置形成第1開口34a。此時，在第1開口34a之底部露出遮罩層33。又，第1開口34a之面積小於電極32之面積。又，雖以正型 阻劑做說明，但亦可使用負型阻劑。
(c)之後，如圖3(c)所示，加熱阻劑層34，藉由該加熱使包圍第1開口34a之緣部上端凸部鬆弛，朝向第1開口34a而厚度變薄的第1推拔區域34b，於第1開口34a之周邊被形成為例如環狀。
(d)之後，如圖3(d)所示，利用阻劑層34之第1開口34a蝕刻遮罩層33。該蝕刻，例如使用Ar氣體或F、Cl等之鹵素系氣體之乾蝕刻進行。藉由該蝕刻，於遮罩層33形成第2開口33a。在第2開口33a之底部露出半絕緣性基板31之第2表面(背面)31b。
蝕刻遮罩層33時，作為遮罩功能的阻劑層34，其之第1開口34a之周邊成為第1推拔區域34b(參照圖3(c))。因此，蝕刻遮罩層33時，第1推拔區域34b，亦隨時間之經過而自接近第1開口34a之厚度較薄內側至外側依序被進行蝕刻，第1開口34a之口徑漸漸擴大。
因此，蝕刻遮罩層33時，首先，第1開口34a之底部露出之部分被蝕刻之後，伴隨阻劑層34之第1開口34a之口徑擴大，遮罩層33亦自內側至外側慢慢被進行蝕刻，第2開口33a之口徑漸漸擴大。此時，遮罩層33之內側較外側更快被進行蝕刻。因此，於第2開口33a周邊，例如使朝向第2開口33a而厚度漸漸變薄的第2推拔區域33b被形成為例如環狀。
(e)之後，如圖3(e)所示，除去阻劑層34之後，利用遮罩層33蝕刻半絕緣性基板31。半絕緣性基板31之 蝕刻，例如使用Ar氣體或F、Cl等之鹵素系氣體之乾蝕刻進行。
(f)半絕緣性基板31之蝕刻，首先，由第2開口33a之底部露出之部分、例如以和半絕緣性基板31面垂直之虛線d6包圍的範圍開始。之後，如圖3(f)所示，藉由蝕刻之進行而形成貫穿半絕緣性基板31之第3開口(小口徑VIA導孔)31c。
此時，和圖3(d)說明之阻劑層34之情況同樣，遮罩層33之第2推拔區域33b，亦自厚度較薄內側至較厚之外側依序被進行蝕刻，第2開口33a之口徑漸漸擴大。因此，半絕緣性基板31，係伴隨第2開口33a之口徑漸漸擴大，和第3開口31c之形成並行，使第3開口31c之例如圖示上方之內徑寬度漸漸擴大。此情況下，第3開口31c之例如圖示上方、例如位於另一方之面31b側之部分之蝕刻進行變快。因此，如虛線d5所示，例如半絕緣性基板31之第2表面31b上開設之開口內徑寬度W5，變為大於半絕緣性基板31之第1表面31a上開設之開口內徑寬度W6。
因此，具有第3推拔區域31d的第3開口31c被形成，該第3推拔區域31d為，自半絕緣性基板31之第2表面31b朝向半絕緣性基板31之第1表面31a，例如使內徑寬度漸漸變小。
之後，如圖3(f)所示，除去遮罩層33。之後，藉由蒸鍍或電鍍等方法，於半絕緣性基板31之第2表面31b 及第3開口31c之第3推拔區域31d、面對第3開口31c之電極32之背面，形成由Au等金屬構成之接地電極37，完成小口徑VIA導孔。
此時，電極32之形狀成為，堵住構成小口徑VIA導孔之孔之開口。
本發明第1實施形態之半導體裝置之製造方法之一部分適用的VIA導孔之形成工程，係如圖3(e)之虛線d5所示，第3開口31c，於其深度方向全體成為第3推拔區域31d。
為確實形成接地電極37，較好是深度方向全體成為推拔區域。但是，例如僅於自半絕緣性基板31之第2表面31b起連續之第3開口31c之圖示上方之一部分區域，設置推拔區域之構成亦可。此情況下，和全體成為推拔區域比較，效果雖變小，但具有能更確實形成接地電極37之效果。
又，於第3開口31c之內面形成接地電極37時，除去遮罩層33。但不除去遮罩層33，而由遮罩層33之上形成接地電極37亦可。
(蝕刻裝置之構成)
圖4為本發明第1實施形態之半導體裝置之製造方法之中，對半絕緣性基板形成小口徑VIA導孔之形成工程適用的蝕刻裝置之模式構成圖。
於腔室121內之例如下方配置陰極122。於陰極122 之上方，在和陰極122對向之位置配置陽極123。在陽極123連接例如高頻電源124，陰極122被接地。
進行蝕刻之半絕緣性基板31，係搭載於例如陰極122上。又，於腔室121之圖示上方配置供給口125，可供給蝕刻氣體、例如包含Ar氣體或F、Cl等鹵素系元素的氣體，於腔室121之圖示下方配置排出口126，可排出腔室121內之氣體。
藉由上述構成，蝕刻氣體由供給口125被供給至腔室121內。蝕刻氣體被高頻電源124產生之高頻激發，藉由例如加速後之離子等之作用，使半絕緣性基板31被蝕刻。
依據上述小口徑VIA導孔形成工程所形成之VIA導孔之構成，於半絕緣性基板31之VIA導孔之內面設有推拔區域。此情況下，VIA導孔之一方開口變大，另外，VIA導孔之內面傾斜，成為承受形成接地電極37之金屬的形狀。因此，藉由蒸鍍或電鍍等方法形成接地電極37時，接地電極37可以被確實形成，可防止中斷現象之產生。
另外，半絕緣性基板31使用GaN基板、或SiC基板、藍寶石基板、鑽石基板時，彼等物質缺乏VIA導孔形成之蝕刻時之反應性，難以在VIA導孔內面形成推拔區域。
例如，SiC之化學蝕刻困難之故，成為乾蝕刻等濺鍍性強的物理蝕刻。因此，VIA導孔形成時，難以形成推拔區域，容易成為垂直之VIA導孔。
但是，使用由Al等構成之推拔加工完成的遮罩層時，對於GaN基板、或SiC基板等，可以容易在VIA導孔內面形成推拔區域，可獲得無斷裂之VIA導孔。
又，即使形成VIA導孔用的孔之一方開口變大情況下，電極32側之開口變小。因此，無須增大電極32，可防止電路之大型化。
(多段VIA導孔之形成工程1)
本發明第1實施形態之半導體裝置之製造方法中，於上述小口徑VIA導孔形成工程，在形成接地電極37之前，形成大口徑VIA導孔，形成多段VIA導孔之後，形成接地電極層(參照例如圖5(c))之點為其特徵。
圖5為本發明第1實施形態之半導體裝置之製造方法適用的，多段VIA導孔之形成工程說明圖，(a)為小口徑VIA導孔30之形成工程圖，(b)為大口徑VIA導孔20之形成工程圖，(c)為接地電極23之形成工程圖。
首先，如圖5(a)所示，於半絕緣性基板11之第1表面形成電極32之後，藉由上述小口徑VIA導孔形成工程形成小口徑VIA導孔30。藉由使用上述Al等構成之推拔加工完成之遮罩層，如此則，即使對GaN基板或SiC基板等構成之半絕緣性基板11，亦容易於小口徑VIA導孔30內面形成推拔區域。另外，小口徑VIA導孔30之形成用孔之一方開口之寬度W1變大，電極32側之開口之寬度W0變小。因此，無須增大電極32，可防止電路之大型 化。又，小口徑VIA導孔30之側壁未必一定需要具有推拔區域，具有實質上大略垂直之側壁面亦可。
(b)之後，如圖5(b)所示，藉由和上述小口徑VIA導孔形成工程同樣的工程，而形成大口徑VIA導孔20。和上述小口徑VIA導孔形成工程之不同點在於：形成較大寬度之遮罩圖案35(參照圖3(a))。藉由使用上述Al等構成之推拔加工完成之遮罩層，如此則，即使對GaN基板或SiC基板等構成之半絕緣性基板11，亦容易於大口徑VIA導孔20內面形成推拔區域。另外，大口徑VIA導孔20之形成用孔之一方開口之寬度W2變大，電極32側之開口之寬度大於W0。因此，藉由蝕刻時間之控制，可以使小口徑VIA導孔30之部分僅殘留深度D1，設定大口徑VIA導孔20之深度為D2。
(c)之後，如圖5(c)所示，藉由蒸鍍或電鍍等方法，於半絕緣性基板11之第2表面(背面)、大口徑VIA導孔20之內壁面20b及小口徑VIA導孔30之內壁面30a，形成由Au等金屬構成之接地電極37，完成多段VIA導孔。
此時，電極32成為，堵住構成小口徑VIA導孔之孔之開口的例如堵住形狀。
為確實形成接地電極23，較好是小口徑VIA導孔30及大口徑VIA導孔20所構成之多段VIA導孔之深度方向全體成為推拔區域。
依據適用上述多段VIA導孔形成工程1之本發明第1 實施形態之半導體裝置之製造方法，如圖5(c)所示，於動作層附近使用VIA導孔30以微細面積連接電極32，於接地附近擴大口徑，可以抑制接地電極23連接之源極端子18、18－1、18－2、18－3、18－4、18－5之電感。
又，如圖1、2所示，使大口徑VIA導孔20之中心更偏向半導體晶片之外側，於散熱區域正下方不必要擴大VIA導孔引起之空洞，可提升散熱效率。
又，如圖5(c)所示，小口徑VIA導孔30及大口徑VIA導孔20所構成之多段VIA導孔之深度方向全體成為推拔區域，因此可防止多段VIA導孔之斷裂現象。
(多段VIA導孔之形成工程2)
圖6為本發明第1實施形態之半導體裝置之製造方法適用的，多段VIA導孔之形成工程之另一說明圖，(a)為成為小口徑VIA導孔30之深度D1之溝之形成工程圖，(b)為大口徑VIA導孔20之形成工程圖，(c)為接地電極23之形成工程圖。
(a)首先，如圖6(a)所示，於半絕緣性基板11之第1表面上，藉由乾蝕刻形成寬度W7、深度D1之溝之後，形成電極32。於該工程可使用如圖4所示蝕刻裝置
(b)之後，如圖6(b)所示，藉由和圖3所示小口徑VIA導孔形成工程同樣的工程，而形成大口徑VIA導孔20。和上述小口徑VIA導孔形成工程之不同點在於：形成較大寬度之遮罩圖案35(參照圖3(a))。藉由使 用上述Al等構成之推拔加工完成之遮罩層，如此則，即使對GaN基板或SiC基板等構成之半絕緣性基板11，亦容易於大口徑VIA導孔20內面形成推拔區域。另外，大口徑VIA導孔20之形成用孔之一方開口之寬度W4變大，電極32側之開口之寬度大於W7。因此，藉由蝕刻時間之控制，可於半絕緣性基板11之第1表面附近僅殘留深度D1，設定大口徑VIA導孔20之深度為D2。結果，如圖6(b)所示，藉由大口徑VIA導孔20之形成工程，電極32之底部被蝕刻，寬度W3之開口被形成。結果，藉由構成寬度W3之開口孔，可以形成深度D1之小口徑VIA導孔30。此時，電極32成為覆蓋構成寬度W3之開口孔內壁的形態。
(c)之後，如圖6(c)所示，藉由蒸鍍或電鍍等方法，於半絕緣性基板11之第2表面(背面)、及大口徑VIA導孔20之內壁面20b形成由Au等金屬構成之接地電極23，完成多段VIA導孔。
此時，覆蓋構成寬度W3之開口孔內壁的電極32，係被連接於接地電極23。
為確實形成接地電極23，較好是使具有深度D1、寬度w3之小口徑VIA導孔30及大口徑VIA導孔20所構成之多段VIA導孔之深度方向全體成為推拔區域。
依據適用上述多段VIA導孔形成工程2之本發明第1實施形態之半導體裝置之製造方法，如圖6(c)所示，於動作層附近使用小口徑VIA導孔30以微細面積連接電極 32，於接地附近擴大口徑，如此則，可以抑制接地電極23連接之源極端子18、18－1、18－2、18－3、18－4、18－5之電感。
又，如圖1、2所示，使大口徑VIA導孔20之中心更偏向半導體晶片之外側，於散熱區域正下方不必要擴大VIA導孔引起之空洞，可提升散熱效率。
又，如圖6(c)所示，小口徑VIA導孔30及以底部連接之大口徑VIA導孔20所構成之多段VIA導孔之深度方向全體成為推拔區域，因此可防止多段VIA導孔之斷裂現象。
依據本發明第1實施形態之半導體裝置之製造方法，於動作層附近使用小口徑VIA導孔以微細面積連接表面電極，於接地附近擴大口徑，而可以抑制接地電極所連接之源極端子之電感。
又，依據本發明第1實施形態之半導體裝置之製造方法，使大口徑VIA導孔之中心偏向半導體晶片之外側，於散熱區域正下方不必要擴大VIA導孔引起之空洞，可提升散熱效率。
又，依據本發明第1實施形態之半導體裝置之製造方法，在小口徑VIA導孔30及大口徑VIA導孔20所構成之多段VIA導孔之內壁面，被形成有內徑寬度變化的推拔區域，在多段VIA導孔之內壁面可以確實形成導地電層，可形成無斷裂之VIA導孔。
(其他實施形態)
如上述說明，依據第1實施形態說明本發明，但該實施形態及圖面並非用來限定本發明，而是可以做各種變更實施。
又，放大元件不限定於FET(Field Effect Transistor，場效電晶體)，亦適用HEMT(High Electron Mobility Transistor)、LDMOS(Lateral Doped Metal－Oxide－Semiconductor Field Effect Transistor)、或HBT(Hetero－junction Bipolar Transistor)等其他放大元件。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
依據本發明之半導體裝置及其製造方法，於動作層附近使用小口徑VIA導孔以微細面積連接表面電極，於接地附近擴大口徑，而可以抑制接地電極所連接之源極端子之電感。
又，依據本發明之半導體裝置及其製造方法，使大口徑VIA導孔之中心偏向半導體晶片之外側，於散熱區域正下方不必要擴大VIA導孔引起之空洞，可提升散熱效率。
又，依據本發明之半導體裝置及其製造方法，在小口徑VIA導孔30及大口徑VIA導孔20所構成之多段VIA導孔之內壁面，被形成有內徑寬度變化的推拔區域，在多段VIA導孔之內壁面可以確實形成導地電層，可形成無斷裂之VIA導孔。
又，本發明實施形態之半導體裝置及其製造方法，適 用於SiC基板、GaN晶圓基板等薄層化困難之半導體裝置，適用於內部匹配型電力放大元件、電力MMC(Monolithic Microwave Integrated Circuit)、微波電力放大器、毫米(10－3 米)波電力放大器等廣範圍之領域。
10‧‧‧半導體晶片
11‧‧‧半絕緣性基板
12‧‧‧汲極端子
14、14－1、14－2、14－3、14－4‧‧‧閘極端子
16‧‧‧散熱部
18、18－1、18－2、18－3、18－4、18－5‧‧‧源極端子
20、20－1、20－2、20－3、20－4、20－5‧‧‧大口徑VIA導孔
20b、30a‧‧‧內壁面
23‧‧‧接地電極
22‧‧‧半導體晶片
26‧‧‧接地導體
圖1為本發明第1實施形態之半導體裝置之模式圖，(a)為模式平面圖案構成，(b)為大口徑VIA導孔附近之模式斜視圖。
圖2為本發明第1實施形態之半導體裝置之中被形成的大口徑VIA導孔20與小口徑VIA導孔30構成之多段VIA導孔之3次元模式構成圖。
圖3為本發明第1實施形態之半導體裝置之製造方法之一部分適用的，小口徑VIA導孔之形成工程詳細說明之模式斷面構造圖，(a)為微影成像技術工程圖，(b)為第1開口34a之形成工程圖，(c)為第1推拔區域34b之形成工程圖，(d)為遮罩層33之蝕刻工程圖，(e)為利用遮罩層33，藉由半絕緣性基板31之蝕刻，形成第3開口31c之工程圖，(f)為形成接地電極37，形成小口徑VIA導孔之工程圖。
圖4為本發明第1實施形態之半導體裝置之製造方法之中，對半絕緣性基板之小口徑VIA導孔之形成工程適用的蝕刻裝置之模式構成圖。
圖5為本發明第1實施形態之半導體裝置之製造方法 適用的，多段VIA導孔之形成工程說明圖，(a)為小口徑VIA導孔30之形成工程圖，(b)為大口徑VIA導孔20之形成工程圖，(c)為接地電極23之形成工程圖。
圖6為本發明第1實施形態之半導體裝置之製造方法適用的，多段VIA導孔之形成工程之另一說明圖，(a)為成為小口徑VIA導孔30之深度D1之溝之形成工程圖，(b)為大口徑VIA導孔20之形成工程圖，(c)為接地電極23之形成工程圖。
圖7為習知例之半導體裝置之模式構成，(a)為平面圖案構成圖，(b)為對源極端子電極18被形成之小口徑VIA導孔30附近之模式斜視圖。
10‧‧‧半導體晶片
11‧‧‧半絕緣性基板
12‧‧‧汲極端子
14、14－1、14－2、14－3、14－4‧‧‧閘極端子
16‧‧‧散熱部
18、18－1、18－2、18－3、18－4、18－5‧‧‧源極端子
20、20－1、20－2、20－3、20－4、20－5‧‧‧大口徑VIA導孔
20b、30a‧‧‧內壁面
23‧‧‧接地電極
22‧‧‧半導體晶片
26‧‧‧接地導體
24‧‧‧半導體晶片

Claims (2)

  1. 一種半導體裝置，其特徵為具備：半絕緣性基板；閘極、源極、及汲極，配置於上述半絕緣性基板之第1表面，分別具有多數個指型部；接地導體，配置於上述半絕緣性基板之第1表面相反側的上述半絕緣性基板之第2表面；閘極端子、源極端子、及汲極端子，配置於上述半絕緣性基板之第1表面，對應於上述閘極、上述源極、及上述汲極之每一個分別連接有多數個指型部；動作層，形成於上述閘極、上述源極、及上述汲極之下部之半絕緣性基板上；多段VIA導孔，由上述第1表面附近之小口徑VIA導孔及上述第2表面附近之大口徑VIA導孔構成；及接地電極，被形成於上述多段VIA導孔之內壁面及上述半絕緣性基板之上述第2表面，用於將上述源極端子電極與上述接地導體予以連接；上述大口徑VIA導孔之中心較上述小口徑VIA導孔之中心更朝遠離上述閘極電極、上述源極電極及上述汲極電極之方向呈偏心；上述小口徑VIA導孔具有推拔區域，其之接近上述第2表面之內徑係大於接近上述第1表面之內徑，同時， 上述大口徑VIA導孔具有推拔區域，其之接近上述第2表面之內徑係大於接近上述第1表面之內徑。
  2. 如申請專利範圍第1項之半導體裝置，其中，上述半絕緣性基板，係SiC基板、GaN基板、藍寶石基板或鑽石基板，或者於上述半絕緣性基板上形成有GaN磊晶層的基板，或者形成有GaN/GaAlN構成之異接合磊晶層的基板。
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