KR101156779B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 접지 인덕턴스를 저감화한 반도체 장치 및 그 제조 방법에 관한 것이다. 반절연성 기판(11)의 제1 표면에 배치되고, 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과, 제1 표면과는 반대측의 제2 표면에 배치된 접지 도체(26)와, 게이트 전극, 소스 전극 및 드레인 전극마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극(14), 소스 단자 전극(18) 및 드레인 단자 전극(12)과, 게이트 전극, 소스 전극 및 드레인 전극의 하부의 반절연성 기판(11) 상에 형성된 동작층과, 제1 표면에 배치된 소구경 VIA홀(30)과 제2 표면에 배치된 대구경 VIA홀(20)로 이루어지는 다단 VIA홀과, 다단 VIA홀의 내벽면 및 제2 표면에 형성되고, 소스 단자 전극(18)에 대하여 제2 표면측의 접지 도체로부터 접속된 접지 전극(23)을 구비하는 반도체 장치 및 그 제조 방법이 제공된다.
다단 VIA홀, 소스 전극, 드레인 전극, 접지 전극, 반절연성 기판

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD}
본 발명은, 고주파대에서 사용하는 반도체 장치 및 그 제조 방법에 관한 것으로，특히 GaN/SiC 등 박층화가 곤란한 소자의 접지 전극 형성에서의 반도체 칩의 비아(VIA) 형상에 특징을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
고주파대에서 사용하는 반도체 장치, 예를 들면 마이크로파 전력 증폭 장치는, 전계 효과형 트랜지스터 등의 능동 소자 및 저항이나 컨덴서 등의 수동 소자, 고주파 신호를 전송하는 마이크로스트립 선로 등의 회로 소자로 구성된다.
이들 회로 소자는, 예를 들면 반절연성 기판 상에 형성되어 있다. 반절연성 기판의 이면에는 접지용 전극이 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 예를 들면 반절연성 기판을 관통하는 VIA홀을 통하여, 반절연성 기판 상에 설치한 회로 소자와 반절연성 기판의 이면에 형성한 접지용 전극이 전기적으로 접속된다.
VIA홀은, 반절연성 기판의 한쪽 면으로부터 다른 쪽의 면으로 관통하는 구멍을 형성하고, VIA홀의 내벽면에 접지 전극을 형성한 구조를 갖는다. VIA홀은, 예를 들면 에칭에 의해 형성되고, 접지 전극은 도금이나 증착 등에 의해 형성된다. 상기한 구성의 VIA홀은 특허 문헌 1 및 특허 문헌 2 등에 기재된 것이 있다.
[특허 문헌 1] 일본 특허 공개 평2-288409호 공보
[특허 문헌 2] 일본 특허 공개 제2001-28425호 공보
도 7은, 종래예에 따른 반도체 장치의 모식적 구성으로서, 도 7의 (a)는, 평면 패턴 구성도, 도 7의 (b)는, 소스 단자 전극(18)에 대하여 형성되는 소구경 VIA홀(30)의 모식적 사시도를 나타낸다.
종래예에 따른 반도체 장치는, 도 7의 (a) 및 (b)에 도시한 바와 같이, 반도체 칩(10) 상에서, 게이트 전극, 소스 전극 및 드레인 전극이 복수의 핑거를 갖고，게이트 전극, 소스 전극 및 드레인 전극마다 복수의 핑거가 묶여져, 단자용 전극을 형성한다. 게이트 전극, 소스 전극 및 드레인 전극이 복수의 핑거 형상을 갖는 부분은, 도 7의 (a)에 도시한 바와 같이, 발열부(16)를 형성한다. 도 7의 (a)의 예에서는, 한쪽 끝에 게이트 단자 전극(14)(14-1, 14-2, 14-3, 14-4) 및 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)가 배치되고, 다른 쪽 끝에 드레인 단자 전극(12)이 배치된다.
반절연성 기판(11)의 표면에서, 게이트 전극, 소스 전극 및 드레인 전극의 하부의 반절연성 기판(11) 상에 동작층이 형성된다. 동작층은 발열부(16)를 형성한다.
종래예에 따른 반도체 장치는, 동작층 근방의 소스 단자 전극(18) (18-1, 18-2, 18-3, 18-4, 18-5)에 대하여, 소구경 VIA홀(30)을 형성한다.
또한, 게이트 단자 전극(14)(14-1, 14-2, 14-3, 14-4)은, 본딩 와이어 등에 의해 주변의 반도체 칩(22)에 접속되며, 또한，드레인 단자 전극(12)도, 본딩 와이어 등에 의해 주변의 반도체 칩(24)에 접속된다. 또한，소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)에 대해서는, 도 7의 (b)에 도시한 바와 같이, 반절연성 기판(11)의 이면으로부터 소구경 VIA홀(30)이 형성되고, 반절연성 기판(11)의 이면에는 접지 도체(26)가 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 반절연성 기판(11)을 관통하는 소구경 VIA홀(30)을 통하여, 반절연성 기판(11) 상에 설치한 회로 소자와 반절연성 기판(11)의 이면에 형성한 접지 도체(26)가 전기적으로 접속된다.
종래 기술에 의한 소구경 VIA홀(30)을 통한 접지 도체(26)는, 도 7의 (b)에 도시한 바와 같이, 원추형의 1단의 소구경 VIA홀(30)의 내벽면(30a)에 형성되는 도전층(도시 생략)을 통하여, 소스 단자 전극(18)에 접속되어 있었다.
또한，소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)의 미세화에 수반하여，소구경 VIA홀(30)은, 더 미세화된다. 반절연성 기판(11)의 두께가 얇은 반도체 칩에서는 문제로 되지 않았지만, 박층화가 곤란한 SiC을 기판으로 하는 GaNHEMT에서는，소구경 VIA홀(30)의 길이는 100㎛에나 달하기 때문에, 그 인덕턴스를 무시할 수 없게 되어 있다.
또한，발열부(16) 영역의 바로 아래까지 소구경 VIA홀(30)을 대직경화하면 공동에 의해 열의 확산을 저해하는 원인으로 된다.
또한，종래의 반도체 장치에서는, 소구경 VIA홀(30)은, 예를 들면 에칭에 의해 형성되고, 소구경 VIA홀(30) 내벽면에 형성하는 도전층은 도금이나 증착 등의 방법에 의해 형성되어 있다. 그러나，소구경 VIA홀(30)의 내벽면에 도전층을 형성하는 경우에, 도금이나 증착을 행하는 금속이 충분히 형성되지 않아, 소구경 VIA홀(30)의 내벽면의 일부에 도전층이 형성되지 않는, 소위 단 끊김이 발생하는 경우가 있다. 그 결과, 회로 소자의 접지가 불충분하게 되어, 마이크로파 전력 증폭용 반도체 장치 등의 전기적 특성이 열화하는 원인으로 된다.
본 발명의 목적은, 동작층 근방의 소구경 VIA홀을 이용하여 표면 전극과 미세한 면적에서 접속하고, 접지 근방의 구경을 넓힘으로써 접지용 전극에 접속되는 소스 단자 전극의 인덕턴스를 억제하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
또한，본 발명의 목적은, 대구경 VIA홀(소구경 VIA홀보다 큰 구경을 가짐)을 반도체 칩의 외측으로 편심시킴으로써 발열 영역의 바로 아래에는 VIA홀에 의한 공동을 넓히지 않고, 열 방산의 효율을 향상한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
또한，본 발명의 목적은, 상기한 결점을 해결하여, VIA홀의 단 끊김 등을 방지한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
<발명의 개시>
상기 목적을 달성하기 위한 본 발명의 일 양태에 의하면, 반절연성 기판과, 상기 반절연성 기판의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과, 상기 반절연성 기판의 제1 표면과는 반대측의 제2 표면에 배치된 접지 도체와, 상기 반절연성 기판의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 반절연성 기판 상에 형성된 동작층과, 상기 제1 표면에 배치된 제1 VIA홀과, 상기 제2 표면에 배치되며 상기 제1 VIA홀보다 큰 구경을 갖는 제2 VIA홀로 이루어지는 다단 VIA홀과, 상기 다단 VIA홀의 내벽면 및 상기 반절연성 기판의 상기 제2 표면에 형성되고, 상기 제1 표면에 배치된 상기 소스 단자 전극에 대하여 상기 반절연성 기판의 상기 제2 표면측에 배치된 접지 도체로부터 접속된 접지 전극을 구비하고, 상기 제2 VIA홀의 중심이 상기 제1 VIA홀의 중심보다 편심되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 의하면, 제1 표면에 전극이 형성되고, 또한 제1 표면과 반대측의 제2 표면에서 관통하는 제1 VIA홀 및 상기 제1 VIA홀보다 큰 구경을 갖는 제2 VIA홀로 이루어지는 다단 VIA홀이 형성된 반절연성 기판과, 상기 제1 VIA홀 및 상기 제2 VIA홀로 이루어지는 상기 다단 VIA홀의 내벽면에 형성되며, 상기 전극과 전기적으로 접속하는 접지 전극을 갖고, 상기 제1 VIA홀이, 상기 제2 표면측에 위치하는 부분의 내경의 폭이 상기 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 테이퍼 영역을 가짐과 함께, 상기 제2 VIA홀은, 상기 제2 표면측에 위치하는 부분의 내경의 폭이 상기 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 테이퍼 영역을 갖고, 상기 제2 VIA홀의 중심이 상기 제1 VIA홀의 중심보다 편심되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 의하면, 반절연성 기판에 대하여, 사전에 테이퍼를 갖지 않는 마스크층을 마스크로 하여 제1 VIA홀을 형성하는 공정과, 상기 반절연성 기판에 대하여, 테이퍼를 갖게 한 마스크층을 마스크로 하여, 상기 제1 VIA홀보다 큰 구경을 갖고 또한 상기 제1 VIA홀보다 경사를 갖는 제2 VIA홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 양태에 의하면, 제1 표면에 전극이 형성된 반절연성 기판의 제2 표면에, 상기 반절연성 기판보다 에칭 속도가 느린 재료로 이루어지는 마스크층을 형성하는 제1 공정과, 상기 마스크 층 상에 레지스트층을 형성하는 제2 공정과, 광이 통과하는 영역을 형성한 제1 마스크 패턴을 통과시켜 상기 레지스트층에 광을 조사하고, 상기 레지스트층에 제1 개구를 형성하는 제3 공정과, 상기 제1 개구가 형성된 상기 레지스트층을 가열하고, 상기 레지스트층의 상기 제1 개구의 주변에 상기 제1 개구측을 향해서 두께가 얇아지는 제1 테이퍼 영역을 형성하는 제4 공정과, 상기 레지스트층의 상기 제1 개구를 이용하여 상기 마스크층을 에칭하고, 상기 반절연성 기판의 제2 표면의 일부가 노출되는 제2 개구를 형성함과 함께, 상기 제2 개구의 주변에 상기 제2 개구측을 향하여 두께가 얇아지는 제2 테이퍼 영역을 형성하는 제5 공정과, 상기 마스크층 상에 남은 상기 레지스트층을 제거하는 제6 공정과, 상기 제2 개구를 이용하여 상기 반절연성 기판을 에칭하고, 상기 반절연성 기판의 상기 제2 표면측에 위치하는 부분의 내경의 폭이 상기 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 제3 테이퍼 영역을 갖는 제1 VIA홀을 형성하는 제7 공정과, 상기 제1 내지 제7 공정과 동일한 공정에 의해, 상기 제1 마스크 패턴보다 폭이 넓은 제2 마스크 패턴을 이용하여, 상기 제1 VIA홀보다 큰 구경을 갖는 제2 VIA홀을 형성하는 제8 공정과, 상기 제1 VIA홀 및 상기 제2 VIA홀로 이루어지는 다단 VIA홀의 내벽면에 접지 전극을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 구성으로서, (a) 모식적 평면 패턴 구성도, (b) 대구경의 VIA홀의 모식적 사시도.
도 2는 본 발명의 제1 실시 형태에 따른 도체 장치에서 형성되는 대구경의 VIA홀(20)과 소구경의 VIA홀(30)에 의한 다단 VIA홀의 3차원 모식적 구성도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일부에서 적용하는, 소구경 VIA홀의 형성 공정을 상세히 설명하는 모식적 단면 구조도로서, (a) 포토리소그래피 공정도, (b) 제1 개구(34a)의 형성 공정도, (c) 제1 테이퍼 영역(34b)의 형성 공정도, (d) 마스크층(33)의 에칭 공정도, (e) 마스크층(33)을 이용하여, 반절연성 기판(31)의 에칭에 의해, 제3 개구(31c)를 형성하는 공정도, (f) 접지 전극(37)을 형성하여, 소구경 VIA홀을 형성하는 공정도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법으로서, 반절연성 기판에 대한 VIA홀 형성 공정에 적용하는 에칭 장치의 모식적 구성도를 나타내는 도면.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 적용되는 다단 VIA홀 형성 공정의 설명도로서, (a) 소구경의 VIA홀(30)의 형성 공정도, (b) 대구경의 VIA홀(20)의 형성 공정도, (c) 접지 전극(23)의 형성 공정도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 적용되는 다단 VIA홀 형성 공정의 다른 공정의 설명도로서, (a) 소구경의 VIA홀(30)로 되는 깊이 D1의 홈의 형성 공정도, (b) 대구경의 VIA홀(20)의 형성 공정도, (c) 접지 전극(23)의 형성 공정도.
도 7은 종래예에 따른 반도체 장치의 모식적 구성으로서, (a) 평면 패턴 구성도, (b) 소스 단자 전극(18)에 대하여 형성되는 소구경 VIA홀(30)에서의 모식적 사시도.
<발명을 실시하기 위한 최량의 형태>
다음으로，도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단，도면은 모식적인 것으로서, 현실의 것과는 다른 점에 유의해야 한다. 또한，도면 상호간에서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한，이하에 설명하는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 각 구성 부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 청구의 범위에서, 다양한 변경을 가할 수 있다.
[제1 실시 형태]
도 1의 (a)는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성을 나타내고, 도 1의 (b)는, 대구경의 VIA홀의 모식적 사시도를 나타낸다. 또한，도 2는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서 형성되는 대구경의 VIA홀(20)과 소구경의 VIA홀(30)에 의한 다단 VIA홀의 3차원 모식적 구성을 나타낸다.
본 발명의 제1 실시 형태에 따른 반도체 장치의 구성은, 도 1의 (a) 및 (b) 에 도시한 바와 같이, 반도체 칩(10) 상의 반절연성 기판(11)과, 반절연성 기판(11)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과, 반절연성 기판(11)의 제1 표면과 반대측의 제2 표면에 배치된 접지 도체(26)와, 반절연성 기판(11)의 제1 표면에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극(14, 14-1, 14-2, 14-3, 14-4), 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5) 및 드레인 단자 전극(12)과, 게이트 전극, 소스 전극 및 드레인 전극의 하부의 반절연성 기판(11) 상에 형성된 동작층과, 동작층 근방의 소구경 VIA홀과 접지 도체(26) 근방의 대구경 VIA홀로 이루어지는 다단 VIA홀과, 다단 VIA홀의 내벽면 및 반절연성 기판(11)의 제2 표면에 형성되고, 동작층 근방의 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)에 대하여 반절연성 기판(11)의 제2 표면측으로부터 접속된 접지 전극(23)을 구비하는 것을 특징으로 한다.
또한，본 발명의 제1 실시 형태에 따른 반도체 장치에서는，도 1 및 도 2에 도시한 바와 같이, 대구경 VIA홀의 중심이 소구경 VIA홀의 중심보다 반도체 칩(10)의 주변 방향으로 편심되어 있는 것을 특징으로 한다.
도 5 및 도 6은, 후술하는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 적용되는 다단 VIA홀 형성 공정의 설명도이지만, 동시에 다단 VIA홀의 형상을 나타내고 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치에서는，도 5 및 도 6에 도시한 바와 같이, 제1 표면에 전극(32)이 형성되고, 또한 제1 표면과 반대측의 제2 표면에서 관통하는 소구경 VIA홀(30) 및 대구경 VIA홀(20)로 이루어지는 다단 VIA홀이 형성된 반절연성 기판(11)과, 소구경 VIA홀(30) 및 대구경 VIA홀(20)로 이루어지는 다단 VIA홀의 내벽면(30a, 20b)에 형성되며, 전극(32)과 전기적으로 접속하는 접지 전극(23)과, 소구경 VIA홀(30)이, 제2 표면측에 위치하는 부분의 내경의 폭 W1이 제1 표면측에 위치하는 부분의 내경의 폭 W0보다 큰 테이퍼 영역을 가짐과 함께, 대구경 VIA홀(20)이, 제2 표면측에 위치하는 부분의 내경의 폭 W2가 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 테이퍼 영역을 갖는 것을 특징으로 한다.
또한，본 발명의 제1 실시 형태에 따른 반도체 장치에서는，반절연성 기판(11)은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판, 혹은 다이아몬드 기판인 것을 특징으로 한다.
도 1의 (a) 및 (b)에 도시한 바와 같이, 게이트 단자 전극(14)(14-1, 14-2, 14-3, 14-4)은, 본딩 와이어 등에 의해 주변의 반도체 칩(22)에 접속되며, 또한，드레인 단자 전극(12)도, 본딩 와이어 등에 의해 주변의 반도체 칩(24)에 접속된다. 또한，소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)에 대해서는, 도 1의 (a) 및 (b)에 도시한 바와 같이, 소직경의 VIA홀(30)이 형성되고, 반절연성 기판(11)의 이면에는 접지 도체(26)가 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 반절연성 기판(11)을 관통하는 소구경 VIA홀(30)과, 반절연성 기판(11)의 도중까지 형성되는 대구경 VIA홀(20)로 이루어지는 다단 VIA홀(도 2 참조)을 통하여, 반절연성 기판(11) 상에 설치한 회로 소자와 반절연성 기판(11)의 이면에 형성 한 접지 도체(26)가 전기적으로 접속된다.
본 발명의 제1 실시 형태에 따른 반도체 장치에서의 다단 VIA홀의 구성에서는，다단 VIA홀을 통한 접지 도체(26)는, 도 1의 (a) 및 (b)에 도시한 바와 같이, 원추형의 1단의 소구경 VIA홀(30)에 대하여 대구경 VIA홀(20)을 더 형성하고, 대구경 VIA홀(20)의 내벽면(20b) 및 소구경 VIA홀(30)의 내벽면(30a)에 형성되는 접지 전극(23)을 통하여 접지된다.
이와 같은 구조에 의해, 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)의 미세화에 수반하여，소구경 VIA홀(30)은, 더욱 미세화되지만, 대구경 VIA홀(20)과 다단 구성으로 조합함으로써, 두꺼운 반절연성 기판(11)의 반도체 칩에서도 기생 인덕턴스의 발생을 억제한 접지용 전극을 형성할 수 있다.
박층화가 곤란한 SiC을 기판으로 하는 GaNHEMT에서는，VIA홀(30)의 길이는 100㎛에나 달하지만, 본 발명의 제1 실시 형태에 따른 반도체 장치에서의 다단 VIA홀의 구성을 적용함으로써, 기생 인덕턴스의 발생을 억제한 접지 전극을 형성할 수 있다.
또한，본 발명의 제1 실시 형태에 따른 반도체 장치에서의 다단 VIA홀의 구성에서는，도 1의 (a) 및 (b)에 도시한 바와 같이, 동작층 근방의 소구경 VIA홀(30)과, 접지 도체(26) 근방의 대구경 VIA홀(20)(20-1, 20-2, 20-3, 20-4, 20-5)로 이루어지는 다단 VIA홀에서, 대구경 VIA홀(20)(20-1, 20-2, 20-3, 20-4, 20-5)의 중심이 소구경 VIA홀(30)의 중심보다 반도체 칩(10)의 주변 방향으로 편심되어 있다.
발열부(16) 영역의 바로 아래까지 연장하여 대구경 VIA홀(20)(20-1, 20-2, 20-3, 20-4, 20-5)을 형성하면，공동에 의해 열의 확산을 저해하는 원인으로 되는 것에 대하여, 이와 같은 구성에 의해, 발열부(16)의 바로 아래의 열 확산을 저해하지 않고, 본 발명의 제1 실시 형태에 따른 반도체 장치의 열 전도성을 확보할 수 있다.
<소구경 VIA홀 형성 공정>
도 3은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일부에서 적용하는 소구경 VIA홀의 형성 공정을 상세히 설명하는 모식적 단면 구조이다.
도 3의 (a)는, 포토리소그래피 공정도, 도 3의 (b)는, 제1 개구(34a)의 형성 공정도, 도 3의 (c)는, 제1 테이퍼 영역(34b)의 형성 공정도, 도 3의 (d)는, 마스크층(33)의 에칭 공정도, 도 3의 (e)는, 마스크층(33)을 이용하여, 반절연성 기판(31)의 에칭에 의해, 제3 개구(31c)를 형성하는 공정도, 도 3의 (f)는, 접지 전극(37)을 형성하여, 소구경 VIA홀을 형성하는 공정도를 나타낸다.
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일부에서 적용하는 소구경 VIA홀 형성 공정에 대하여, 도 3의 공정도를 참조하여 설명한다.
(a) 우선，도 3의 (a)에 도시한 바와 같이, 반절연성 기판(31)의 제1 표면(31a), 예를 들면 그 표면에, 임의의 면적을 갖는 전극(32)이 형성되어 있다. 반절연성 기판(31)은, 예를 들면 GaN 혹은 SiC 등의 화합물 반도체로 구성되어 있다. 전극(32)은 Ni 등에 의해 형성되어 있다. 전극(32)에는, 반절연성 기판(31)의, 예를 들면 반절연성 기판(31)의 제1 표면(31a)에 형성된 회로 소자(도시 생략) 의 소스 단자 전극 등이 접속된다.
반절연성 기판(31)의 제2 표면(31b), 예를 들면 그 이면에는, Al 등의 금속으로 이루어지는 마스크층(33)이 형성되어 있다. 마스크층(33)을 형성하는 금속에는, 후술하는 바와 같이, 반절연성 기판(31)을 드라이 에칭할 때에 사용하는 에칭 가스에 의한 에칭 속도가, 반절연성 기판(31)보다 느린 특성의 것이 사용된다. 또한，마스크층(33) 상에 레지스트층(34)이 형성되어 있다.
마스크층(33) 및 레지스트층(34)이 형성된 반절연성 기판(31)의 위쪽에 마스크 패턴(35)이 배치되어 있다. 마스크 패턴(35)은 그 일부에 광을 통과시키는 예를 들면 관통 구멍(35a)이 형성되어 있다. 마스크 패턴(35)은, 관통 구멍(35a)과 전극(32)이 대면하는 위치 관계로 되도록 배치된다. 마스크 패턴(35)의 도시 위쪽, 예를 들면 마스크 패턴(35)을 기준으로 하여 반절연성 기판(31)과 반대측에 광원(36)이 배치된다.
(b) 다음으로，도 3의 (b)에 도시한 바와 같이, 광원(36)으로부터 마스크 패턴(35)을 통과시켜 레지스트층(34)에 광을 조사하고, 그 후, 현상 처리를 행하고, 광이 조사된 부분, 예를 들면 전극(32)과 대면하는 위치에 제1 개구(34a)를 형성한다. 이 때, 제1 개구(34a)의 바닥에 마스크층(33)이 노출된다. 또한，제1 개구(34a)의 면적은 전극의 면적보다 작게 되어 있다. 또한，여기서는 포지티브형 레지스트의 경우로 설명하고 있다. 그러나，네가티브형 레지스트를 이용할 수도 있다.
(c) 다음으로，도 3의 (c)에 도시한 바와 같이, 레지스트층(34)을 가열한다. 이 가열에서, 제1 개구(34a)를 둘러싼 모서리 상단의 볼록부가 쳐져, 제1 개구(34a) 측을 향해서 두께가 얇아지는 제1 테이퍼 영역(34b)이, 제1 개구(34a)의 주변에 예를 들면 환형상으로 형성된다.
(d) 다음으로，도 3의 (d)에 도시한 바와 같이, 레지스트층(34)의 제1 개구(34a)를 이용하여 마스크층(33)을 에칭한다. 에칭은, 예를 들면，Ar 가스 혹은 F, Cl 등의 할로겐계의 가스를 이용한 드라이 에칭에 의해 행해진다. 이 에칭에 의해, 마스크층(33)에 제2 개구(33a)가 형성되고, 제2 개구(33a)의 바닥에 반절연성 기판(31)의 제2 표면(이면)(31b)이 노출된다.
마스크층(33)을 에칭할 때에, 마스크로서 기능하는 레지스트층(34)은, 제1 개구(34a)의 주변이 제1 테이퍼 영역(34b)으로 되어 있다(도 3의 (c) 참조). 그 때문에，마스크층(33)을 에칭하는 경우에, 제1 테이퍼 영역(34b)도, 시간의 경과와 함께 제1 개구(34a)에 가까운 두께가 얇은 내측으로부터 외측으로 순서대로 에칭이 진행하고, 제1 개구(34a)의 직경이 서서히 확대된다.
따라서，마스크층(33)의 에칭은, 우선 제1 개구(34a)의 바닥에 노출되는 부분이 에칭된다. 그 후, 레지스트층(34)의 제1 개구(34a)의 구경의 확대에 수반하여, 마스크층(33)도 내측으로부터 외측으로 서서히 에칭이 진행하고, 제2 개구(33a)의 구경이 서서히 확대된다. 이 때, 마스크층(33)의 내측 쪽이 외측보다 에칭이 진행된다. 따라서，제2 개구(33a)의 주변에는, 예를 들면 제2 개구(33a) 측을 향해서 두께가 서서히 얇아지는 제2 테이퍼 영역(33b)이, 예를 들면 환형상으로 형성된다.
(e) 다음으로，도 3의 (e)에 도시한 바와 같이, 레지스트층(34)을 제거하고, 그 후, 마스크층(33)을 이용하여 반절연성 기판(31)을 에칭한다. 반절연성 기판(31)의 에칭은, 예를 들면 Ar 가스 혹은 F, Cl 등의 할로겐계의 가스를 이용한 드라이 에칭에 의해 행해진다.
(f) 반절연성 기판(31)의 에칭은, 우선，제2 개구(33a)의 바닥에 노출되는 부분, 예를 들면 반절연성 기판(31) 면에 수직한 점선 d6으로 둘러싸인 범위에서 시작된다. 그 후, 도 3의 (f)에 도시한 바와 같이, 에칭의 진행에 의해 반절연성 기판(31)을 관통하는 제3 개구(소구경 VIA홀)(31c)가 형성된다.
이 때, 도 3의 (d)에서 설명한 레지스트층(34)의 경우와 마찬가지로, 마스크층(33)의 제2 테이퍼 영역(33b)에서도, 두께가 얇은 내측으로부터 두꺼운 외측으로 에칭이 순서대로 진행되고, 제2 개구(33a)의 구경이 확대된다. 따라서，반절연성 기판(31)은, 제2 개구(33a)의 구경의 확대에 수반하여, 제3 개구(31c)의 형성과 병행하여, 제3 개구(31c)의, 예를 들면, 도시 위쪽의 내경의 폭이 서서히 커진다. 이 경우, 제3 개구(31c)의, 예를 들면 도시 위쪽, 예를 들면 다른 쪽의 면(31b) 측에 위치하는 부분이 에칭의 진행이 빠르게 된다. 이 때문에, 점선 d5로 나타낸 바와 같이, 예를 들면 반절연성 기판(31)의 제2 표면(31b)에 개구하는 개구의 내경의 폭 W5의 쪽이, 반절연성 기판(31)의 제1 표면(31a)에 개구하는 개구의 내경의 폭 W6보다 커진다.
따라서，반절연성 기판(31)의 제2 표면(31b)으로부터 반절연성 기판(31)의 제1 표면(31a)을 향하여, 예를 들면 내경의 폭이 서서히 작아지는 제3 테이퍼 영 역(31d)을 갖는 제3 개구(31c)가 형성된다.
다음으로，도 3의 (f)에 도시한 바와 같이 마스크층(33)을 제거한다. 그 후, 증착 혹은 전기 도금 등의 방법에 의해, 반절연성 기판(31)의 제2 표면(31b) 및 제3 개구(31c)의 제3 테이퍼 영역(31d), 제3 개구(31c)에 면하는 전극(32)의 이면에, Au 등의 금속으로 이루어지는 접지 전극(37)을 형성하고，소구경 VIA홀이 완성된다.
이 때, 전극(32)은 소구경 VIA홀을 구성하는 구멍의 개구가, 예를 들면 가로막은 형태로 되어 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일부에서 적용하는 VIA홀 형성 공정에 대해서는, 도 3의 (e)의 점선 d5로 나타낸 바와 같이, 제3 개구(31c)는 그 깊이 방향에서 전체가 제3 테이퍼 영역(31d)으로 되어 있다.
접지 전극(37)을 확실하게 형성하기 위해서는, 깊이 방향의 전체가 테이퍼 영역으로 되어 있는 것이 바람직하다. 그러나，제3 개구(31c)의 일부, 예를 들면 반절연성 기판(31)의 제2 표면(31b)으로부터 연속하는 제3 개구(31c)의 도시 위쪽의 일부 영역에만 테이퍼 영역을 형성하는 구성으로 하여도 된다. 이 경우, 전체가 테이퍼 영역으로 되어 있는 경우에 비하면 효과는 작지만, 접지 전극(37)을 확실하게 형성하는 효과가 얻어진다.
또한，제3 개구(31c)의 내면에 접지 전극(37)을 형성하는 경우, 마스크층(33)을 제거하고 있다. 그러나，마스크층(33)을 제거하지 않고, 마스크층(33) 상으로부터 접지 전극(37)을 형성할 수도 있다.
<에칭 장치의 구성>
도 4는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에서, 반절연성 기판(31)에 대한 VIA홀 형성 공정에 적용하는 에칭 장치의 모식적 구성도를 나타낸다.
챔버(121) 내의 예를 들면 아래쪽에 캐소드(122)가 배치되어 있다. 캐소드(122)의 위쪽에서 캐소드(122)와 대향하는 위치에 애노드(123)가 배치되어 있다. 예를 들면 애노드(123)에 고주파 전원(124)이 접속되며, 캐소드(122)는 접지되어 있다.
에칭을 행하는 반절연성 기판(31)이, 예를 들면 캐소드(122) 상에 탑재된다. 또한，챔버(121)의 도시 위쪽에는, 에칭 가스, 예를 들면 Ar 가스 혹은 F, Cl 등 할로겐계 원소를 함유하는 가스를 공급하는 공급구(125)가 형성되어 있다. 챔버(121)의 도시 아래쪽에는, 챔버(121) 내의 가스를 배출하는 배출구(126)가 형성되어 있다.
상기한 구성에서, 공급구(125)로부터 에칭 가스가 챔버(121) 내에 보내진다. 에칭 가스는 고주파 전원(124)이 발생하는 고주파에 의해 여기되고, 예를 들면 가속된 이온 등의 작용에 의해, 반절연성 기판(31)이 에칭된다.
상기한 소구경 VIA홀 형성 공정에 의해 형성된 VIA홀의 구성에 의하면, 반절연성 기판(31)의 VIA홀의 내면에 테이퍼 영역을 형성하고 있다. 이 경우, VIA홀의 한쪽의 개구가 커지고, 또한，VIA홀의 내면의 경사가 접지 전극(37)을 형성하는 금속을 받는 형태로 된다. 그 때문에，증착이나 전기 도금 등의 방법에 의해 접지 전극(37)을 형성하는 경우, 접지 전극(37)이 확실하게 형성되어, 단 끊김이 방지된다.
또한，반절연성 기판(31)으로서 GaN 기판 혹은 SiC 기판, 사파이어 기판, 다이아몬드 기판 등을 이용한 경우, 이들 물질은, VIA홀을 형성하기 위해 에칭할 때의 반응성이 부족하여, VIA홀의 내면에 테이퍼 영역을 형성하는 것이 곤란하게 되어 있다.
예를 들면 SiC은 화학적 에칭이 곤란하기 때문에，드라이 에칭 등 스퍼터성이 강한 물리적인 에칭으로 된다. 따라서，VIA홀을 형성하는 경우에, 테이퍼 영역을 형성하는 것이 어려워, 수직한 VIA홀로 되기 쉽다.
그러나，Al 등으로 이루어지는 테이퍼 가공한 마스크층을 이용하면, GaN 기판 혹은 SiC 기판 등에 대해서도, VIA홀의 내면에 테이퍼 영역을 용이하게 형성할 수 있어, 단 끊김이 없는 VIA홀이 얻어진다.
또한，VIA홀을 형성하는 구멍의 한쪽의 개구가 크더라도, 전극(32) 측의 개구는 작아져 있다. 따라서，전극(32)을 크게 할 필요가 없어, 회로의 대형화가 방지된다.
<다단 VIA홀의 형성 공정 1>
본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에서는，상기한 소구경 VIA홀의 형성 공정에서, 접지 전극(37)을 형성하기 전에, 대구경 VIA홀을 더 형성하고，다단 VIA홀을 형성한 후, 접지 전극층(예를 들면, 도 5의 (c) 참조)을 형성하는 점에 특징을 갖는다.
도 5는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 적용되는 다단 VIA홀 형성 공정의 설명도로서, 도 5의 (a)는, 소구경의 VIA홀(30)의 형성 공정도, 도 5의 (b)는, 대구경의 VIA홀(20)의 형성 공정도, 도 5의 (c)는, 접지 전극(23)의 형성 공정도이다.
(a) 우선，도 5의 (a)에 도시한 바와 같이, 반절연성 기판(11)의 제1 표면 상에 전극(32)을 형성한 후, 상기한 소구경 VIA홀 형성 공정에 의해, 소구경 VIA홀(30)을 형성한다. 전술한 Al 등으로 이루어지는 테이퍼 가공한 마스크층을 이용함으로써, GaN 기판 혹은 SiC 기판 등으로 이루어지는 반절연성 기판(11)에 대해서도, 소구경 VIA홀(30)의 내면에 테이퍼 영역을 용이하게 형성할 수 있다. 또한，소구경 VIA홀(30)을 형성하는 구멍의 한쪽의 개구 폭 W1이 크고, 전극(32) 측의 개구 폭 W0은 작아져 있다. 따라서，전극(32)을 크게 할 필요가 없어, 회로의 대형화가 방지된다. 또한, 소구경 VIA홀(30)의 측벽은 반드시 테이퍼 형상을 가질 필요는 없으며, 실질적으로 대략 수직한 측벽면을 갖고 있어도 된다.
(b) 다음으로，도 5의 (b)에 도시한 바와 같이, 상기한 소구경 VIA홀 형성 공정과 마찬가지의 공정에 의해, 대구경 VIA홀(20)을 형성한다. 소구경 VIA홀 형성 공정과 다른 점은, 마스크 패턴(35)(도 3의 (a))의 폭을 넓게 형성한 점이다. 전술한 Al 등으로 이루어지는 테이퍼 가공한 마스크층을 이용함으로써, GaN 기판 혹은 SiC 기판 등으로 이루어지는 반절연성 기판(11)에 대해서도, 대구경 VIA홀(20)의 내면에 테이퍼 영역을 용이하게 형성할 수 있다. 또한，대구경 VIA홀(20)을 형성하는 구멍의 한쪽의 개구 폭 W2가 크고, 전극(32) 측의 개구 폭은 W0보다 크게 되어 있다. 에칭 시간을 제어함으로써, 소구경 VIA홀(30)의 부분을 깊이 D1만 남기고, 대구경 VIA홀(20)의 부분의 깊이를 D2로 설정할 수 있다.
(c) 다음으로，도 5의 (c)에 도시한 바와 같이, 증착 혹은 전기 도금 등의 방법에 의해, 반절연성 기판(11)의 제2 표면(이면), 대구경 VIA홀(20)의 내벽면(20b) 및 소구경 VIA홀(30)의 내벽면(30a)에, Au 등의 금속으로 이루어지는 접지 전극(23)을 형성하고，다단 VIA홀이 완성된다.
이 때, 전극(32)은 소구경 VIA홀을 구성하는 구멍의 개구가, 예를 들면 가로 막은 형태로 되어 있다.
접지 전극(23)을 확실하게 형성하기 위해서는, 소구경 VIA홀(30) 및 대구경 VIA홀(20)로 이루어지는 다단 VIA홀의 깊이 방향의 전체가 테이퍼 영역으로 되어 있는 것이 바람직하다.
전술한 다단 VR홀의 형성 공정 1을 적용한 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 도 5의 (c)에 도시한 바와 같이, 동작층 근방의 소구경 VIA홀(30)을 이용하여 표면 전극(32)과 미세한 면적에서 접속하고, 접지 근방의 구경을 넓힘으로써 접지 전극(23)에 접속되는 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)의 인덕턴스를 억제할 수 있다.
또한，도 1 및 도 2에 도시한 바와 같이, 대구경 VIA홀(20)을 반도체 칩의 외측으로 편심시킴으로써 발열 영역의 바로 아래에는 VIA홀에 의한 공동을 넓히지 않고, 열 방산의 효율을 향상할 수 있다.
또한，도 5의 (c)에 도시한 바와 같이, 소구경 VIA홀(30) 및 대구경 VIA 홀(20)로 이루어지는 다단 VIA홀의 깊이 방향의 전체가 테이퍼 영역으로 되어 있기 때문에 VIA홀의 단 끊김 등을 방지할 수 있다.
<다단 VIA홀의 형성 공정 2>
도 6은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 적용되는 다단 VIA홀 형성 공정의 다른 공정의 설명도로서, 도 6의 (a)는, 소구경 VIA홀(30)로 되는 깊이 D1의 홈의 형성 공정도, 도 6의 (b)는, 대구경 VIA홀(20)의 형성 공정도, 도 6의 (c)는, 접지 전극(23)의 형성 공정도를 나타낸다.
(a) 우선，도 6의 (a)에 도시한 바와 같이, 반절연성 기판(11)의 제1 표면 상에, 드라이 에칭 공정에 의해, 폭 W7, 깊이 D1의 홈을 형성한 후, 전극(32)을 형성한다. 이 공정에서는，전술한 도 4에 도시되는 에칭 장치를 적용할 수 있다.
(b) 다음으로，도 6의 (b)에 도시한 바와 같이, 도 3에서 설명한 소구경 VIA홀 형성 공정과 마찬가지의 공정에 의해, 대구경 VIA홀(20)을 형성한다. 소구경 VIA홀 형성 공정과 다른 점은, 마스크 패턴(35)(도 3의 (a))의 폭을 넓게 형성한 점이다. Al 등으로 이루어지는 테이퍼 가공한 마스크층을 이용함으로써, GaN 기판 혹은 SiC 기판 등으로 이루어지는 반절연성 기판(11)에 대해서도, 대구경 VIA홀(20)의 내면에 테이퍼 영역을 용이하게 형성할 수 있다. 또한，대구경 VIA홀(20)을 형성하는 구멍의 한쪽의 개구 폭 W4가 크고, 전극(32) 측의 개구 폭은 W7보다 크게 형성되어 있다. 에칭 시간을 제어함으로써, 반절연성 기판(11)의 제1 표면에서 깊이 D1만을 남기고, 대구경 VIA홀(20)의 부분의 깊이를 D2로 설정할 수 있다. 결과적으로, 도 6의 (b)에 도시한 바와 같이, 대구경 VIA홀(20)의 형성 공정에 의해, 전극(32)의 저부가 에칭되고, 폭 W3의 개구가 형성된다. 폭 W3을 구성하는 개구 구멍에 의해, 결과로서, 깊이 D1의 소구경 VIA홀이 형성되어 있다. 이 때, 전극(32)은 폭 W3을 구성하는 개구 구멍의 내벽을 피복하는 형태로 되어 있다.
(c) 다음으로，도 6의 (c)에 도시한 바와 같이, 증착 혹은 전기 도금 등의 방법에 의해, 반절연성 기판(11)의 제2 표면(이면) 및 대구경 VIA홀(20)의 내벽면(20b)에, Au 등의 금속으로 이루어지는 접지 전극(23)을 형성하고，다단 VIA홀이 완성된다.
이 때, 폭 W3을 구성하는 개구 구멍의 내벽을 피복하는 전극(32)은, 접지 전극(23)에 접속되어 있다.
접지 전극(23)을 확실하게 형성하기 위해서는, 깊이 D1, 폭 W3의 개구를 갖는 소구경 VIA홀과, 대구경 VIA홀(20)로 이루어지는 다단 VIA홀의 깊이 방향의 전체가 테이퍼 영역으로 되어 있는 것이 바람직하다.
전술한 다단 VIA홀의 형성 공정 2를 적용한 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 의하면, 도 6의 (c)에 도시한 바와 같이, 동작층 근방의 소구경 VIA홀(30)을 이용하여 표면 전극(32)과 미세한 면적에서 접속하고, 접지 근방의 구경을 넓힘으로써 접지 전극(23)에 접속되는 소스 단자 전극(18)(18-1, 18-2, 18-3, 18-4, 18-5)의 인덕턴스를 억제할 수 있다.
또한，도 1 및 도 2에 도시한 바와 같이, 대구경 VIA홀(20)을 반도체 칩의 외측으로 편심시킴으로써 발열 영역의 바로 아래에는 VIA홀에 의한 공동을 넓히지 않고, 열 방산의 효율을 향상할 수 있다.
또한，도 6의 (c)에 도시한 바와 같이, 소구경 VIA홀(30)과 저부에서 접한 대구경 VIA홀(20)로 이루어지는 다단 VIA홀의 깊이 방향의 전체가 테이퍼 영역으로 되어 있기 때문에 VIA홀의 단 끊김 등을 방지할 수 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법에 의하면, 동작층 근방의 소구경의 VIA홀을 이용하여 표면 전극과 미세한 면적에서 접속하고, 접지 근방의 구경을 넓힘으로써 접지용 전극에 접속되는 소스 단자 전극의 인덕턴스를 억제할 수 있다.
또한，본 발명의 제1 실시 형태 따른 반도체 장치 및 그 제조 방법에 의하면, 대구경 VIA홀을 반도체 칩의 외측으로 편심시킴으로써 발열 영역의 바로 아래에는 대구경 VIA홀에 의한 공동을 넓히지 않고, 열 방산의 효율을 향상할 수 있다.
또한，본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법에 의하면, 소구경 VIA홀과 대구경 VIA홀로 이루어지는 다단 VIA홀의 내벽면에 내경의 폭이 변화하는 테이퍼 영역이 형성되고, VIA홀의 내벽면에 도전층이 확실하게 형성되어, 단 끊김이 없는 VIA홀을 형성할 수 있다.
[그 밖의 기타 실시 형태]
상기한 바와 같이, 본 발명은 제1 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백하게 될 것이다.
또한，증폭 소자는 FET(Field Effect Transistor)에 한하지 않고, HEMT(High Electron Mobility Transistor)나 LDMOS(Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor)나 HBT(Hetero-junction Bipolar Transistor) 등 다른 증폭 소자에도 적용할 수 있는 것은 물론이다.
이와 같이, 본 발명은 여기에서는 기재하지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서，본 발명의 기술적 범위는 상기한 설명으로부터 타당한 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 동작층 근방의 소구경의 VIA홀을 이용하여 표면 전극과 미세한 면적에서 접속하고, 접지 근방의 구경을 넓힘으로써 접지용 전극에 접속되는 소스 단자 전극의 인덕턴스를 억제할 수 있다.
또한，본 발명의 반도체 장치 및 그 제조 방법에 의하면, 대구경 VIA홀을 반도체 칩의 외측으로 편심시킴으로써 발열 영역의 바로 아래에는 대구경 VIA홀에 의한 공동을 넓히지 않고, 열 방산의 효율을 향상할 수 있다.
또한，본 발명의 반도체 장치 및 그 제조 방법에 의하면, 소구경 VIA홀과 대구경 VIA홀로 이루어지는 다단 VIA홀의 내벽면에 내경의 폭이 변화하는 테이퍼 영역이 형성되고, VIA홀의 내벽면에 도전층이 확실하게 형성되어, 단 끊김이 없는 VFL홀을 형성할 수 있다.
본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법은, SiC 기판이나 GaN 웨이퍼 기판 등의 박층화가 곤란한 반도체 장치에 적용되며, 내부 정합형 전력 증폭 소자, 전력 MMIC(Monolithic Microwave Integrated Circuit), 마이크로파 전력 증폭기, 밀리파 전력 증폭기 등의 폭넓은 적용 분야를 갖는다.

Claims (18)

  1. 반도체 장치로서,
    반절연성 기판과,
    상기 반절연성 기판의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 반절연성 기판의 제1 표면과는 반대측의 제2 표면에 배치된 접지 도체와,
    상기 반절연성 기판의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 반절연성 기판 상에 형성된 동작층과,
    상기 제1 표면에 배치된 제1 VIA홀과, 상기 제2 표면에 배치되며 상기 제1 VIA홀보다 큰 구경을 갖는 제2 VIA홀로 이루어지는 다단 VIA홀과,
    상기 다단 VIA홀의 내벽면 및 상기 반절연성 기판의 상기 제2 표면에 형성되고, 상기 제1 표면에 배치된 상기 소스 단자 전극에 대하여 상기 반절연성 기판의 상기 제2 표면측에 배치된 접지 도체로부터 접속된 접지 전극
    을 구비하고,
    상기 제2 VIA홀의 중심이 상기 제1 VIA홀의 중심보다 편심되어 있고,
    상기 제1 VIA홀이, 상기 제2 표면측에 위치하는 부분의 내경의 폭이 상기 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 테이퍼 영역을 가짐과 함께,
    상기 제2 VIA홀은, 상기 제2 표면측에 위치하는 부분의 내경의 폭이 상기 제1 표면측에 위치하는 부분의 내경의 폭보다 큰 테이퍼 영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 반절연성 기판은, SiC 기판, GaN 기판, 사파이어 기판, 또는 다이아몬드 기판이거나, 상기 반절연성 기판 상에 GaN 에피택셜층을 형성한 기판, 또는 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143654B1 (en) * 2008-01-16 2012-03-27 Triquint Semiconductor, Inc. Monolithic microwave integrated circuit with diamond layer
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
US20110018013A1 (en) * 2009-07-21 2011-01-27 Koninklijke Philips Electronics N.V. Thin-film flip-chip series connected leds
JP5631607B2 (ja) * 2009-08-21 2014-11-26 株式会社東芝 マルチチップモジュール構造を有する高周波回路
TWI515930B (zh) * 2010-05-31 2016-01-01 精材科技股份有限公司 發光二極體次基板、發光二極體封裝及其製造方法
JP5649357B2 (ja) * 2010-07-30 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置及び製造方法
JP5760394B2 (ja) * 2010-11-05 2015-08-12 三菱電機株式会社 ビアホールの製造方法およびビアホールを有する半導体素子の製造方法
US8853857B2 (en) 2011-05-05 2014-10-07 International Business Machines Corporation 3-D integration using multi stage vias
KR101813180B1 (ko) * 2011-06-28 2017-12-29 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
CN104205350B (zh) * 2012-03-12 2016-07-06 三菱电机株式会社 太阳能电池单元的制造方法
KR101988893B1 (ko) 2012-12-12 2019-09-30 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
DE102015117286B4 (de) * 2015-10-09 2018-04-05 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte
US10672877B2 (en) * 2018-02-06 2020-06-02 Integrated Device Technology, Inc. Method of boosting RON*COFF performance
US10629526B1 (en) 2018-10-11 2020-04-21 Nxp Usa, Inc. Transistor with non-circular via connections in two orientations
JP2021052025A (ja) * 2019-09-20 2021-04-01 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
US11356070B2 (en) 2020-06-01 2022-06-07 Wolfspeed, Inc. RF amplifiers having shielded transmission line structures
US11670605B2 (en) 2020-04-03 2023-06-06 Wolfspeed, Inc. RF amplifier devices including interconnect structures and methods of manufacturing
US11837457B2 (en) * 2020-09-11 2023-12-05 Wolfspeed, Inc. Packaging for RF transistor amplifiers
EP4297070A4 (en) 2021-02-17 2024-04-03 Mitsubishi Electric Corporation NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING NITRIDE SEMICONDUCTOR DEVICE

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343071A (en) * 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62211962A (ja) * 1986-03-12 1987-09-17 Fujitsu Ltd 高周波半導体装置の製造方法
JPS63278368A (ja) * 1987-05-11 1988-11-16 Nec Corp 半導体基板のバイアホ−ル形成方法
JPH07118619B2 (ja) 1989-04-27 1995-12-18 三菱電機株式会社 抵抗帰還型増幅器
JP2773899B2 (ja) 1989-05-23 1998-07-09 沖電気工業株式会社 半導体素子の電極の製造方法
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2616380B2 (ja) * 1993-05-14 1997-06-04 日本電気株式会社 半導体装置の製造方法
JP2001028425A (ja) * 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002026270A (ja) * 2000-07-10 2002-01-25 Nec Corp 半導体装置の製造方法
JP2002217194A (ja) * 2001-01-15 2002-08-02 Hitachi Ltd 半導体装置
JP2003078127A (ja) * 2001-08-31 2003-03-14 Kyocera Corp 半導体装置およびその製造方法
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
EP1693891B1 (en) 2005-01-31 2019-07-31 IMEC vzw Method of manufacturing a semiconductor device
JP4821214B2 (ja) * 2005-08-26 2011-11-24 三菱電機株式会社 カスコード接続回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343071A (en) * 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes

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Publication number Publication date
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JP5100185B2 (ja) 2012-12-19
TW200841455A (en) 2008-10-16
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EP2133909A4 (en) 2011-03-16
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