JPS63278368A - 半導体基板のバイアホ−ル形成方法 - Google Patents
半導体基板のバイアホ−ル形成方法Info
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- JPS63278368A JPS63278368A JP11520687A JP11520687A JPS63278368A JP S63278368 A JPS63278368 A JP S63278368A JP 11520687 A JP11520687 A JP 11520687A JP 11520687 A JP11520687 A JP 11520687A JP S63278368 A JPS63278368 A JP S63278368A
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板のバイアホール形成方法に関し、特
に半導体基板を貫通し、その表面と裏面の電極を接続す
るバイアホール接地構造、例えばＧａＡｓＭＭＩＣのソ
ース電極直下のバイアホール加工等を行うような半導体
基板のバイアホール形成方法に関する。
に半導体基板を貫通し、その表面と裏面の電極を接続す
るバイアホール接地構造、例えばＧａＡｓＭＭＩＣのソ
ース電極直下のバイアホール加工等を行うような半導体
基板のバイアホール形成方法に関する。
従来、かかるＧａＡｓＭＭＩＣ５例えば分布型増幅器な
どは寄生ソースインダクタンスＬ ９を低減させるため
にソース電極直下のＧａＡｓ基板を貫通し裏面電極と接
地したバイアホール構造をとっている。
どは寄生ソースインダクタンスＬ ９を低減させるため
にソース電極直下のＧａＡｓ基板を貫通し裏面電極と接
地したバイアホール構造をとっている。
第４図（ａ）、（ｂ）はそれぞれかがる従来の一例を説
明するための半導体基板の平面図および断面図である。
明するための半導体基板の平面図および断面図である。
第４図（ａ）に示すようにＧａＡｓＭＭＩＣはＧａＡｓ
基板ｌ上に二つのソース電極３．ドレイン電極７および
ゲート電極８を有している。このソース電極３に反対側
の基板裏面からバイアホールを形成していく。
基板ｌ上に二つのソース電極３．ドレイン電極７および
ゲート電極８を有している。このソース電極３に反対側
の基板裏面からバイアホールを形成していく。
次に、第４図（ｂ）のＡ−Ａ’凹断面示すように、Ｇａ
Ａｓ基板１の裏面に形成したレジスト９側よりソース電
極に達するバイアホール６が形成される。
Ａｓ基板１の裏面に形成したレジスト９側よりソース電
極に達するバイアホール６が形成される。
この半導体基板１におけるバイアホール６の加工をケミ
カルウェットエツチングで行う場合、そのエツチング特
性としてサイドエツチングが大きいことから隣接するバ
イアホール６相互が接触しないようにバイアホール６の
間隔を必要以上に離さなければならない。このバイアホ
ール間距離が長くなると素子の性能を決める最大有能利
得（ＭＡＧ）が低下し実用利得の確保が困難になる。
カルウェットエツチングで行う場合、そのエツチング特
性としてサイドエツチングが大きいことから隣接するバ
イアホール６相互が接触しないようにバイアホール６の
間隔を必要以上に離さなければならない。このバイアホ
ール間距離が長くなると素子の性能を決める最大有能利
得（ＭＡＧ）が低下し実用利得の確保が困難になる。
そこで、バイアホール間距離を短縮するためにサイドエ
ッチのない垂直加工が可能なエツチング方法のひとつと
して、最近レーザによる加工が試みられている。使用す
るレーザとしてはガスレーザや固体レーザがあり、前者
はエキシマレーザ、後者はＹＡＧレーザ等がある。
ッチのない垂直加工が可能なエツチング方法のひとつと
して、最近レーザによる加工が試みられている。使用す
るレーザとしてはガスレーザや固体レーザがあり、前者
はエキシマレーザ、後者はＹＡＧレーザ等がある。
第５図（ａ）、（ｂ）はそれぞれかかるレーザ加工によ
る半導体基板の平面図および断面図である。
る半導体基板の平面図および断面図である。
第５図（ａ）、（ｂ）に示すように、レーザ加工による
バイアホール６が矩形状に形成され、ソース電極３が小
さくなるとともに、バイアホール６の間隔が短縮させる
以外は第４図＜ａ）。
バイアホール６が矩形状に形成され、ソース電極３が小
さくなるとともに、バイアホール６の間隔が短縮させる
以外は第４図＜ａ）。
（ｂ）に示すエツチング加工の例と同じである。
かかるレーザ加工によると、何れも数μｍ〜数十μｍの
矩形１円形のビーム照射ができ垂直断面を有するバイア
ホール６の形成が可能である。従って、ケミカルウェッ
トエツチング法のようなサイドエツチングが無く、バイ
アホール６間距離を短縮でき、且つ素子寸法を小さくす
ることができる。
矩形１円形のビーム照射ができ垂直断面を有するバイア
ホール６の形成が可能である。従って、ケミカルウェッ
トエツチング法のようなサイドエツチングが無く、バイ
アホール６間距離を短縮でき、且つ素子寸法を小さくす
ることができる。
第６図は前述した第５図（ａ）、（ｂ）におけるバイア
ホールをレーザ加工により形成した半導体基板の断面図
である。
ホールをレーザ加工により形成した半導体基板の断面図
である。
第６図に示すように、かかる垂直方向に形成されたバイ
アホールを有する半導体基板１に対し、ソース電極３に
接続するためＡｕ層１０をスパッタ蒸着により被着させ
る。尚、この場合、蒸着時間が短かければ図示のように
裏面側入口部および底部だけになり、長くしても金属の
厚さは不均一にならざるを得ない。
アホールを有する半導体基板１に対し、ソース電極３に
接続するためＡｕ層１０をスパッタ蒸着により被着させ
る。尚、この場合、蒸着時間が短かければ図示のように
裏面側入口部および底部だけになり、長くしても金属の
厚さは不均一にならざるを得ない。
上述した従来のレーザによるバイアホール加工方法は、
垂直断面が形成できるので素子寸法の短縮が図れる反面
、接地用金属層であるＡｕ層を被覆性に優れるスパッタ
蒸着法で被着しても、開口幅４０μｍ、深さ１５０μｍ
のバイアホール内壁へのメタル被覆は一様にならないと
いう欠点がある。
垂直断面が形成できるので素子寸法の短縮が図れる反面
、接地用金属層であるＡｕ層を被覆性に優れるスパッタ
蒸着法で被着しても、開口幅４０μｍ、深さ１５０μｍ
のバイアホール内壁へのメタル被覆は一様にならないと
いう欠点がある。
本発明の目的は、かかるバイアホール内壁に対する金属
層の被着性を向上させ、以てソース電極等への電気的接
続を確実に実現する半導体基板のバイアホール形成方法
を提供することにある。
層の被着性を向上させ、以てソース電極等への電気的接
続を確実に実現する半導体基板のバイアホール形成方法
を提供することにある。
本発明の半導体基板のバイアホール形成方法は半導体基
板に対しレーザビーム照射面積を段階的あるいは連続的
に且つ縮小あるいは拡大可変しながら貫通加工するよう
に構成される。
板に対しレーザビーム照射面積を段階的あるいは連続的
に且つ縮小あるいは拡大可変しながら貫通加工するよう
に構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の第一の実施例を説明す
るための工程順に示した半導体基板の断面図である。
るための工程順に示した半導体基板の断面図である。
第１図（ａ）に示すように、まづ厚み１５０μｍのＧａ
Ａｓ基板１の基板表面２にソース電極３を形成したＧａ
ＡｓＭＭＩＣに対し、貫通すべきソース電極３の直下に
レーザビーム４が照射できるように位置合せする。次に
、このレーザビーム４には、例えばＸｅ−ｃｅエキシマ
レーザ（波長３０８ｎｍ）を用い、レーザのエネルギー
密度を１パルス当り１５ Ｊ ／ｃｍ２．パルスレート
を５゜Ｈｚの条件で照射する。このときのレーザスポッ
ト寸法は６０μｍ角で１秒間照射し垂直方向にエツチン
グする。このエツチングの深さは約５０μｍである。
Ａｓ基板１の基板表面２にソース電極３を形成したＧａ
ＡｓＭＭＩＣに対し、貫通すべきソース電極３の直下に
レーザビーム４が照射できるように位置合せする。次に
、このレーザビーム４には、例えばＸｅ−ｃｅエキシマ
レーザ（波長３０８ｎｍ）を用い、レーザのエネルギー
密度を１パルス当り１５ Ｊ ／ｃｍ２．パルスレート
を５゜Ｈｚの条件で照射する。このときのレーザスポッ
ト寸法は６０μｍ角で１秒間照射し垂直方向にエツチン
グする。このエツチングの深さは約５０μｍである。
次に第１図（ｂ）に示すようにレーザビーム４のスポッ
ト寸法を５０μｍ角に絞り１秒間照射し同様の深さにエ
ツチングしていく。
ト寸法を５０μｍ角に絞り１秒間照射し同様の深さにエ
ツチングしていく。
次に、第１図（ｃ）に示すように、順次一定時間照射す
る度にレーザビームのスポット寸法を小さく可変し、ソ
ース電極３に達するまで貫通させ階段状のバイアホール
６を形成する。
る度にレーザビームのスポット寸法を小さく可変し、ソ
ース電極３に達するまで貫通させ階段状のバイアホール
６を形成する。
第２図（ａ）〜（ｄ）は本発明の第二の実施例を説明す
るための工程順に示した半導体基板の断面図である。
るための工程順に示した半導体基板の断面図である。
本実施例は前述の第一の実施例とは逆の手法を用いて実
現するものである。
現するものである。
第２図（ａ）に示すように、まづＧａＡｓ基板１の基板
裏面５側にレーザビーム４をレーザスポット寸法２０μ
ｍ角で１秒間照射し基板１を基板表面２側に形成したソ
ース電極３に向かって垂直方向にエツチングする。
裏面５側にレーザビーム４をレーザスポット寸法２０μ
ｍ角で１秒間照射し基板１を基板表面２側に形成したソ
ース電極３に向かって垂直方向にエツチングする。
続いて第２図（ｂ）に示すように、レーザビーム４のス
ポット寸法を３０μｍ角に拡大して１秒間照射し、前述
のエツチング幅よりも広くエツチングする。
ポット寸法を３０μｍ角に拡大して１秒間照射し、前述
のエツチング幅よりも広くエツチングする。
次に、第２図（ｃ）に示すように、レーザビーム４のス
ポット寸法を４０μｍ角に拡大して基板１を同様に更に
広い幅にエツチングしていく。
ポット寸法を４０μｍ角に拡大して基板１を同様に更に
広い幅にエツチングしていく。
このようにレーザビーム４のスポット寸法を段階的に大
きく可変していくことにより、第２図（ｄ）に示すよう
に、ＧａＡｓ基板１の基板表面２側に形成されたソース
電極３に達する哨扱状のバイアホール６を形成すること
ができる。
きく可変していくことにより、第２図（ｄ）に示すよう
に、ＧａＡｓ基板１の基板表面２側に形成されたソース
電極３に達する哨扱状のバイアホール６を形成すること
ができる。
第３図は第１図（ａ）〜（ｃ）および第２図（ａ）〜（
ｄ）において説明したように、本発明により形成された
バイアホールを有する半導体基板の断面図である。
ｄ）において説明したように、本発明により形成された
バイアホールを有する半導体基板の断面図である。
第３図に示すように、前述したレーザビームのスポット
寸法を大きくしていく方法で形成したバイアホール６内
及びソース電極３．基板裏面２にスポツタ蒸着法で接地
用メタルであるＡｕ層１０を被着させる。このようにバ
イアホール６の幅が基板裏面５から基板表面２に向って
階段状に狭く形成することにより、Ａｕ層１０の被覆性
が良くなり、且つ壁面および底面に一様なメタライズが
できる。
寸法を大きくしていく方法で形成したバイアホール６内
及びソース電極３．基板裏面２にスポツタ蒸着法で接地
用メタルであるＡｕ層１０を被着させる。このようにバ
イアホール６の幅が基板裏面５から基板表面２に向って
階段状に狭く形成することにより、Ａｕ層１０の被覆性
が良くなり、且つ壁面および底面に一様なメタライズが
できる。
以上説明したように、本発明はレーザビームのスポット
寸法を段階的に縮小あるいは拡大可変することにより、
階段状のバイアホールを形成できるので、バイアホール
間距離を短縮したまま接地用メタルの被覆性を向上させ
ることができる効果がある。
寸法を段階的に縮小あるいは拡大可変することにより、
階段状のバイアホールを形成できるので、バイアホール
間距離を短縮したまま接地用メタルの被覆性を向上させ
ることができる効果がある。
第１図（ａ）〜（Ｃ）は本発明の第一の実施例を説明す
るための工程順に示した半導体基板の断面図、第２図（
ａ）〜（ｄ）は本発明の第二の実施例を説明するための
工程順に示した半導体基板の断面図、第３図は本発明に
より形成されたバイアホールを有する半導体基板の断面
図、第４図（ａ＞、（ｂ）はそれぞれ従来の一例を説明
するための半導体基板の平面図および断面図、第５図（
ａ）、（ｂ）はそれぞれ従来の他の例を説明するための
半導体基板の平面図および断面図、第６図は第５図（ａ
）、（ｂ）に示すように従来の方法により形成されたバ
イアホールを有する半導体基板の断面図である。 １・・・ＧａＡｓ基板、２・・・基板表面、３・・・ソ
ース電極、４・・・レーザビーム、５・・・基板裏面、
６・・・バイアホール、１０・・・Ａｕ層。 ≦− 代理人 弁理士 内 原 晋（マ： く二” 第１図 第２図 第３図 第４図 第６図
るための工程順に示した半導体基板の断面図、第２図（
ａ）〜（ｄ）は本発明の第二の実施例を説明するための
工程順に示した半導体基板の断面図、第３図は本発明に
より形成されたバイアホールを有する半導体基板の断面
図、第４図（ａ＞、（ｂ）はそれぞれ従来の一例を説明
するための半導体基板の平面図および断面図、第５図（
ａ）、（ｂ）はそれぞれ従来の他の例を説明するための
半導体基板の平面図および断面図、第６図は第５図（ａ
）、（ｂ）に示すように従来の方法により形成されたバ
イアホールを有する半導体基板の断面図である。 １・・・ＧａＡｓ基板、２・・・基板表面、３・・・ソ
ース電極、４・・・レーザビーム、５・・・基板裏面、
６・・・バイアホール、１０・・・Ａｕ層。 ≦− 代理人 弁理士 内 原 晋（マ： く二” 第１図 第２図 第３図 第４図 第６図
Claims (2)
- （１）レーザビームにより半導体基板を貫通加工する半
導体基板のバイアホール形成方法において、前記半導体
基板に対しレーザビーム照射面積を段階的にあるいは連
続的に且つ縮小あるいは拡大可変しながら貫通加工する
ことを特徴とする半導体基板のバイアホール形成方法。 - （２）バイアホール断面を階段状にした特許請求の範囲
第１項記載の半導体基板のバイアホール形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11520687A JPS63278368A (ja) | 1987-05-11 | 1987-05-11 | 半導体基板のバイアホ−ル形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11520687A JPS63278368A (ja) | 1987-05-11 | 1987-05-11 | 半導体基板のバイアホ−ル形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278368A true JPS63278368A (ja) | 1988-11-16 |
Family
ID=14656985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11520687A Pending JPS63278368A (ja) | 1987-05-11 | 1987-05-11 | 半導体基板のバイアホ−ル形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278368A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02292827A (ja) * | 1989-05-02 | 1990-12-04 | Nec Corp | 半導体装置の製造方法 |
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-
1987
- 1987-05-11 JP JP11520687A patent/JPS63278368A/ja active Pending
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