KR102064880B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 개념에 따른 반도체 장치는 하부 비아홀을 가지는 기판; 상기 기판의 상면을 노출시키는 개구부를 가지는 에피층; 상기 기판의 상면 상에 제공되고, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩; 상기 제1 전극과 연결된 상부 금속막; 상기 상부 금속막 상에 배치되고, 상부 비아홀을 가지는 지지기판; 상기 지지기판 상에 배치되어, 상기 상부 비아홀 내로 연장된 상부 패드; 상기 개구부 내에 배치되어, 제2 전극과 연결된 하부패드; 및 상기 기판의 하면을 덮으며, 상기 하부 비아홀을 통해 상기 하부 패드와 연결된 하부 금속막을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{Semiconductor device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 기판에 비아홀을 형성하는 방법에 관한 것이다.
전자 기기의 소형화가 진행됨에 따라, 반도체 장치의 고밀도, 고집적화가 급속히 진행되고 있다. 반도체 칩은 와이어 본딩에 의하여 외부회로와 전기적으로 연결될 수 있다. 와이어의 저항 및 인덕턴스 성분은 회로동작에 있어 원하지 않는 요소로서 작용할 수 있다. 또한, 반도체 칩을 둘러싸는 패드로 인하여, 반도체 장치의 면적이 증가되는 문제점이 제기되고 있다.
반도체 장치는 반도체 칩에서 발생하는 열을 외부로 방출하여, 반도체 장치의 손상을 방지해야 한다. 반도체 칩에서 발생하는 열은 일반적으로 기판을 통해 방출될 수 있다. 그러나, 기판의 열저항이 큰 경우, 열 방출이 충분하지 않을 수 있다, 이에 따라, 반도체 칩의 온도가 상승하여 반도체 장치가 불안정하게 작동하는 문제점이 제기되고 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 장치에 관한 것이다.
본 발명의 해결하고자 하는 다른 기술적 과제는 고집적화된 반도체 장치에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다. 일 실시예에 따르면, 반도체 장치 제조방법은 서로 대향하는 상면 및 하면을 가지는 기판을 제공하는 것; 상기 기판의 상면 상에 에피층을 형성하는 것; 상기 기판의 상면에 접촉하는 하부패드를 형성하는 것; 상기 에피층 상에 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩을 형성하는 것; 상기 기판을 관통하는 하부 비아홀을 형성하여, 상기 하부패드를 노출시키는 것; 및 상기 기판의 하면을 덮으며, 상기 하부 비아홀 내로 연장되어 상기 하부패드와 접하는 하부 금속막을 형성하는 것을 포함하되, 상기 하부패드를 형성하는 것은 상기 에피층을 제거하여 상기 기판의 상면을 노출시키는 것; 및 상기 노출된 상면 상에 하부패드를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체칩을 형성하는 것은 상기 반도체 칩 상에 상기 제1 전극을 노출시키는 절연막을 형성하는 것; 상기 절연막을 덮으며, 상기 제1 전극과 접하는 상부 금속막을 형성하는 것; 상기 상부 금속막 상에 상부 비아홀을 가지는 지지기판을 형성하는 것; 및 상기 지지기판 상에 상기 상부 비아홀 내로 연장된 상부 패드를 형성하는 것을 더 포함하되, 상기 상부 패드는 상기 상부 금속막을 통하여 상기 제1 전극과 연결될 수 있다.
일 실시예에 따르면, 상기 하부 비아홀을 형성하는 것은 상기 기판의 하면을 연마하는 것 및 상기 기판의 하면을 식각하여 상기 하부 패드를 노출시키는 것 포함할 수 있다.
일 실시예에 따르면, 상기 하부패드는 상기 기판 및 상기 제2 전극 사이에 개재되며, 상기 제2 전극과 수직적으로 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이며, 상기 제3 전극은 게이트 전극일 수 있다.
일 실시예에 따르면, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 에미터 전극이고, 다른 하나는 컬렉터 전극이며, 상기 제3 전극은 베이스 전극일 수 있다.
본 발명의 개념에 따른 반도체 장치는 서로 대향되는 상면 및 하면을 가지고, 그 내부를 관통하는 하부 비아홀을 가지는 기판; 상기 기판의 상면에 배치되며, 개구부를 가지는 에피층; 상기 개구부 내에 배치된 하부 패드; 상기 에피층 상에 제공되며, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩; 및 상기 기판의 하면을 덮으며, 상기 하부 비아홀을 통해 상기 하부 패드와 연결된 하부 금속막을 포함하되, 상기 개구부는 상기 기판의 상면을 노출시킬 수 있다.
일 실시예에 따르면, 상기 하부 패드는 상기 제2 전극과 제1 면; 상기 제1 면과 대향하는 제2 면; 및 그리고 상기 제1 면과 제2 면을 잇는 측면을 포함하고, 상기 측면은 상기 에피층에 접할 수 있다.
일 실시예에 따르면, 상기 반도체 칩 상에 제공되어, 상기 제1 전극을 노출시키는 절연막; 상기 절연막을 덮으며, 상기 제1 전극과 연결된 상부 금속막; 상기 상부 금속막 상에 배치되고, 상부 비아홀을 가지는 지지기판; 상기 지지기판 상에 배치되어, 상기 상부 비아홀 내로 연장된 상부 패드를 더 포함하되, 상기 상부 비하홀은 상기 상부 금속막을 노출시킬 수 있다.
일 실시예에 따르면, 상기 제1 전극은 드레인 전극이고, 상기 제2 전극은 소스 전극이고, 기 제3 전극은 게이트 전극일 수 있다.
본 발명의 개념에 따른 반도체 장치는 서로 대향되는 상면 및 하면을 가지는 기판; 상기 기판의 상면 상에 제공되어, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체칩; 상기 반도체 칩 상에 제공되고, 상기 제1 전극과 전기적으로 연결된 상부 금속막; 상기 상부 금속막 상에 배치된 지지기판; 상기 지지기판 상에 배치되어, 상기 상부 금속막과 전기적으로 연결되는 상부 패드; 상기 기판 및 상기 제2 전극 사이에 개재된 하부패드; 및 상기 기판의 하면을 덮는 하부 금속막을 포함하되, 상기 기판은 상기 하부 패드를 노출시키는 하부 비아홀을 가지고, 상기 하부 금속막은 상기 하부 비아홀 내로 연장되어, 상기 하부 패드와 접촉할 수 있다.
일 실시예에 따르면, 상기 기판의 상면 상에 차례로 적층된 버퍼층 및 채널층을 더 포함할 수 있다.
일 실시예에 따르면, 제 12항에 있어서, 상기 하부패드는 상기 제2 전극과 접하는 제1 면; 상기 제1 면과 이격되며, 상기 기판의 상면과 접하는 제2 면; 상기 제1 면 및 제2 면을 잇는 측면을 포함하되, 상기 측면은 상기 버퍼층 및 상기 채널층에 접할 수 있다.
일 실시예에 따르면, 상기 상부 금속막은 상기 제1 전극과 접하는 제1 상부금속막 및 상기 제2 전극과 접하는 제2 상부금속막을 포함하고, 상기 제1 상부 금속막은 상기 제2 상부금속막과 이격배치될 수 있다.
일 실시예에 따르면, 상기 상부패드는 상기 제1 전극과 수직적으로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 제2 전극이고, 다른 하나는 드레인 전극이고, 상기 제3 전극은 게이트 전극일 수 있다.
일 실시예에 따르면, 상기 기판은 10 내지 100μm의 두께를 가질 수 있다.
본 발명에 개념에 따르면, 에피층이 패터닝되어 기판의 상면이 노출되고, 하부 패드는 노출된 기판의 상면과 접촉하도록 형성될 수 있다. 이에 따라, 하부 비아홀의 형성공정에서 에피층의 식각이 생략될 수 있다. 기판의 두께가 축소되어, 하부 비아홀이 보다 용이하게 형성될 수 있다. 상부 패드는 제1 전극과 수직적으로 이격 배치될 수 있다. 하부 패드는 제2 전극과 수직적으로 중첩되도록 배치될 수 있다. 본 반도체 장치는 상부 패드가 제1 전극과 수평적으로 이격되고, 하부 패드가 제2 전극과 수평적으로 이격되는 장치보다 그 면적 및 크기가 감소할 수 있다. 따라서, 반도체 장치의 고집적화가 가능할 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 아래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 3 내지 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
도 11 내지 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 반도체 장치(1)는 기판(100), 반도체 칩(200), 절연막(300), 상부 금속막(400), 상부 패드(P1), 하부 패드(P2), 지지기판(500), 및 하부 금속막(600)을 포함할 수 있다. 반도체 칩(200)은 제1 전극(210), 제2 전극(220), 및 제3 전극(230)을 포함할 수 있다.
기판(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 기판(100)은 하부 패드(P2)를 노출시키는 하부 비아홀(H2)을 가질 수 있다. 하부 비아홀(H2)은 기판의 하면(100b)으로부터 상면(100a)을 관통할 수 있다. 기판(100)은 10 내지 100μm의 두께를 가질 수 있다. 기판(100)이 100μm 이하의 두께를 가짐에 따라, 반도체 칩(200)에서 발생한 열이 기판(100)을 통하여 외부로 방출될 수 있다. 기판(100)은 반도체 물질, 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 아세나이트(GaAs), 인화인듐(InP), 또는 갈륨 나이트라이드(GaN)를 포함할 수 있다. 다른 예로, 기판(100)은 알루미늄 산화물(Al2O3)을 포함하는 사파이어 기판일 수 있다.
기판(100)은 상면(100a) 상에 차례로 적층된 버퍼층(111) 및 채널층(121)을 포함할 수 있다. 버퍼층(111) 및 채널층(121) 은 에피텍셜층일 수 있다. 버퍼층(111)은 갈륨 나이트라이드(GaN)와 같은 질화물을 포함할 수 있다. 채널층(121)은 알루미늄 갈륨 나이트라이드(AlGaN)와 같은 질화물을 포함할 수 있다. 트렌지션층(101)이 기판(100) 및 채널층(121) 사이에 개재될 수 있다. 트렌지션층(101)은 알루미늄 나이트라이드(AlN) 또는 인듐 알루미늄 나이트라이드(InAlN)와 같은 질화물을 포함할 수 있다. 트렌지션층(101), 버퍼층(111), 및 채널층(121)은 기판의 상면(100a)을 노출시키는 개구부(150)를 가질 수 있다.
하부 패드(P2)는 기판(100) 및 제2 전극(220) 사이에 개재될 수 있다. 하부 패드(P2)는 제2 전극(220)과 접하는 제1 면(P2a), 상기 제1 면(P2a)과 대향되며 기판(100)과 접하는 제2 면(P2b), 및 제1 면(P2a) 및 제2 면(P2b)을 잇는 측면(P2c)을 가질 수 있다. 하부 패드의 제1 면(P2a)은 기판의 상면(100a)과 공면(coplannar)을 이룰 수 있다. 하부 패드(P2)의 측면(P2c)은 버퍼층(111) 및 채널층(121) 과 접할 수 있다. 하부 패드(P2)는 기판(100)에 대하여 식각 선택성이 높은 물질을 포함할 수 있다. 하부 패드(P2)는 전도성 물질을 포함할 수 있다. 예를 들어, 하부 패드(P2)는 티타늄(Ti), 금(Au) 또는 니켈(Ni)와 같은 금속, 또는 인듐주석산화물(ITO)와 같은 투명 전도성 산화물을 포함할 수 있다.
반도체 칩(200)이 기판(100) 상에 배치될 수 있다. 반도체 칩(200)의 일부는 하부 패드(P2) 상에 배치되어, 하부 패드(P2)와 전기적으로 연결될 수 있다. 반도체 칩(200)은 HEMT(High Electron Mobility Transistor) 소자일 수 있다.
제1 전극(210) 및 제2 전극(220)이 기판의 상면(100a) 상에 수평적으로 이격 배치될 수 있다. 제2 전극(220)은 하부 패드(P2) 상에 배치되어, 하부 패드(P2)와 접촉할 수 있다. 본 발명의 제2 전극(220)은 하부 패드(P2)와 수직적으로 중첩되도록 배치됨에 따라, 제2 전극(220)이 기판(100) 상에서 하부 패드(P2)와 수평적으로 이격 배치되는 경우보다 반도체 장치(1)의 단면적이 감소할 수 있다. 제1 전극(210) 및 제2 전극(220) 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 전극(210) 및 제2 전극(220)은 전도성 물질, 예를 들어. 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 또는 금(Au)과 같은 금속을 포함할 수 있다.
제3 전극(230)이 기판의 상면(100a) 상에 제공될 수 있다. 제3 전극(230)은 제1 전극(210) 및 제2 전극(220) 사이에 배치되며, T자 형태를 가질 수 있다. 제3 전극(230)은 게이트 전극일 수 있다. 제3 전극(230)은 전도성 물질을 포함할 수 있다
도전라인들(240)이 기판(100) 상면(100a) 상에 제공될 수 있다. 도전라인들(240)은 각각 제1 전극(210), 제2 전극(220), 또는 제3 전극(230)과 접촉할 수 있다. 도전라인들(240)은 각각 제1 전극(210), 제2 전극(220), 또는 제3 전극(230)과 전기적으로 연결될 수 있다. 도전라인들(240)은 전도성 물질을 포함할 수 있다.
절연막(300)이 제1 전극(210), 제2 전극(220), 및/또는 제3 전극(230) 상에 제공될 수 있다. 절연막(300)은 패턴을 가질 수 있다. 절연막(300)은 제1 전극(210), 제2 전극(220), 및 제3 전극(230)을 노출시킬 수 있다. 일 예로, 절연막(300)은 질화규소, 산화규소 또는 산화알루미늄과 같은 산화물 또는 질화물을 포함할 수 있다. 다른 예로, 절연막(300)은 폴리머, 예를 들어, 벤조사이클로부텐(Benzocyclobutene, BCB)을 포함할 수 있다.
상부 금속막(400)이 절연막(300) 상에 배치될 수 있다. 상부 금속막(400)은 제1 전극(210)과 연결되는 제1 상부 금속막(410) 및 제2 전극(220)과 연결되는 제2 상부 금속막(420)을 포함할 수 있다. 제1 상부 금속막(410)은 제2 상부 금속막(420)과 이격되어, 제1 전극(210)이 상부 금속막(400)에 의하여 제2 전극(220)과 전기적으로 연결되는 것을 방지할 수 있다. 상부 금속막(400)은 제1 전극(210), 제2 전극(220), 및/또는 제3 전극(230)의 열 분로(Thermal Shunt)로서 작용할 수 있다.
지지기판(500)이 상부 금속막(400) 상에 제공될 수 있다. 지지기판(500)은 실리콘기판일 수 있다. 상부 비아홀(H1)이 지지기판(500)을 관통하며 제공될 수 있다. 접착층(510)이 상부 금속막(400) 및 지지기판(500) 사이에 배치될 수 있다. 접착층(510)은 폴리머, 예를 들어, 벤조사이클로부텐을 포함할 수 있다. 지지기판(500)이 반도체 장치(1)를 물리적으로 지지할 수 있다. 따라서, 기판(100)이 10 내지 100μm의 두께를 가짐에도, 반도체 장치(1)가 손상되지 않을 수 있다.
상부 패드(P1)가 지지기판(500) 상에 배치될 수 있다. 상부 패드(P1)는 상부 비아홀(H1) 내로 연장되어 상부 금속막(400)과 연결될 수 있다. 상부 패드(P1)는 제1 전극(210)에 대응되는 위치에 제공될 수 있다. 예를 들어, 상부 패드(P1)는 제1 전극(210)과 수직적으로 이격될 수 있다. 상부 패드(P1)는 전도성 물질을 포함할 수 있다. 상부 패드(P1)가 제1 전극(210)과 수직적으로 이격됨에 따라, 상부 패드(P1)가 제1 전극(210)과 수평적으로 이격되어 기판(100) 상에 배치되는 경우보다 반도체 장치(1)의 단면적이 감소할 수 있다.
하부 금속막(600)이 기판의 하면(100b)을 덮을 수 있다. 하부 금속막(600)은 하부 비아홀(H2)을 향하여 연장되어, 하부 패드(P2)와 연결될 수 있다. 하부 금속막(600)은 5 내지 10?의 두께를 가질 수 있다. 제1 전극(210)이 드레인 전극인 경우, 상부 패드(P1)가 패턴을 가질 수 있다. 제2 전극(220)이 드레인 전극인 경우, 하부 패드(P2)가 패턴을 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 반도체 장치(2)는 기판(100), 반도체 칩(200), 절연막(300), 상부 금속막(400), 상부 패드(P1), 하부 패드(P2), 지지기판(500), 및 하부 금속막(600)을 포함할 수 있다.
기판(100)은 하부 패드(P2)를 노출시키는 하부 비아홀(H2)을 가질 수 있다. 하부 패드(P2)는 기판의 상면(100a)과 접촉할 수 있다. 하부 패드(P2)는 전도성 물질을 포함할 수 있다. 제1 에피층(110), 제2 에피층(120), 제3 에피층(130), 및 제4 에피층(140)이 차례로 기판의 상면(100a) 상에 적층될 수 있다.
반도체 칩(200)이 제1 에피층(110) 상에 형성될 수 있다. 반도체 칩(200)은 HBT(heterojunction bipolar transistor)소자 일 수 있다. 반도체 칩(200)은 제1 전극(210), 제2 전극(220), 및 제3 전극(230)을 포함할 수 있다. 제1 전극(210)은 컬렉터 전극, 제2 전극(220)은 에미터 전극, 제3 전극(230)은 베이스 전극일 수 있다. 제1 에피층(110)은 부컬렉터층, 제2 에피층(120)은 컬렉터층, 제3 에피층(130)은 베이스층, 및 제4 에피층(140)은 에미터층의 역할을 할 수 있다. 제1 전극(210), 제2 전극(220), 및 제3 전극(230)은 금속과 같은 전도성 물질을 포함할 수 있다. 도전 라인(240)은 제2 전극(220)을 하부 패드(P2)와 연결시킬 수 있다.
절연막(300)이 반도체 칩(200) 상에 제공될 수 있다. 절연막(300)은 패턴을 가져, 제1 전극(210), 제3 전극(230), 및/또는 도전라인들(240)을 노출시킬 수 있다. 절연막(300)은 도 1의 예로써 설명한 바와 동일 또는 유사한 물질을 포함할 수 있다.
상부 금속막(400)이 절연막(300) 상에 배치될 수 있다. 제1 상부 금속막(410)은 제1 전극(210)을 상부 패드(P1)와 전기적으로 연결시킬 수 있다. 제2 상부 금속막(420)은 도전라인 (240)과 연결되어 제2 전극(220)의 열분로의 역할을 할 수 있다.
지지기판(500), 접착층(510), 상부 패드(P1)가 금속막(400) 상에 제공될 수 있다. 지지기판(500)은 상부 비아홀(H1)을 가져, 제1 상부 금속막(410)을 노출시킬 수 있다. 상부 패드(P1)는 제1 비아홀(H1) 내로 연장되어 상부 금속막(400)과 연결될 수 있다. 상부 패드(P1)는 제1 전극(210)과 수직적으로 이격될 수 있다. 하부 금속막(600)이 기판의 하면(100b)을 덮을 수 있다. 하부 금속막(600)은 제2 비아홀(H2)을 향하여 연장되어, 하부 패드(P2)와 연결될 수 있다.
첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 제조방법을 설명한다.
도 3 내지 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 트렌지션층(101), 제1 에피층(110), 제2 에피층(120), 및 하부 패드(P2)가 형성된 기판(100)이 준비될 수 있다. 기판(100), 트렌지션층(101), 제1 에피층(110), 및 제2 에피층(120), 및 하부 패드(P2)는 도 1에서 설명한 바와 동일 또는 유사한 물질을 포함할 수 있다. 기판(100)이 실리콘 카바이드를 포함하는 경우 기판(100) 및 제1 에피층(110) 사이의 격자상수의 차이로 인하여, 제1 에피층(110)이 기판(100) 상에 형성되기 어려울 수 있다. 트렌지션층(101)이 기판(100) 상에 제공됨에 따라, 제1 에피층(110)이 트렌지션층(101) 상에 형성될 수 있다. 개구부(150)가 트렌지션층(101), 제1 에피층(110), 및 제2 에피층(120)을 패터닝하여 형성될 수 있다. 패터닝은 노광공정 및 건식식각에 의하여 수행될 수 있다. 하부 패드(P2)가 개구부(150) 내에 형성되어, 기판의 상면(100a)과 접촉할 수 있다. 하부 패드(P2)는 도 1의 예로써 설명한 전도성 물질을 개구부(150) 내에 증착하여 형성될 수 있다. 제2 패드(P2)의 측면(P2c)은 제1 에피층(110) 및/또는 제2 에피층(120)과 접할 수 있다.
도 4를 참조하면, 제1 전극(210) 및 제2 전극(220)이 기판의 상면(100a) 상에 서로 수평적으로 이격되도록 형성될 수 있다. 제2 전극(220)은 하부 패드(P2) 상에 형성되어, 하부 패드(P2)와 접촉할 수 있다. 제1 전극(210) 및 제2 전극(220)은 전도성 물질의 증착 및 패터닝에 의하여 형성될 수 있다. 제1 에피층(110) 및/또는 제2 에피층(120)에 소자분리영역(112, 122)을 정의하여, 버퍼층(111) 및/또는 채널층(121)이 형성될 수 있다. 소자분리영역(112, 122)은 이온주입에 의하여 제1 에피층(111) 및/또는 제2 에피층(121)에 절연특성을 부여하여 형성될 수 있다. 다른 예로, 제1 에피층(111) 및/또는 제2 에피층(121)을 식각하여 메사구조의 소자분리영역이 정의될 수 있다. 제3 전극(230)이 제1 전극(210) 및 제2 전극(220) 사이에 형성될 수 있다. 제3 전극(230)은 T자 형태의 단면을 가질 수 있다. 제1 전극(210), 제2 전극(220), 또는 제3 전극(230)과 각각 접촉하는 도전라인들(240)이 기판(100) 상에 형성될 수 있다. 일 예로, 도전라인들(240)은 전도성 물질을 증착하고, 패터닝하여 형성될 수 있다. 다른 예로, 도전라인들(240)은 도금법에 의하여 형성될 수 있다.
도 5를 참조하면, 패턴을 가지는 절연막(300)이 반도체 칩(200) 상에 형성될 수 있다. 일 예로, 절연막(300)이 형성되어, 반도체 칩(200)을 덮을 수 있다. 절연막(300)의 패터닝에 의하여, 제1 전극(210), 제2 전극(220), 및 제3 전극(230)이 노출될 수 있다. 절연막(300)의 패터닝은 노광공정 및/또는 식각공정에 의하여 수행될 수 있다. 패턴을 가지는 상부 금속막(400)이 절연막(300) 상에 형성될 수 있다. 제1 전극(210)과 연결된 제1 상부 금속막(410)은 제2 전극(220)과 연결된 제2 상부 금속막(420)과 이격될 수 있다.
도 6을 참조하면, 상부 비아홀(H1)을 가지는 지지기판(500)이 상부 금속막(400) 상에 형성될 수 있다. 일 예로, 지지기판(500) 상에 접착층(510)을 도포할 수 있다. 접착층(510)이 절연막(300)에 접하도록 지지기판(500)이 절연막(300) 상에 배치될 수 있다. 접착층(510)을 경화시켜, 지지기판(500)이 절연층에 부착될 수 있다. 지지기판(500)이 패터닝되어, 지지기판(500)을 관통하는 상부 비아홀(H1)이 형성될 수 있다. 다른 예로, 상부 비아홀(H1)이 형성된 지지기판(500)을 절연막(300) 상에 부착시킬 수 있다. 상부 비아홀(H1)은 제1 상부 금속막(410)을 노출시킬 수 있다. 지지기판(500)을 연마하여, 지지기판(500)의 두께를 축소시킬 수 있다.
도 7을 참조하면, 상부 패드(P1)가 지지기판(500) 상에 형성될 수 있다. 상부 패드(P1)는 상부 비아홀(H1) 내로 연장되어 상부 금속막(400)과 접촉할 수 있다. 상부 패드(P1)는 제1 전극(210)과 전기적으로 연결될 수 있다. 상부 패드(P1)는 제1 전극(210)에 수직적으로 이격될 수 있다.
도 8을 참조하면, 캐리어 접착층(710)이 지지기판(500) 상에 형성되어 상부 패드(P1)를 덮을 수 있다. 캐리어 접착층(710)은 도 1의 예로써 설명한 열가소성 폴리머 또는 BCB 폴리머일 수 있다. 캐리어 기판(700)이 지지기판(500) 상에 형성될 수 있다. 일 예로, 캐리어 기판(100)은 레이저 가공에 의하여 그 내부를 관통하는 홀(701)이 형성된 캐리어 웨이퍼일 수 있다. 홀(701)은 100 ? 내지 1 mm의 직경을 가질 수 있다. 캐리어 기판(700)은 사파이어 기판 또는 실리콘 카바이드 기판일 수 있다.
도 9를 참조하면, 기판의 하면(100b)이 연마되어, 기판(100)의 두께가 축소될 수 있다. 예를 들어, 기판(100)은 10 내지 100? 의 두께를 가지도록 연마될 수 있다. 기판(100)이 100?보다 두꺼운 경우, 반도체 칩(200)에서 발생하는 열이 기판(100)을 통하여 방출되지 않을 수 있다. 기판(100)이 10?보다 얇은 경우, 기판(100)의 핸들링이 어려울 수 있다. 기판(100)의 두께가 축소되어도, 지지기판(500)이 반도체 칩(200)을 지지할 수 있다. 기판(100)을 식각하여, 기판(100)을 관통하는 하부 비아홀(H2)이 형성될 수 있다. 하부 비아홀(H2)은 하부 패드(P2)를 노출시킬 수 있다. 하부 비아홀(H2)의 형성은 이온 밀링(ion milling), 반응성 이온식각(reactive ion etching, RIE), 또는 유도 결합 플라즈마(inductively coupled plasma, ICP) 식각에 의하여 진행될 수 있다. 기판(100)의 두께가 축소됨에 따라, 하부 비아홀(H2)이 용이하게 형성될 수 있다. 하부 패드(P2)가 기판의 상면(100a)과 접촉함에 따라, 기판(100)의 식각공정에서 트렌지션층(101), 제1 에피층(110), 및 제2 에피층(120)의 식각이 생략될 수 있다. 식각되는 기판(100)의 두께는 하부 패드(P2)가 제2 에피층(120) 상에 형성되는 경우보다 감소할 수 있다. 또한, 트렌지션층(101), 제1 에피층(110), 및 제2 에피층(120)을 식각에 의해 발생하는 부산물이 형성되지 않을 수 있다. 하부 패드(P2)는 식각정지층의 역할을 할 수 있다. 기판(100)의 연마 공정에서, 캐리어 기판(700)은 반도체 칩(200)의 손상을 방지할 수 있다.
도 10을 참조하면, 하부 금속막(600)이 기판의 하면(100b)을 덮도록 형성될 수 있다. 하부 금속막(600)은 하부 패드(P2)과 연결될 수 있다. 하부 금속막(600)은 시드금속막을 형성하고, 금속물질을 증착하여 형성할 수 있다. 하부 금속막(600)은 타이태늄(Ti) 또는 금(Au)과 같은 금속을 포함할 수 있다. 하부 금속막(600)은 5 내지 10?의 두께를 가질 수 있다. 캐리어 기판(700) 및 캐리어 접착층(710)가 제거될 수 있다. 예를 들어, 캐리어 접착층(710)는 캐리어 기판(700)의 홀(701)을 통하여 유입된 스트리퍼에 의하여 용이하게 제거될 수 있다. 캐리어 기판(700)이 캐리어 접착층(710)와 함께 탈착될 수 있다. 홀(701)에 의하여 캐리어 기판(700)이 용이하게 제거됨에 따라, 기판(100) 및 절연막(300)이 스트리퍼에 의하여 손상되지 않을 수 있다. 지금까지 설명한 실시예에 의하여, 도 1의 예로써 설명한 반도체 장치(1)의 제조가 완성될 수 있다.
도 11 내지 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11을 참조하면, 제1 에피층(110), 제2 에피층(120), 및 제3 에피층(130), 제4 에피층(140)이 기판의 상면(100a) 상에 차례로 형성될 수 있다.
도 12를 참조하면, 반도체 칩(200)이 기판의 상면(100a)에 형성될 수 있다. 반도체 칩(200)은 도 2의 예로써 설명한 HBT소자일 수 있다. 반도체 칩(200)의 형성은 제4 에피층(140) 상에 제2 전극(220)을 형성하는 것, 제3 에피층(130) 상에 제3 전극(230)을 형성하는 것, 및 제1 에피층(110) 상에 제1 전극(210)을 형성하는 것을 포함할 수 있다. 이 때, 제4 에피층(140), 제3 에피층(130), 제2 에피층(120), 및 제1 에피층(110)이 차례로 패터닝될 수 있다. 제1 에피층(110)의 패터닝에 의하여, 기판의 상면(100a)이 노출될 수 있다. 하부 패드(P2)가 노출된 기판의 상면(100a) 상에 형성되어, 기판의 상면(100a)과 접촉할 수 있다.
도 13을 참조하면, 기판의 상면(100a)에 도전 라인(240)이 형성되어, 제2 전극(220)을 하부 패드(P2)와 연결시킬 수 있다. 절연막(300)이 반도체 칩(200) 상에 형성될 수 있다. 절연막(300)은 패터닝되어, 제1 전극(210), 제3 전극(230), 및/또는 도전라인들(240)을 노출시킬 수 있다. 패턴을 가지는 상부 금속막(400)이 절연막(300) 상에 형성될 수 있다. 상부 비아홀(H1)을 가지는 지지기판(500)이 상부 금속막(400) 상에 형성될 수 있다. 지지기판(500)이 접착층(510)에 의해 상부 금속막(400)에 부착될 수 있다. 상부 비아홀(H1)은 제2 전극(220), 및/또는 제3 전극(230)을 노출시킬 수 있다. 지지기판(500)을 연마하여, 지지기판(500)의 두께를 축소시킬 수 있다. 상부 패드(P1)가 지지기판(500) 상에 형성될 수 있다. 상부 패드(P1)는 상부 비아홀(H1) 내로 연장되어 상부 금속막(400)과 접촉할 수 있다. 캐리어 접착층(710) 및 캐리어 기판(700)이 지지기판(500) 상에 형성될 수 있다.
도 14를 참조하면, 기판의 하면(100b)이 연마되어, 기판(100)의 두께가 축소될 수 있다. 예를 들어, 기판(100)은 10 내지 100? 의 두께를 가지도록 연마될 수 있다. 기판(100)을 식각하여, 기판(100)을 관통하는 하부 비아홀(H2)이 형성될 수 있다. 하부 비아홀(H2)은 하부 패드(P2)를 노출시킬 수 있다. 하부 패드(P2)가 기판의 상면(100a)과 접촉함에 따라, 하부 비아홀(H2)의 형성공정에서 제1 에피층(110)의 식각이 생략될 수 있다. 이에 따라, 하부 비아홀(H2)이 용이하게 형성될 수 있다. 하부 금속막(600)이 기판의 하면(100b)을 덮도록 형성될 수 있다. 캐리어 기판(700) 및 캐리어 접착제(701)가 스트리퍼에 의해 제거될 수 있다. 지금까지 설명한 제조예에 의하여, 도 2의 예로써 설명한 반도체 장치(2)의 제조가 완성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.

Claims (17)

  1. 서로 대향하는 상면 및 하면을 가지는 기판을 제공하는 것;
    상기 기판의 상면 상에 에피층을 형성하는 것;
    상기 기판의 상면에 접촉하는 하부패드를 형성하는 것;
    상기 에피층 상에 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩을 형성하는 것;
    상기 기판을 관통하는 하부 비아홀을 형성하여, 상기 하부패드를 노출시키는 것; 및
    상기 기판의 하면을 덮으며, 상기 하부 비아홀 내로 연장되어 상기 하부패드와 접하는 하부 금속막을 형성하는 것을 포함하되,
    상기 하부패드를 형성하는 것은:
    상기 에피층을 제거하여 상기 기판의 상면을 노출시키는 것; 및
    상기 노출된 상면 상에 하부패드를 형성하는 것을 포함하고,
    상기 하부패드는 상기 기판 및 상기 제2 전극 사이에 개재되며, 상기 제2 전극과 수직적으로 중첩되는 반도체 장치 제조방법.
  2. 서로 대향하는 상면 및 하면을 가지는 기판을 제공하는 것;
    상기 기판의 상면 상에 개구부를 가지는 에피층을 형성하는 것;
    상기 에피층의 상기 개구부 내에 상기 기판의 상면에 접촉하는 하부패드를 형성하는 것;
    상기 에피층 상에 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩을 형성하는 것;
    상기 반도체 칩 상에 상기 제1 전극을 노출시키는 절연막을 형성하는 것;
    상기 절연막을 덮으며, 상기 제1 전극과 접하는 상부 금속막을 형성하는 것;
    상기 상부 금속막 상에 상부 비아홀을 가지는 지지기판을 형성하는 것;
    상기 지지기판 상에 상기 상부 비아홀 내로 연장된 상부 패드를 형성하는 것;
    상기 기판을 관통하는 하부 비아홀을 형성하여, 상기 하부패드를 노출시키는 것; 및
    상기 기판의 하면을 덮으며, 상기 하부 비아홀 내로 연장되어 상기 하부패드와 접하는 하부 금속막을 형성하는 것을 포함하되,
    상기 상부 패드는 상기 상부 금속막을 통하여 상기 제1 전극과 연결되는 반도체 장치 제조방법.
  3. 제 1항에 있어서,
    상기 하부 비아홀을 형성하는 것은:
    상기 기판의 하면을 연마하는 것; 및
    상기 기판의 하면을 식각하여 상기 하부 패드를 노출시키는 것 포함하는 반도체 장치 제조방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이며,
    상기 제3 전극은 게이트 전극인 반도체 장치 제조방법.
  6. 제 1항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 에미터 전극이고, 다른 하나는 컬렉터 전극이며,
    상기 제3 전극은 베이스 전극인 반도체 장치 제조방법.
  7. 서로 대향되는 상면 및 하면을 가지고, 그 내부를 관통하는 하부 비아홀을 가지는 기판;
    상기 기판의 상면에 배치되며, 개구부를 가지는 에피층;
    상기 개구부 내에 배치된 하부 패드;
    상기 에피층 상에 제공되며, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩; 및
    상기 기판의 하면을 덮으며, 상기 하부 비아홀을 통해 상기 하부 패드와 연결된 하부 금속막을 포함하되,
    상기 개구부는 상기 기판의 상면을 노출시키고,
    상기 하부 패드는:
    상기 제2 전극과 접하는 제1 면;
    상기 제1 면과 대향하는 제2 면; 및
    그리고 상기 제1 면과 상기 제2 면을 잇는 측면을 포함하고,
    상기 측면은 상기 에피층에 접하는 반도체 장치.
  8. 삭제
  9. 제 7항에 있어서,
    상기 반도체 칩 상에 제공되어, 상기 제1 전극을 노출시키는 절연막;
    상기 절연막을 덮으며, 상기 제1 전극과 연결된 상부 금속막;
    상기 상부 금속막 상에 배치되고, 상부 비아홀을 가지는 지지기판; 및
    상기 지지기판 상에 배치되어, 상기 상부 비아홀 내로 연장된 상부 패드를 더 포함하되,
    상기 상부 비아홀은 상기 상부 금속막을 노출시키는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제1 전극은 드레인 전극이고,
    상기 제2 전극은 소스 전극이고,
    상기 제3 전극은 게이트 전극인 반도체 장치.
  11. 서로 대향되는 상면 및 하면을 가지는 기판;
    상기 기판의 상면 상에 제공되어, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체칩;
    상기 반도체 칩 상에 제공되고, 상기 제1 전극과 전기적으로 연결된 상부 금속막;
    상기 상부 금속막 상에 배치된 지지기판;
    상기 지지기판 상에 배치되어, 상기 상부 금속막과 전기적으로 연결되는 상부 패드;
    상기 기판 및 상기 제2 전극 사이에 개재된 하부패드; 및
    상기 기판의 하면을 덮는 하부 금속막을 포함하되,
    상기 기판은 상기 하부 패드를 노출시키는 하부 비아홀을 가지고,
    상기 하부 금속막은 상기 하부 비아홀 내로 연장되어, 상기 하부 패드와 접촉하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 기판의 상면 상에 차례로 적층된 버퍼층 및 채널층을 더 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 하부패드는
    상기 제2 전극과 접하는 제1 면;
    상기 제1 면과 이격되며, 상기 기판의 상면과 접하는 제2 면; 및
    상기 제1 면 및 제2 면을 잇는 측면을 포함하되,
    상기 측면은 상기 버퍼층 및 상기 채널층에 접하는 반도체 장치.
  14. 제 11항에 있어서,
    상기 상부 금속막은:
    상기 제1 전극과 접하는 제1 상부금속막 및 상기 제2 전극과 접하는 제2 상부금속막을 포함하고,
    상기 제1 상부 금속막은 상기 제2 상부금속막과 이격배치된 반도체 장치.
  15. 제 11항에 있어서,
    상기 상부패드는 상기 제1 전극과 수직적으로 이격된 반도체 장치.
  16. 제 11항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이고,
    상기 제3 전극은 게이트 전극인 반도체 장치.
  17. 제 11항에 있어서,
    상기 기판은 10 내지 100μm의 두께를 가지는 반도체 장치.
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