JP2017152508A - 半導体装置 - Google Patents

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Abstract

【課題】ローサイドトランジスタの放熱性を高めつつ、ハイサイドトランジスタの基板バイアス効果を抑制することができる半導体装置を提供する。
【解決手段】ハイサイドＮＭＯＳトランジスタ１０１は、ＳＯＩ基板３０の表面の領域Ｓ１に形成される。トレンチ溝４１は、ハイサイドＮＭＯＳトランジスタ１０１を囲む。ＳｉＯ２（第１の絶縁体）は、トレンチ溝４１を埋める。ローサイドＮＭＯＳトランジスタ１０２は、トレンチ溝４１の周りのＳＯＩ基板３０の表面の領域Ｓ２に形成される。ローサイドＮＭＯＳトランジスタ１０２が形成される領域Ｓ２とＳＯＩ基板３０の裏面とを繋ぐ側面Ｓｆが露出している。
【選択図】図１Ａ

Description

本発明は、半導体装置に関する。
車載ＥＣＵ（Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）に搭載されるソレノイド負荷などの駆動回路を構成する半導体装置には、３０Ｖ以上の高耐圧とアンペアオーダーの高い電流駆動能力に加え、誤動作や破壊が生じないように出力端子に発生した電流エネルギーを吸収することが求められる。
このため、例えば、出力段のパワートランジスタのゲート・ドレイン間にアクティブクランプ回路を設け、大きな誘導性電流ノイズの印加により、絶対最大定格を超えるような電圧が出力端子に発生したときに、パワートランジスタのゲート電圧を上げてトランジスタをオン（アクティブクランプ動作）させることで、出力端子に発生した電流ノイズをグランドに吸収する技術が知られている（例えば、特許文献１参照）。また、特許文献１に開示されるような技術では、ソレノイド負荷からの電流をハイサイド側に流す環流経路が異常時に遮断された場合においても、アクティブクランプ動作させることで、負荷エネルギーを吸収して、ローサイドのパワートランジスタが破壊されるのを防止している。
アクティブクランプ動作時におけるパワートランジスタの吸収可能な電流エネルギー（熱破壊エネルギー）はトランジスタの自己発熱による熱暴走の発生条件によって決まり、一般にトランジスタサイズを大きくすることで、その値を大きくすることができる。しかしながら、トランジスタサイズの増大はチップコストの増大を招く問題がある。
一方、サイズの比較的大きなパワートランジスタは、トランジスタ内で均一な電流密度の条件下では、その放熱性が異なるために、その中央領域と周辺領域で大きな温度差が生じる。すなわち、放熱性が悪い中央領域では温度の高くなり熱暴走が生じやすくなっているが、周辺領域では放熱効果によって温度が低い。この結果、トランジスタの熱破壊エネルギーをサイズ増大相当分大きくすることができないという問題がある。
この問題に対して、トランジスタ内の温度分布を一様にするための技術が開示されている（例えば、特許文献２参照）。その１つは、並列に配置されたトランジスタの能動領域の間隔を中央領域で大きくし、周辺領域で小さくする方法で、もう１つは中央領域の電力入力を周辺領域の電力入力より低減する方法である。いずれの方法も、単位面積あたりの消費電力を周辺領域から中央領域に向けて減少させることにより、トランジスタ内の温度分布を一様にすることができ、その結果、トランジスタの熱破壊エネルギーを高めることができる。
また、パワートランジスタの中央領域に非活性領域を設け、非活性領域上に放熱用電極を形成する技術が開示されている（例えば、特許文献３参照）。温度が高くなる中央領域を非活性化することで、トランジスタ内の温度を低減できると共に温度の均一性を向上できる。また、放熱用電極を介して半導体外部に放熱することで、温度をさらに低減することができる。この結果、同様にトランジスタの熱破壊エネルギーを高めることができる。
また、トランジスタ間の寄生インダクタンスを低減することを目的に、ハイサイドトランジスタとローサイドトランジスタを交互に配置し、ハイサイドトランジスタのソース電極とローサイドトランジスタのドレイン電極を１つの共通な電極とする技術が開示されている（例えば、特許文献４参照）。本技術により、ローサイドトランジスタにおける発熱をハイサイドトランジスタ領域に放熱できるため、ハイサイドトランジスタとローサイドトランジスタで構成される出力回路のチップサイズを大きくすることなく、ローサイドトランジスタの熱破壊エネルギーを高めることができる。
特開2008-35067号公報 特開平6-342803号公報 特開2008-182122号公報 国際公開第2014/188651号
しかしながら、特許文献２に記載されている技術では、いずれもトランジスタの消費電力密度を周辺領域から中央領域に向けて小さくなるように、中央領域のトランジスタの電流性能を抑えている。このため、通常動作時のトランジスタの面積あたりの性能が中央領域で低下するという問題がある。また、中央領域のトランジスタの電流性能を抑えるための、トランジスタの配置設計や制御が複雑になるといった問題もある。
また、特許文献３に記載されている方法では、通常動作時のトランジスタ性能が同一の条件では、非活性領域を設けない場合と比べて、非活性領域分だけチップサイズが大きくなって、コストが増大するという問題がある。
また、特許文献４に記載されている方法では、サイズの増大を抑制しながら、ローサイドトランジスタにおける発熱を隣接するハイサイドトランジスタへ放熱でき、一定の温度低減の効果はあるが、ハイサイドトランジスタとローサイドトランジスタの並列配置方向がゲート配列の方向にのみ制限される。このため、ローサイドトランジスタからの放熱性が高くなるように必ずしも最適化された構造にはなっていない。
さらに、特許文献４に記載されている方法では、ハイサイドＭＯＳトランジスタのソース電極とローサイドＭＯＳトランジスタのドレイン電極を同一電極としているために、必然的にハイサイドとローサイドのトランジスタのウエル層が同じ電位設定となってしまう。このため、ハイサイドＭＯＳトランジスタがオン状態時に、ソースとウエル間に電源電圧相当の逆バイアスが印加される基板バイアス効果が生じ、ハイサイドトランジスタの電流性能が低下するという問題が生じる。
このように、従来技術では、ローサイドトランジスタの放熱性を高めつつ、ハイサイドトランジスタの基板バイアス効果を抑制することができなかった。
本発明の目的は、ローサイドトランジスタの放熱性を高めつつ、ハイサイドトランジスタの基板バイアス効果を抑制することができる半導体装置を提供することにある。
上記目的を達成するために、本発明は、半導体基板と、前記半導体基板の表面の第１の領域に形成されるハイサイドトランジスタと、前記ハイサイドトランジスタを囲むトレンチと、トレンチを埋める第１の絶縁体と、前記トレンチの周りの前記半導体基板の表面の第２の領域に形成されるローサイドトランジスタと、を備え、前記ローサイドトランジスタが形成される前記第２の領域と前記半導体基板の裏面とを繋ぐ側面が露出している。
また、上記目的を達成するために、本発明は、半導体基板と、前記半導体基板の表面の第１の領域に形成されるハイサイドトランジスタと、前記ハイサイドトランジスタを囲むトレンチと、トレンチを埋める第１の絶縁体と、前記トレンチの周りの前記半導体基板の表面の第２の領域に形成されるローサイドトランジスタと、を備え、前記ローサイドトランジスタが形成される第２の領域の総面積は、前記ハイサイドトランジスタが形成される第１の領域の総面積よりも大きい。
本発明によれば、ローサイドトランジスタの放熱性を高めつつ、ハイサイドトランジスタの基板バイアス効果を抑制することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
第１の実施形態による半導体装置を模式的に示す平面図である。 図１Ａの矢視Ａで示す領域における縦断面図である。 図１Ａに示す半導体装置を含む電流駆動回路系のアクティブクランプ動作を説明するための図である。 第２の実施形態による半導体装置を模式的に示す平面図である。 第３の実施形態による半導体装置を模式的に示す平面図である。 第４の実施形態による半導体装置を模式的に示す平面図である。
以下、図面を用いて、本発明の第１〜第４の実施形態による半導体装置の構成及び作用効果について説明する。なお、各図において、同一符号は同一部分を示す。本発明の実施形態による半導体装置は、前述した目的と一部重複するが、例えば、次の第１〜第３の目的を達成しようとするものである。
第１の目的は、チップサイズを増大させることなく、さらに通常動作時におけるハイサイドトランジスタの面積あたりの電流性能を低下させることなく、ハイサイドトランジスタに対するローサイドトランジスタの配置に自由度を持たせることで、アクティブクランプ動作時のローサイドトランジスタの温度の均一性と放熱性を上げて、熱破壊エネルギーを増大することにある。
第２の目的は、高耐圧のハイサイドトランジスタとローサイドトランジスタで構成される駆動回路のチップサイズを増大させることなく、ローサイドトランジスタの放熱性をより高めると共に、アクティブクランプ動作時のローサイドトランジスタの熱破壊エネルギーを、ハイサイドトランジスタの熱破壊エネルギーよりも大きくすることにある。
第３の目的は、ハイサイドのＭＯＳトランジスタとローサイドのＭＯＳトランジスタのウエル層を互いに絶縁分離し、ハイサイドトランジスタのウエル電位をソース電位と同電位にさせることで、基板バイアス効果によってハイサイドトランジスタのオン動作時の電流性能が低下する問題を防ぐことにある。
（第１の実施形態）
図１は本発明の実施形態を示しており、以下これについて説明する。図１Ａは第１の実施形態による半導体装置を模式的に示す平面図である。また、図１Ｂは図１Ａの矢視Ａで示す領域における縦断面図を示している。
図１Ａに示すように、半導体装置２００は、ローサイドＮＭＯＳトランジスタ１０２とトレンチ溝４１で囲われたハイサイドＮＭＯＳトランジスタ１０１からなり、トレンチ溝４１で囲われたハイサイドＮＭＯＳトランジスタ１０１の両側面にローサイドＮＭＯＳトランジスタ１０２が隣接して配置されている。
図１Ｂに示すように、ハイサイドＮＭＯＳトランジスタ１０１のＰウエル層３とローサイドＮＭＯＳトランジスタ１０２のＰウエル層２を絶縁分離するため、トレンチ溝４１はＳＯＩ（Silicon on Insulator）基板のＳｉＯ２層３２と接しており、電源電圧以上の絶縁耐圧を得るために、溝内にＳｉＯ２の絶縁層が埋めこまれている。また、図１Ａに示すように、各トランジスタはいずれも複数のソース６、７とゲート１４、１５とドレイン８、９が並列に配列された同じ特性を持つ横型のＮＭＯＳトランジスタ群で構成されている。
換言すれば、ハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）は、ＳＯＩ基板３０（半導体基板）の表面Ｆｆの領域Ｓ１（第１の領域）に形成される。トレンチ溝４１（トレンチ）は、ハイサイドＮＭＯＳトランジスタ１０１を囲む。ＳｉＯ２（第１の絶縁体）は、トレンチ溝４１を埋める。ローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）は、トレンチ溝４１の周りのＳＯＩ基板３０の表面Ｆｆの領域Ｓ２（第２の領域）に形成される。図１Ｂに示すように、ローサイドＮＭＯＳトランジスタ１０２が形成される領域Ｓ２（第２の領域）とＳＯＩ基板３０の裏面Ｂｆとを繋ぐ側面Ｓｆが露出している。
つまり、ローサイドＮＭＯＳトランジスタ１０２は、トレンチ溝４１で囲まれていない。
図１Ａでは、領域Ｓ１（第１の領域）は、四角形である。ローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）は、領域Ｓ１の１組の対辺Ｅ１、Ｅ２にそれぞれ隣接する２つの領域Ｓ２に形成される。
図１Ｂに示すように、ＳＯＩ基板３０（半導体基板）は、Ｓｉ支持基板３１（支持基板）、ＳｉＯ２層３２（第２の絶縁体）、及びＰ型半導体層３３（Ｐ型半導体）が積層されて構成される。トレンチ溝４１を埋めるＳｉＯ２（第１の絶縁体）は、ＳｉＯ２層３２（第２の絶縁体）と接する。これにより、基板バイアス効果を確実に防止することができる。
ここで、ローサイドトランジスタのアクティブクランプ動作について述べる。図２にアクティブクランプ回路２１０を含む電流駆動回路２０１、及び電磁負荷２０２、電源２１１、スイッチ２０３で構成される駆動回路系全体を示す。電磁負荷２０２は、駆動回路の出力と電源２１１に接続される。通常動作時は、スイッチ２０３はオン状態で、電流駆動回路２０１に例えば１４Ｖの電源ＶＢ２１１が供給される。
負荷駆動電流は電源ＶＢ２１１から電磁負荷２０２を通じて、ローサイドトランジスタ２０７がオンの時にはＧＮＤへ、オフ時はハイサイドトランジスタ２０４を通じて電源に環流電流が流れる。ここで、ローサイドトランジスタ２０７がオンからオフとなった時に、スイッチ２０３が異常によって切断されて電源が供給されなくなった場合に、本来、ハイサイドトランジスタ２０４を通じて流れていた電磁負荷からの環流電流が行き場を失うために、出力端子の電位が上昇する。
この時、ローサイドトランジスタ２０７が耐圧破壊しないように、出力端子の電位はある電圧（クランプ電圧）、例えば３５Ｖとなると、ローサイドトランジスタ２０７のゲートとドレインに接続されたツェナーダイオード（アクティブクランプ回路２１０）に電流が流れ始める。この電流はゲートとソース間に接続された抵抗２０８を流れるため、ローサイドトランジスタ２０７はゲート電圧が上昇して、ドレイン電流Ｉｄが流れる。
ドレイン電流Ｉｄは電磁負荷の起電力（-Ｌ・ｄＩｄ/ｄｔ）と電源ＶＢとの和がクランプ電圧となるように線形に減少し、ドレイン電流Ｉｄとクランプ電圧の積の時間積分で算出されるエネルギーがローサイドトランジスタ２０７で消費される。このエネルギー量は例えば電磁負荷が１３ｍＨ、駆動電流が２Ａ時では２０ｍＪとなるが、このエネルギーの消費によってローサイドトランジスタ２０７は発熱する。この時、トランジスタの温度が、ある閾値以上となると、トランジスタ熱暴走して熱破壊に至るため、熱破壊しないよう、トランジスタの温度を抑える必要がある。一方、ハイサイドトランジスタ２０４ではこのような大きなエネルギーを消費する状態は生じることはない。
図１Ａに示すように、ローサイドＮＭＯＳトランジスタ１０２を２分割し、ハイサイドＮＭＯＳトランジスタ１０１の両側面に接するように配置すると、ローサイドＮＭＯＳトランジスタ１０２からの放熱領域となる周辺領域はハイサイドＮＭＯＳトランジスタ１０１に比べて大きくできる。このため、ローサイドＮＭＯＳトランジスタ１０２の放熱性をハイサイドＮＭＯＳトランジスタ１０１と比べて高くすることができる。
例えば、ローサイドＮＭＯＳトランジスタ１０２の短辺の長さｄ１は５０μｍ、ハイサイドトランジスタｄ３の長さは９０μｍで、また、トレンチ溝４１の幅は１μｍである。この時、トレンチ溝４１を挿入することによる、チップサイズの増大量は約１%に抑えられる。トレンチ溝４１の数は少ない方がチップサイズへ与える影響は抑えられるので、ハイサイドＮＭＯＳトランジスタ１０１の数は少ない方が良い。
換言すれば、領域Ｓ１（第１の領域）及び領域Ｓ２（第２の領域）が配置される方向（図１Ａのｙ軸方向）について、領域Ｓ１の１組の対辺Ｅ１、Ｅ２にそれぞれ隣接する２つの領域Ｓ２のそれぞれの幅ｄ１は等しい。これにより、アクティブクランプ動作時に２つの領域Ｓ２の放熱性を一様にすることができる。
また、ローサイドＮＭＯＳトランジスタ１０２の総面積は、ハイサイドＮＭＯＳトランジスタ１０１の総面積と比べて大きい。
換言すれば、ローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）が形成される領域Ｓ２（第２の領域）の総面積は、ハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）が形成される領域Ｓ１（第１の領域）の総面積よりも大きい。
ローサイドＮＭＯＳトランジスタ１０２の総面積を大きくすることで、単位面積当たりの電力密度を下げることができるので、アクティブクランプ動作時の温度を低減することができる。
一方、ハイサイドＮＭＯＳトランジスタ１０１はアクティブクランプ動作状態が生じないために、発熱による熱破壊を考慮する必要がない。従って、通常動作時の電流性能が仕様を満たすようにハイサイドＮＭＯＳトランジスタ１０１は設計でき、ローサイドＮＭＯＳトランジスタ１０２に比べて面積を小さくすることができる。
また、ローサイドＮＭＯＳトランジスタ１０２の周辺にはハイサイドＮＭＯＳトランジスタ１０１と接するところ以外はトレンチ溝４１がない。ローサイドＮＭＯＳトランジスタ１０２のソース６とＰウエル層２はＧＮＤ電位で、Ｐ型半導体層３３と同電位に設定されるため、トレンチ溝で分離する必要がない。Ｐ型半導体層３３と比べて熱抵抗が高くなるトレンチ溝４１を設けないことで、半導体装置２００における周辺への放熱性を高めることができる。
これらの結果、ローサイドＮＭＯＳトランジスタ１０２のアクティブクランプ動作時の熱破壊エネルギーを増大することが可能となる。
換言すれば、ローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）の熱破壊エネルギーは、ハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）の熱破壊エネルギーよりも大きい。
また、各トランジスタはＳｉ支持基板３１から絶縁分離されたＰ型半導体層３３上にＮ型のドレインドリフト層４、５およびＰウエル層２、３が形成される。ローサイドＮＭＯＳトランジスタ１０２のＰウエル層２とハイサイドＮＭＯＳトランジスタ１０１のＰウエル層３はトレンチ溝４１により絶縁分離されている。このため、ハイサイドＮＭＯＳトランジスタ１０１のＰウエル層３をソース７とソース電極２０で電気的に同電位に接続することができる。
この結果、ハイサイドＮＭＯＳトランジスタ１０１の基板バイアス効果によるハイサイドＮＭＯＳトランジスタ１０１の電流性能の低下を無くすことができる。なお、本実施例おいてはＮＭＯＳトランジスタの場合を示しているが、Ｐ型半導体層３３上に形成したＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることもできる。また、図には記載されていないが、ハイサイドＮＭＯＳトランジスタ１０１のソース電極２０とローサイドＮＭＯＳトランジスタ１０２のドレイン電極１８は配線層を介して接続され出力端子となっている。
以上説明したように、本実施形態によれば、ローサイドトランジスタの側面が露出していることにより、ローサイドトランジスタの放熱性を高めることができる。また、トレンチがハイサイドトランジスタを囲むことによりハイサイドトランジスタの基板バイアス効果を抑制することができる。
（第２の実施形態）
図３は本発明の第２の実施形態による半導体装置２００を模式的に示す平面図である。半導体装置２００はトレンチ溝４１で囲われるハイサイドＮＭＯＳトランジスタ１０１とローサイドＮＭＯＳトランジスタ１０２からなり、ローサイドＮＭＯＳトランジスタ１０２はハイサイドＮＭＯＳトランジスタ１０１を囲うように、隣接して配置されている。
換言すれば、ローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）は、トレンチ溝４１（トレンチ）を囲むように配置される。
ローサイドＮＭＯＳトランジスタ１０２の周辺放熱領域は、ハイサイドＮＭＯＳトランジスタ１０１とローサイドＮＭＯＳトランジスタ１０２の外周領域全体となり、第１の実施形態と比べてさらに放熱性を高められる。また、第１の実施形態と比べて、ローサイドＮＭＯＳトランジスタ１０２の面積を同じとした場合、ローサイドＮＭＯＳトランジスタ１０２の幅ｄ１、ｄ２をより小さくできるため、トランジスタ内の温度の均一性と放熱性をより上げることができる。なお、ローサイドＮＭＯＳトランジスタ１０２の幅ｄ１、ｄ２は、トランジスタ内の温度差が小さくなるように、等しいことが望ましい。
また、ローサイドＮＭＯＳトランジスタ１０２の面積は、ハイサイドＮＭＯＳトランジスタ１０１の面積と比べて大きくして、アクティブクランプ動作時のローサイドトランジスタにおける面積あたりのエネルギーを低減することで、トランジスタ内の温度を低減することができる。この結果、ローサイドトランジスタの熱破壊エネルギーを増大することが可能となる。
（第３の実施形態）
図４は本発明の第３の実施形態による半導体装置２００を模式的に示す平面図である。本実形態は、第１の実施形態における、ローサイドＮＭＯＳトランジスタ１０２の分割数を増やした場合である。図にソース、ドレインは記載されていないが、各々ゲート１４、１５に隣接して配置されている。
各ローサイドＮＭＯＳトランジスタ１０２はトレンチ溝４１で囲われるハイサイドＮＭＯＳトランジスタ１０１に隣接して配置され、その数はハイサイドＮＭＯＳトランジスタ１０１の数に対して多い。ローサイドＮＭＯＳトランジスタ１０２の領域を２箇所以上に分割することにより、ローサイドＮＭＯＳトランジスタ１０２の短辺の長さｄ１を小さくすることができ、これによってトランジスタ内の温度の均一性を確保できる。
さらに、ローサイドＮＭＯＳトランジスタ１０２の放熱する周辺領域を大きくすることで、温度を低減することができる。ここで、分割数を多くすると、ハイサイドＮＭＯＳトランジスタ１０１とローサイドＮＭＯＳトランジスタ１０２の境界部のトレンチ溝４１の領域分だけ、全体のチップサイズが増大するため、各トランジスタの短辺の長さｄ１、ｄ３は、トレンチ溝の幅に対しで十分大きいことが望ましい。
例えば、トレンチ溝の幅が１μｍ時には、ｄ１、ｄ３は３０μｍ以上とすれば、サイズ増大の影響は約３％とすることができる。ローサイドＮＭＯＳトランジスタ１０２の分割数を増やす以外には、トランジスタの短辺の長さｄ１を保ちながら、長辺の長を増大することで、トランジスタの温度の均一性を維持しながら、トランジスタの総面積を増やすことができる。
（第４の実施形態）
図５は本発明の第４の実施形態による半導体装置２００を模式的に示す平面図である。半導体装置２００は、２つのハイサイドＮＭＯＳトランジスタ１０１と、それらを３方向で取り囲むローサイドＮＭＯＳトランジスタ１０２からなる。
換言すれば、ハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）が形成される領域Ｓ１をそれぞれ囲むトレンチ溝４１（トレンチ）は、ＳＯＩ基板３０（半導体基板）の一端に接する。
第２の実施形態による４方向で取り囲む場合と比べると、ローサイドＮＭＯＳトランジスタ１０２の放熱性は低下するが、ローサイドＮＭＯＳトランジスタ１０２のゲート１５の引き出し配線が容易となる利点がある。
ローサイドＮＭＯＳトランジスタ１０２における発熱は、ハイサイドＮＭＯＳトランジスタ１０１および半導体装置２００の周辺領域に放熱される。ここで、外周領域にあるローサイドＮＭＯＳトランジスタ１０２の幅ｄ１、ｄ２は、トランジスタ内の温度差が小さくなるように、等しいことが望ましいが、両側面にハイサイドＮＭＯＳトランジスタ１０１があるローサイドＮＭＯＳトランジスタ１０２領域の幅ｄ５は、一方側面にしかハイサイドＮＭＯＳトランジスタ１０１がないローサイドＮＭＯＳトランジスタ１０２領域の幅ｄ１に比べて小さい。
換言すれば、ハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）は、互いに離れた少なくとも２つの領域Ｓ１に形成される。トレンチ溝４１（トレンチ）は、ハイサイドＮＭＯＳトランジスタ１０１が形成される領域Ｓ１をそれぞれ囲む。隣接するトレンチ溝４１の間の距離（幅ｄ５）は、ハイサイドＮＭＯＳトランジスタ１０１が形成される領域Ｓ１が配置される方向（図５のｙ軸方向）のトレンチ溝４１とＳＯＩ基板３０（半導体基板）の端の間の距離（幅ｄ１）よりも小さい。
ハイサイドトランジスタを囲うトレンチ溝は熱抵抗が高いため、両側面にハイサイドＮＭＯＳトランジスタ１０１があるローサイドトランジスタ領域では放熱性が低下するため、領域幅を小さくして発熱量を小さくすることで、ローサイドトランジスタ全体の温度の均一性を上げることができる。この結果、ローサイドトランジスタの熱破壊エネルギーを増大することが可能となる。
なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
本図面では、ハイサイドトランジスタをゲート配列方向に並行方向に２箇所配置しているが、３箇所以上の配置やゲート配列方向に垂直方向に配置することもできる。
上記実施形態のローサイドＮＭＯＳトランジスタ１０２（ローサイドトランジスタ）及びハイサイドＮＭＯＳトランジスタ１０１（ハイサイドトランジスタ）は、３０ボルト以上の耐圧を有するようにしてもよい。これにより、半導体装置２００は、高耐圧が必要とされるパワートランジスタとして、車両用ソレノイドなどを駆動することができる。
なお、本発明の実施形態は、以下の態様であってもよい。
（１）半導体基板と、前記半導体基板上に設けられたハイサイド及びローサイドのトランジスタ群を備えた回路であって、ローサイドトランジスタ領域の間には、トレンチ溝で囲われるハイサイドトランジスタ領域が配置されていて、前記ハイサイドトランジスタ領域と前記ローサイドトランジスタ領域との境界には、前記トレンチ溝が配置されていることを特徴とする半導体装置。
かかる構成により、アクティブクランプ動作時における、ローサイドトランジスタにおける発熱を周辺領域に放熱することができる。また、ローサイドトランジスタ領域を駆動回路の外周領域に設けて、放熱性をハイサイドトランジスタ領域より高めることができる。さらに、ハイサイドトランジスタとローサイドトランジスタを分離距離の小さいトレンチ溝で分離することで、チップサイズの増大を抑制しながら、ローサイドトランジスタの放熱が最適となるようにローサイドトランジスタをハイサイドトランジスタに対して自由に配置できる。また、トレンチ溝による分離で、ローサイドとハイサイドのＭＯＳトランジスタのウエル層を互いに絶縁分離することができ、基板バイアス効果によるハイサイドトランジスタの電流性能低下の問題を解決することができる。
（２）前記ローサイドトランジスタ領域の総面積は、前記ハイサイドトランジスタ領域の総面積と比べて、大きいことを特徴とする（１）に記載の半導体装置。
かかる構成により、ローサイドトランジスタとハイサイトトランジスタで構成される出力トランジスタの総面積を大きくすることなく、ローサイドトランジスタ領域の総面積を大きくすることができるため、アクティブクランプ動作時のローサイドトランジスタ領域の温度をより低減することができる。
（３）前記半導体基板上に設けられた前記ローサイドトランジスタ領域は、前記ハイサイドトランジスタ領域を囲うように配置されていることを特徴とする（１）又は（２）に記載の半導体装置。
かかる構成により、アクティブクランプ動作時におけるローサイドトランジスタ領域の発熱をローサイドトランジスタの外周領域とハイサイドトランジスタ領域に放熱することができ、ローサイドトランジスタとハイサイトトランジスタで構成される出力トランジスタの面積増大を抑えて、放熱性に優れたローサイドトランジスタを形成することができる。
（４）前記ローサイドトランジスタ領域は前記ハイサイドトランジスタ領域の少なくとも両側面に隣接して配置されていることを特徴とする、（１）又は（２）記載の半導体装置。
かかる構成により、ローサイドトランジスタとハイサイトトランジスタで構成される出力トランジスタの面積増大を抑えて、ローサイドトランジスタから放熱する領域をハイサイドトランジスタと比べて大きくすることができ、アクティブクランプ動作時のローサイドトランジスタの温度増大を抑制できる。
（５）前記半導体装置において、外周に配置される前記ローサイドトランジスタ領域の幅は等しいことを特徴とする、（３）又は（４）に記載の半導体装置。
かかる構成により、外周に配置されるローサイドトランジスタ領域からの放熱性を一様にすることができるため、温度の均一性を上げることができる。このため、アクティブクランプ動作時のローサイドトランジスタ領域の温度増大を抑制できる。
（６）両側面に前記ハイサイドトランジスタ領域がある前記ローサイドトランジスタ領域の短辺の長さは、片側面にのみ前記ハイサイドトランジスタ領域がある前記ローサイドトランジスタ領域の短辺の長さに比べて、小さいことを特徴とする、（４）又は（５）に記載の半導体装置。
かかる構成により、両側面に前記ハイサイドトランジスタ領域が配置されるローサイドトランジスタ領域と片側面にのみ前記ハイサイドトランジスタ領域が配置されるローサイドトランジスタ領域との温度差を小さくすることができる。
（７）前記ローサイドのトランジスタ群と前記ハイサイドのトランジスタ群は、支持基板から絶縁分離されたＰ型半導体層上にＮ型ドレイン領域が形成されたＮＭＯＳトランジスタで構成され、前記ローサイドのトランジスタ群は、前記トレンチ溝で囲われていないことを特徴とする、（１）乃至（６）のいずれかに記載の半導体装置。
かかる構成により、ローサイドトランジスタからの放熱性を向上できる。
（８）前記ローサイドのトランジスタ群と前記ハイサイドのトランジスタ群は、支持基板から絶縁分離されたＰ型半導体層上にＰ型のホール注入領域が形成されたＩＧＢＴで構成され、前記ローサイドのトランジスタ群は、前記トレンチ溝で囲われていないことを特徴とする、（１）乃至（７）のいずれかに記載の半導体装置。
かかる構成により、ローサイドトランジスタからの放熱性を向上できる。
（９）前記ローサイドのトランジスタ群の熱破壊エネルギーは、前記ハイサイドのトランジスタ群の熱破壊エネルギーに比べて大きいことを特徴とする、（１）乃至（８）に記載の半導体装置。
かかる構成により、駆動回路のチップサイズの増大を抑えながら、ローサイドトランジスタの熱破壊エネルギーを増大することができる。
（１０）前記ハイサイドトランジスタ領域は耐圧が３０Ｖ以上のトランジスタで構成され、前記ローサイドトランジスタ領域は耐圧が３０Ｖ以上のトランジスタで構成されることを特徴とする（１）乃至（９）のいずれかに記載の半導体装置。
１…ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）
２、３…Ｐウエル層
４、５…Ｎ型のドレインドリフト層
６、７…ソース
８、９…ドレイン
１０、１１…Ｐウエル層接続Ｐ層
１２、１３…ゲート酸化膜
１４、１５…ゲート
１６…配線層接続コンタクト
１７、２０…ソース電極
１８、２１…ドレイン電極
１９、２２…ゲート電極
３１…Ｓｉ支持基板
３２…ＳｉＯ２層
３３…Ｐ型半導体層
４１…トレンチ溝
１０１…ハイサイドＮＭＯＳトランジスタ
１０２…ローサイドＮＭＯＳトランジスタ
２００…半導体装置
２０１…電流駆動回路
２０２…電磁負荷
２０３…スイッチ
２０４…ハイサイドトランジスタ
２０５…抵抗
２０６…ハイサイドゲートドライバ
２０７…ローサイドトランジスタ
２０８…抵抗
２０９…ローサイドゲートドライバ
２１０…アクティブクランプ回路
２１１…電源

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面の第１の領域に形成されるハイサイドトランジスタと、
    前記ハイサイドトランジスタを囲むトレンチと、
    トレンチを埋める第１の絶縁体と、
    前記トレンチの周りの前記半導体基板の表面の第２の領域に形成されるローサイドトランジスタと、を備え、
    前記ローサイドトランジスタが形成される前記第２の領域と前記半導体基板の裏面とを繋ぐ側面が露出している
    ことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の表面の第１の領域に形成されるハイサイドトランジスタと、
    前記ハイサイドトランジスタを囲むトレンチと、
    トレンチを埋める第１の絶縁体と、
    前記トレンチの周りの前記半導体基板の表面の第２の領域に形成されるローサイドトランジスタと、を備え
    前記ローサイドトランジスタが形成される前記第２の領域の総面積は、
    前記ハイサイドトランジスタが形成される前記第１の領域の総面積よりも大きい
    ことを特徴とする半導体装置。
  3. 請求項１乃至２に記載の半導体装置であって、
    前記ローサイドトランジスタは、
    前記トレンチを囲むように配置される
    ことを特徴とする半導体装置。
  4. 請求項１乃至２に記載の半導体装置であって、
    前記第１の領域は、
    四角形であり、
    前記ローサイドトランジスタは、
    前記第１の領域の１組の対辺にそれぞれ隣接する２つの領域に形成される
    ことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第１の領域及び前記第２の領域が配置される方向について、前記第１の領域の１組の対辺にそれぞれ隣接する２つの領域のそれぞれの幅は等しい
    ことを特徴とする半導体装置。
  6. 請求項１乃至２に記載の半導体装置であって、
    前記ハイサイドトランジスタは、
    互いに離れた少なくとも２つの領域に形成され、
    前記トレンチは、
    前記ハイサイドトランジスタが形成される領域をそれぞれ囲み、
    隣接する前記トレンチの間の距離は、
    前記ハイサイドトランジスタが形成される領域が配置される方向の前記トレンチと前記半導体基板の端の間の距離よりも小さい
    ことを特徴とする半導体装置。
  7. 請求項１乃至２に記載の半導体装置であって、
    前記半導体基板は、
    支持基板、第２の絶縁体、及びＰ型半導体が積層されて構成され、
    前記第１の絶縁体は、
    前記第２の絶縁体と接する
    ことを特徴とする半導体装置。
  8. 請求項１乃至２に記載の半導体装置であって、
    前記ローサイドトランジスタ及び前記ハイサイドトランジスタは、
    ＮＭＯＳトランジスタ又はＩＧＢＴである
    ことを特徴とする半導体装置。
  9. 請求項１乃至２に記載の半導体装置であって、
    前記ローサイドトランジスタの熱破壊エネルギーは、
    前記ハイサイドトランジスタの熱破壊エネルギーよりも大きい
    ことを特徴とする半導体装置。
  10. 請求項１乃至２に記載の半導体装置であって、
    前記ローサイドトランジスタ及び前記ハイサイドトランジスタは、
    ３０ボルト以上の耐圧を有する
    ことを特徴とする半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893070B2 (en) 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214710A (ja) * 1998-01-22 1999-08-06 Sansha Electric Mfg Co Ltd 電力用半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2006186159A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 半導体装置およびそれを用いた無線通信機器
JP2008244094A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 高周波電力増幅器および携帯型無線端末
JP2010080803A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016017068A1 (ja) * 2014-07-30 2016-02-04 パナソニックＩｐマネジメント株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342803A (ja) 1986-08-08 1988-02-24 東陶機器株式会社 鋳込み成形法及び装置
JPH06342803A (ja) 1992-05-29 1994-12-13 Texas Instr Inc <Ti> トランジスタ
US6831331B2 (en) * 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
JP2003174082A (ja) 2001-12-06 2003-06-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7492018B2 (en) 2004-09-17 2009-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Isolating substrate noise by forming semi-insulating regions
JP2006253181A (ja) * 2005-03-08 2006-09-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7566931B2 (en) * 2005-04-18 2009-07-28 Fairchild Semiconductor Corporation Monolithically-integrated buck converter
JP4758787B2 (ja) * 2006-03-02 2011-08-31 パナソニック株式会社 半導体集積回路
JP4866672B2 (ja) 2006-07-27 2012-02-01 ルネサスエレクトロニクス株式会社 負荷駆動回路
JP2008182122A (ja) 2007-01-25 2008-08-07 Sanyo Electric Co Ltd 半導体装置
JP2009170747A (ja) * 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
US8310007B2 (en) * 2009-07-13 2012-11-13 Maxpower Semiconductor Inc. Integrated power supplies and combined high-side plus low-side switches
JP5872766B2 (ja) * 2010-12-10 2016-03-01 ローム株式会社 半導体装置および半導体パッケージ
US9209176B2 (en) * 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
US8835978B2 (en) * 2012-05-14 2014-09-16 Infineon Technologies Ag Lateral transistor on polymer
US9171738B2 (en) * 2012-12-18 2015-10-27 Infineon Technologies Austria Ag Systems and methods for integrating bootstrap circuit elements in power transistors and other devices
JP6120586B2 (ja) * 2013-01-25 2017-04-26 ローム株式会社 ｎチャネル二重拡散ＭＯＳ型トランジスタおよび半導体複合素子
US9748378B2 (en) * 2015-03-12 2017-08-29 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214710A (ja) * 1998-01-22 1999-08-06 Sansha Electric Mfg Co Ltd 電力用半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2006186159A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 半導体装置およびそれを用いた無線通信機器
JP2008244094A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 高周波電力増幅器および携帯型無線端末
JP2010080803A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016017068A1 (ja) * 2014-07-30 2016-02-04 パナソニックＩｐマネジメント株式会社 半導体装置

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