DE112017000174T5 - Halbleitervorrichtung - Google Patents

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Abstract

Es wird eine Halbleitervorrichtung geschaffen, die den Substrat-Vorspannungseffekt eines Transistors der hohen Seite begrenzen kann, während sie die Wärmeabstrahlungseigenschaft eines Transistors der tiefen Seite verbessert.Ein NMOS-Transistor 101 der hohen Seite ist in einem Bereich S1 auf der Oberfläche eines SOI-Substrats 30 ausgebildet. Ein Graben 41 umgibt den NMOS-Transistor 101 der hohen Seite. SiO(ein erster Isolator) bettet den Graben 41 ein. Ein NMOS-Transistor 102 der tiefen Seite ist in einem Bereich S2 auf der Oberfläche des SOI-Substrats 30 um den Graben 41 ausgebildet. Die Seitenfläche Sf, die den Bereich S2, in dem der NMOS-Transistor 102 der tiefen Seite ausgebildet ist, und die Rückseite des SOI-Substrats 30 verbindet, ist freigelegt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung.
  • Technischer Hintergrund
  • Es ist erforderlich, dass eine Halbleitervorrichtung, die eine Ansteuerschaltung konfiguriert, wie z. B. eine Solenoid-Last, die an einer in einem Fahrzeug angebrachten elektrischen Steuereinheit (ECU) angebracht ist, eine Stromansteuerfähigkeit mit einer hohen Durchbruchspannung von 30 V oder mehr und einer hohen Stromgrößenordnung aufweist und die an einem Ausgangsanschluss erzeugte Stromenergie absorbiert, um einen fehlerhaften Betrieb oder eine Zerstörung zu verhindern.
  • Es ist folglich z. B. eine Technik bekannt, in der eine aktive Klemmschaltung zwischen dem Gate und dem Drain eines Leistungstransistors in der Ausgangsstufe vorgesehen ist, wobei eine Gate-Spannung des Leistungstransistors erhöht wird, um den Transistor einzuschalten (ein aktiver Klemmbetrieb), wenn aufgrund des Einspeisens eines großen induktiven Stromrauschens eine Spannung über einem absoluten maximalen Nennwert an einem Ausgangsanschluss erzeugt wird, wobei dadurch das am Ausgangsanschluss erzeugte Stromrauschen in der Masse absorbiert wird (siehe z. B. die PTL 1). Wenn außerdem ein Rückflussweg, um einen Stromfluss von einer Solenoid-Last zu der hohen Seite zu erlauben, während einer Anomalie stillgelegt ist, wird ferner bei der in der PTL 1 offenbarten Technik der aktive Klemmbetrieb ausgeführt, um die Lastenergie zu absorbieren, wobei dadurch verhindert wird, dass der Leistungstransistor der tiefen Seite beschädigt wird.
  • Die Stromenergie (die thermische Zerstörungsenergie), die während des aktiven Klemmbetriebs durch den Leistungstransistor absorbiert werden kann, ist unter der Bedingung der Erzeugung der thermischen Instabilität aufgrund der Selbsterwärmung des Transistors bestimmt, wobei ihr Wert durch das Vergrößern der Größe des Transistors im Allgemeinen vergrößert werden kann. Es gibt jedoch ein Problem, dass eine Zunahme der Größe des Transistors eine Zunahme der Chipkosten verursachen kann.
  • Andererseits ist der Leistungstransistor mit einer relativ großen Größe in seiner Abstrahlungseigenschaft bei einer gleichmäßigen Stromdichte in dem Transistor verschieden, wobei folglich ein großer Unterschied der Temperatur zwischen dem Mittenbereich und dem umgebenden Bereich verursacht wird. Das heißt, im Mittenbereich mit einer geringen Abstrahlungseigenschaft ist die Temperatur höher und wird die thermische Instabilität leicht verursacht, während aufgrund der Abstrahlungswirkung in dem umgebenden Bereich die Temperaturtiefer ist. Folglich gibt es ein Problem, dass die thermische Zerstörungsenergie des Transistors nicht gemäß der Zunahme der Größe vergrößert werden kann.
  • Es gibt offenbarte Techniken, um wegen des obigen Problems die Verteilung der Temperaturen in einem Transistor gleichmäßig zu machen, (siehe z. B. die PTL 2). Eine von ihnen ist ein Verfahren zum Vergrößern der Intervalle der aktiven Bereiche eines Transistors, die in dem Mittenbereich parallel angeordnet sind, und zum Verringern der Intervalle der aktiven Bereiche eines Transistors in dem umgebenden Bereich, während das andere von ihnen ein Verfahren zum weiteren Verringern der Eingangsleistung in dem Mittenbereich als die Eingangsleistung in dem umgebenden Bereich ist. Bei beiden Verfahren wird die verbrauchte Leistung pro Einheitsfläche von dem umgebenden Bereich zu dem Mittenbereich verringert, wobei dadurch die Verteilung der Temperaturen in dem Transistor gleichmäßig gemacht wird und folglich die thermische Zerstörungsenergie des Transistors vergrößert wird.
  • Ferner ist eine Technik zum Schaffen eines nicht aktiven Bereichs in dem Mittenbereich in einem Leistungstransistor und zum Bilden einer Wärmeabstrahlungselektrode in dem nicht aktiven Bereich offenbart (siehe z. B. die PTL 3). Der Mittenbereich mit der höheren Temperatur wird deaktiviert, wobei dadurch die Temperatur in dem Transistor verringert wird und die Gleichmäßigkeit der Temperaturen verbessert wird. Ferner wird die Wärme über die Wärmeabstrahlungselektrode zur Außenseite des Halbleiters abgestrahlt, wobei dadurch die Temperatur weiter verringert wird. Folglich kann die thermische Zerstörungsenergie des Transistors ähnlich vergrößert werden.
  • Ferner ist eine Technik offenbart, bei der die Transistoren der hohen Seite und die Transistoren der tiefen Seite abwechselnd angeordnet sind und die Source-Elektrode eines Transistors der hohen Seite und die Drain-Elektrode eines Transistors der tiefen Seite als eine gemeinsame Elektrode angenommen werden, um die parasitäre Induktivität zwischen den Transistoren zu verringern (siehe z. B. die PTL 4). Bei der Technik kann die in den Transistoren der tiefen Seite erzeugte Wärme zu den Transistorbereichen der hohen Seite abgestrahlt werden, wobei dadurch die thermische Zerstörungsenergie der Transistoren der tiefen Seite vergrößert wird, ohne die Chipgröße der Ausgangsschaltung zu vergrößern, die aus den Transistoren der hohen Seite und den Transistoren der tiefen Seite konfiguriert ist.
  • Liste der Entgegenhaltungen
  • Patentliteratur
    • PTL 1: JP 2008-35067 A
    • PTL 2: JP 6-342803 A
    • PTL 3: JP 2008-182122 A
    • PTL 4: Internationale Veröffentlichung 2014/188651
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Bei beiden in der PTL 2 beschriebenen Techniken ist jedoch die Stromleistung des Transistors im Mittenbereich eingeschränkt, so dass die Dichte der verbrauchten Leistung des Transistors von dem umgebenden Bereich zu dem Mittenbereich abnimmt. Folglich gibt es ein Problem, dass die Leistung pro Fläche des Transistors während des Normalbetriebs in dem Mittenbereich verringert ist. Ferner gibt es ein Problem, dass der Entwurf der Anordnung und die Steuerung der Transistoren kompliziert sind, um die Stromleistung des Transistors in dem Mittenbereich einzuschränken.
  • Bei dem in der PTL 3 beschriebenen Verfahren ist gemäß dem nicht aktiven Bereich bei der gleichen Transistorleistung während des Normalbetriebs die Chipgröße größer und sind die Kosten höher, als wenn der nicht aktive Bereich nicht vorgesehen ist.
  • Ferner kann bei dem in der PTL 4 beschriebenen Verfahren die in den Transistoren der tiefen Seite erzeugte Wärme zu den benachbarten Transistoren der hohen Seite abgestrahlt werden, während eine Zunahme der Größe begrenzt ist, wobei eine bestimmte Temperaturverringerungswirkung erhalten wird, wobei aber die Richtung, in der die Transistoren der hohen Seite und die Transistoren der tiefen Seite parallel angeordnet sind, nur in der Gate-Anordnungsrichtung eingeschränkt ist. Folglich ist die Konfiguration nicht notwendigerweise optimiert, um die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite zu verbessern.
  • Ferner werden bei dem in der PTL 4 beschriebenen Verfahren die Source-Elektrode eines MOS-Transistors der hohen Seite und die Drain-Elektrode eines MOS-Transistors der tiefen Seite als dieselbe Elektrode angenommen, wobei folglich die Wannenschichten der Transistoren der hohen Seite und der tiefen Seite zwangsläufig auf das gleiche Potential gesetzt sind. Folglich ergibt sich ein Problem, dass der Substrat-Vorspannungseffekt, dass eine Sperrvorspannung, die der Leistungsspannung entspricht, zwischen der Source und der Wanne angelegt ist, verursacht wird, während die MOS-Transistoren der hohen Seite eingeschaltet sind, wobei sich die Stromleistung der Transistoren der hohen Seite verringert.
  • In dieser Weise kann bei den herkömmlichen Techniken der Substrat-Vorspannungseffekt eines Transistors der hohen Seite nicht begrenzt werden, während die Wärmeabstrahlungseigenschaft eines Transistors der tiefen Seite verbessert wird.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die den Substrat-Vorspannungseffekt eines Transistors der hohen Seite begrenzen kann, während die Wärmeabstrahlungseigenschaft eines Transistors der tiefen Seite verbessert wird.
  • Die Lösung des Problems
  • Um die obige Aufgabe zu lösen, enthält die vorliegende Erfindung: ein Halbleitersubstrat; einen Transistor der hohen Seite, der in einem ersten Bereich auf der Oberfläche des Halbleitersubstrats ausgebildet ist; einen Graben, der den Transistor der hohen Seite umgibt; einen ersten Isolator, der den Graben einbettet; und einen Transistor der tiefen Seite, der in einem zweiten Bereich auf der Oberfläche des Halbleitersubstrats um den Graben ausgebildet ist, wobei die Seitenfläche, die den zweiten Bereich, in dem der Transistor der tiefen Seite ausgebildet ist, und die Rückseite des Halbleitersubstrats verbindet, freigelegt ist.
  • Um die obige Aufgabe zu lösen, enthält die vorliegende Erfindung ferner: ein Halbleitersubstrat; einen Transistor der hohen Seite, der in einem ersten Bereich auf der Oberfläche des Halbleitersubstrats ausgebildet ist; einen Graben, der den Transistor der hohen Seite umgibt; einen ersten Isolator, der den Graben einbettet; und einen Transistor der tiefen Seite, der in einem zweiten Bereich auf der Oberfläche des Halbleitersubstrats um den Graben ausgebildet ist, wobei die Gesamtfläche des zweiten Bereichs, in dem der Transistor der tiefen Seite ausgebildet ist, größer als die Gesamtfläche des ersten Bereichs, in dem der Transistor der hohen Seite ausgebildet ist, ist.
  • Die vorteilhaften Wirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung ist es möglich, den Substrat-Vorspannungseffekt eines Transistors der hohen Seite zu begrenzen, während die Wärmeabstrahlungseigenschaft eines Transistors der tiefen Seite verbessert wird. Weitere Aufgaben, Konfigurationen und Wirkungen werden in der folgenden Beschreibung der Ausführungsformen offensichtlich.
  • Figurenliste
    • 1A ist ein Grundriss, der eine Halbleitervorrichtung gemäß einer ersten Ausführungsform schematisch veranschaulicht.
    • 1B ist eine Längsschnittansicht in einem durch einen Pfeil A in 1A angegebenen Bereich.
    • 2 ist eine graphische Darstellung zum Erklären eines aktiven Klemmbetriebs eines Stromansteuerungs-Schaltungssystems, das die in 1A veranschaulichte Halbleitervorrichtung enthält.
    • 3 ist ein Grundriss, der die Halbleitervorrichtung gemäß einer zweiten Ausführungsform schematisch veranschaulicht.
    • 4 ist ein Grundriss, der die Halbleitervorrichtung gemäß einer dritten Ausführungsform schematisch veranschaulicht.
    • 5 ist ein Grundriss, der die Halbleitervorrichtung gemäß einer vierten Ausführungsform schematisch veranschaulicht.
  • Beschreibung der Ausführungsformen
  • Die Konfiguration und die Betriebswirkungen einer Halbleitervorrichtung gemäß den ersten bis vierten Ausführungsformen der vorliegenden Erfindung werden im Folgenden bezüglich der Zeichnungen beschrieben. Außerdem bezeichnen die gleichen Bezugszeichen die gleichen Teile in jeder Figur. Die Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung ist auf das Lösen der folgenden ersten bis dritten Aufgaben gerichtet, die jedoch z. B. teilweise die gleichen wie die obige Aufgabe sind.
  • Es ist die erste Aufgabe, die Temperaturgleichmäßigkeit und die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite zu vergrößern und die thermische Zerstörungsenergie während eines aktiven Klemmbetriebs zu vergrößern, indem einer Anordnung der Transistoren der tiefen Seite bezüglich die Transistoren der hohen Seite ein Freiheitsgrad gegeben wird, ohne eine Chipgröße zu vergrößern und die Stromleistung pro Fläche der Transistoren der hohen Seite während eines Normalbetriebs zu verringern.
  • Es ist die zweite Aufgabe, die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite zu verbessern und die thermische Zerstörungsenergie der Transistoren der tiefen Seite weiter als die thermische Zerstörungsenergie der Transistoren der hohen Seite während des aktiven Klemmbetriebs zu vergrößern, ohne eine Chipgröße einer Ansteuerschaltung zu vergrößern, die aus den Transistoren der hohen Seite und der Transistoren der tiefen Seite mit einer hohen Durchbruchspannung konfiguriert ist.
  • Es ist die dritte Aufgabe, eine Verringerung der Stromleistung aufgrund des Substrat-Vorspannungseffekts, wenn die Transistoren der hohen Seite eingeschaltet sind, durch das wechselseitige Isolieren der Wannenschichten der MOS-Transistoren der hohen Seite und der MOS-Transistoren der tiefen Seite und das Setzen des Wannenpotentials der Transistoren der hohen Seite auf das gleiche Potential wie das Source-Potential zu verhindern.
  • (Die erste Ausführungsform)
  • 1 veranschaulicht eine Ausführungsform der vorliegenden Erfindung, die im Folgenden beschrieben wird. 1A ist ein Grundriss, der eine Halbleitervorrichtung gemäß einer ersten Ausführungsform schematisch veranschaulicht. Ferner ist 1B eine Längsschnittansicht in einem durch einen Pfeil A nach 1A angegebenen Bereich.
  • Wie in 1A veranschaulicht ist, umfasst eine Halbleitervorrichtung 200 die NMOS-Transistoren 102 der tiefen Seite und einen NMOS-Transistor 101 der hohen Seite, der von einem Graben 41 umgeben ist, wobei die NMOS-Transistoren 102 der tiefen Seite auf beiden Seiten des NMOS-Transistors 101 der hohen Seite, der von dem Graben 41 umgeben ist, benachbart angeordnet sind.
  • Wie in 1B veranschaulicht ist, befindet sich der Graben 41 mit einer SiO2-Schicht 32 als ein Silicium-auf-Isolator-Substrat (SOI-Substrat) in Kontakt, um eine P-Wannen-Schicht 3 des NMOS-Transistors 101 der hohen Seite und eine P-Wannen-Schicht 2 des NMOS-Transistors 102 auf der tiefen Seite zu isolieren, wobei er in eine isolierende SiO2-Schicht eingebettet ist, um einen dielektrischen Durchschlag bei einer Leistungsspannung oder mehr zu erhalten. Ferner ist jeder Transistor aus einer Gruppe von querliegenden NMOS-Transistoren mit den gleichen Eigenschaften konfiguriert, in denen die Sources 6, 7, die Gates 14, 15 und die Drains 8, 9 parallel angeordnet sind, wie in 1A veranschaulicht ist.
  • Mit anderen Worten, der NMOS-Transistor 101 der hohen Seite (der Transistor der hohen Seite) ist in einem Bereich S1 (einem ersten Bereich) auf der Oberfläche Ff des SOI-Substrats 30 (des Halbleitersubstrats) ausgebildet. Der Graben 41 umgibt den NMOS-Transistor 101 der hohen Seite. Das SiO2 (der erste Isolator) bettet den Graben 41 ein. Die NMOS-Transistoren 102 der tiefen Seite (die Transistoren der tiefen Seite) sind in den Bereichen S2 (den zweiten Bereichen) auf der Oberfläche Ff des SOI-Substrats 30 um den Graben 41 ausgebildet. Wie in 1B veranschaulicht ist, ist die Seitenfläche Sf, die die Bereiche S2 (die zweiten Bereiche), in denen die NMOS-Transistoren 102 der tiefen Seite ausgebildet sind, und die Rückseite Bf des SOI-Substrats 30 verbindet, freigelegt.
  • Das heißt, die NMOS-Transistoren 102 der tiefen Seite sind nicht durch den Graben 41 umgeben.
  • Der Bereich S1 (der erste Bereich) ist in 1A viereckig. Die NMOS-Transistoren 102 der tiefen Seite (die Transistoren der tiefen Seite) sind in den zwei Bereichen S2 ausgebildet, die einem Paar gegenüberliegender Seiten E1 bzw. E2 des Bereichs S1 benachbart sind.
  • Wie in 1B veranschaulicht ist, ist das SOI-Substrat 30 (das Halbleitersubstrat) konfiguriert, in dem ein Si-Stützsubstrat 31 (ein Stützsubstrat), die SiO2-Schicht 32 (der zweite Isolator) und eine P-Typ-Halbleiterschicht 33 (der P-Typ-Halbleiter) laminiert sind. Das SiO2 (der erste Isolator), das in den Graben 41 eingebettet ist, befindet sich mit der SiO2-Schicht 32 (dem zweiten Isolator) in Kontakt. Dadurch kann der Substrat-Vorspannungseffekt genau verhindert werden.
  • Hier wird ein aktiver Klemmbetrieb der Transistoren der tiefen Seite beschrieben. 2 veranschaulicht ein vollständiges Ansteuerschaltungssystem, das aus einer Stromansteuerschaltung 201, die eine aktive Klemmschaltung 210 enthält, einer elektromagnetischen Last 202, einer Leistungsversorgung 211 und einem Schalter 203 konfiguriert ist. Die elektromagnetische Last 202 ist mit dem Ausgang der Ansteuerschaltung und der Leistungsversorgung 211 verbunden. Während des Normalbetriebs ist der Schalter 203 eingeschaltet und wird die Stromansteuerschaltung 201 z. B. mit Leistung von 14 V von der Leistungsversorgung VB211 versorgt.
  • Ein Rückflussstrom als ein Lastansteuerstrom fließt von der Leistungsversorgung VB211 über die elektromagnetische Last 202 zur GND, wenn der Transistor 207 der tiefen Seite eingeschaltet ist, und fließt über den Transistor 204 der hohen Seite zu der Leistungsversorgung, wenn der Transistor 207 der tiefen Seite ausgeschaltet ist. Falls hier der Schalter 203 aufgrund einer Anomalie ausgeschaltet ist und keine Leistung zugeführt wird, wenn der Transistor 207 der tiefen Seite von ein zu aus umgeschaltet wird, fließt der normalerweise von der elektromagnetischen Last über den Transistor 204 der hohen Seite fließende Rückflussstrom nirgendwohin, wobei folglich das Potential des Ausgangsanschlusses zunimmt.
  • Zu diesem Zeitpunkt beginnt der Strom in einer Zener-Diode (der aktiven Klemmschaltung 210), die mit dem Gate und dem Drain des Transistors 207 der tiefen Seite verbunden ist, zu fließen, wenn das Potential des Ausgangsanschlusses eine bestimmte Spannung (eine Klemmspannung), wie z. B. 35 V, erreicht, um zu verhindern, dass der Transistor 207 der tiefen Seite versagt. Der Strom fließt durch einen Widerstand 208, der zwischen das Gate und die Source geschaltet ist, wobei folglich die Gate-Spannung des Transistors 207 der tiefen Seite zunimmt und darin ein Drain-Strom Id fließt.
  • Der Drain-Strom Id nimmt linear ab, so dass eine Summe der elektromotorischen Kraft (-L·dId/dt) der elektromagnetischen Last und der Leistungsversorgung VB die Klemmenspannung annimmt, wobei die durch die zeitliche Integration eines Produkts aus dem Drain-Strom Id und der Klemmspannung berechnete Energie in dem Transistor 207 der tiefen Seite verbraucht wird. Bei einer elektromagnetischen Last von 13 mH und einem Ansteuerstrom von 2 A beträgt eine Energiemenge 20 mJ, wobei der Transistor 207 der tiefen Seite aufgrund des Energieverbrauchs Wärme erzeugt. Falls die Temperatur des Transistors einen bestimmten Schwellenwert oder mehr erreicht, wird zu diesem Zeitpunkt in dem Transistor eine thermische Instabilität erzeugt, wobei sie zu einer thermischen Zerstörung führt, wobei folglich die Temperatur des Transistors begrenzt werden muss, um die thermische Zerstörung zu verhindern. Andererseits wird in dem Transistor 204 der hohen Seite nicht so viel Energieverbrauch verursacht.
  • Falls ein NMOS-Transistor 102 der tiefen Seite in zwei aufgeteilt ist und sie auf beiden Seiten des NMOS-Transistors 101 der hohen Seite benachbart angeordnet sind, sind die umgebenden Bereiche als die Wärmeabstrahlungsbereiche des NMOS-Transistors 102 der tiefen Seite größer als die des NMOS-Transistors 101 der hohen Seite, wie in 1A veranschaulicht ist. Folglich kann die Wärmeabstrahlungseigenschaft der NMOS-Transistoren 102 der tiefen Seite höher als die des NMOS-Transistors 101 der hohen Seite sein.
  • Die Länge d1 der kurzen Seite des NMOS-Transistors 102 der tiefen Seite beträgt z. B. 50 µm, die Länge d3 der kurzen Seite des Transistors der hohen Seite beträgt 90 µm und die Breite des Grabens 41 beträgt 1 µm. Zu diesem Zeitpunkt kann eine Zunahme der Chipgröße aufgrund der Einfügung des Grabens 41 auf etwa 1 % begrenzt sein. Eine kleinere Anzahl von Gräben 41 kann einen Einfluss auf die Chipgröße begrenzen, wobei folglich eine kleinere Anzahl der NMOS-Transistoren 101 der hohen Seite bevorzugt eingesetzt wird.
  • Mit anderen Worten, die Breiten d1 der beiden Bereiche S2, die einem Paar gegenüberliegender Seiten E1 bzw. E2 des Bereichs S1 benachbart sind, sind in der Richtung (in der Richtung der y-Achse in 1A), in der der Bereich S1 (der erste Bereich) und die Bereiche S2 (die zweiten Bereiche) angeordnet sind, gleich. Dadurch können die Wärmeabstrahlungseigenschaften der beiden Bereiche S2 während des aktiven Klemmbetriebs gleichmäßig gemacht werden.
  • Ferner ist die Gesamtfläche der NMOS-Transistoren 102 der tiefen Seite größer als die Gesamtfläche des NMOS-Transistors 101 der hohen Seite.
  • Mit anderen Worten, die Gesamtfläche der Bereiche S2 (der zweiten Bereiche), in denen die NMOS-Transistoren 102 der tiefen Seite (die Transistoren der tiefen Seite) ausgebildet sind, ist größer als die Gesamtfläche des Bereichs S1 (des ersten Bereichs), in dem der NMOS-Transistor 101 der hohen Seite (der Transistor der hohen Seite) ausgebildet ist.
  • Falls die Gesamtfläche der NMOS-Transistoren 102 der tiefen Seite vergrößert wird, kann die Leistungsdichte pro Einheitsfläche verringert werden, wobei dadurch die Temperatur während des aktiven Klemmbetriebs verringert wird.
  • Andererseits wird der Zustand des aktiven Klemmbetriebs in dem NMOS-Transistor 101 der hohen Seite nicht verursacht, wobei folglich die thermische Zerstörung aufgrund der erzeugten Wärme nicht betrachtet werden muss. Deshalb kann der NMOS-Transistor 101 der hohen Seite so entworfen sein, dass die Stromleistung der Spezifikation während des Normalbetriebs entspricht, wobei seine Fläche kleiner als die NMOS-Transistoren 102 der tiefen Seite sein kann.
  • Ferner ist der Graben 41 um die NMOS-Transistoren 102 der tiefen Seite nicht vorhanden, mit Ausnahme, wo sie sich mit dem NMOS-Transistor 101 der hohen Seite in Kontakt befinden. Die Source 6 und die P-Wannen-Schicht 2 des NMOS-Transistors 102 der tiefen Seite sind auf das GND-Potential oder auf das gleiche Potential wie die P-Typ-Halbleiterschicht 33 gesetzt, wobei sie folglich nicht durch den Graben getrennt sein müssen. Der Graben 41, der einen höheren Wärmewiderstand als die P-Typ-Halbleiterschicht 33 aufweist, ist nicht vorgesehen, wobei dadurch die Wärmeabstrahlungseigenschaft zu der Umgebung in der Halbleitervorrichtung 200 verbessert ist.
  • Folglich kann die thermische Zerstörungsenergie während des aktiven Klemmbetriebs der NMOS-Transistoren 102 der tiefen Seite vergrößert werden.
  • Mit anderen Worten, die thermische Zerstörungsenergie der NMOS-Transistoren 102 der tiefen Seite (der Transistoren der tiefen Seite) ist höher als die thermische Zerstörungsenergie des NMOS-Transistors 101 der hohen Seite (des Transistors der hohen Seite).
  • Ferner ist jeder Transistor konfiguriert, in dem die N-Typ-Drain-Driftschichten 4, 5 und die P-Wannen-Schichten 2, 3 auf der P-Typ-Halbleiterschicht 33, die von dem Si-Stützsubstrat 31 isoliert ist, ausgebildet sind. Die P-Wannen-Schicht 2 des NMOS-Transistors 102 der tiefen Seite ist von der P-Wannen-Schicht 3 des NMOS-Transistors 101 der hohen Seite durch den Graben 41 isoliert. Folglich kann die P-Wannen-Schicht 3 des NMOS-Transistors 101 der hohen Seite auf dem gleichen Potential mit der Source 7 und einer Source-Elektrode 20 elektrisch verbunden sein.
  • Folglich kann eine Verringerung der Stromleistung des NMOS-Transistors 101 der hohen Seite aufgrund des Substrat-Vorspannungseffekts des NMOS-Transistors 101 der hohen Seite eliminiert werden. Zusätzlich sind die NMOS-Transistoren gemäß der vorliegenden Ausführungsform beispielhaft beschrieben worden, wobei Bipolartransistoren mit isoliertem Gate (IGBT), die auf der P-Typ-Halbleiterschicht 33 ausgebildet sind, eingesetzt werden können. Ferner ist die Source-Elektrode 20 des NMOS-Transistors 101 der hohen Seite über eine Verdrahtungsschicht mit einer Drain-Elektrode 18 des NMOS-Transistors 102 der tiefen Seite verbunden, so dass sie ein Ausgangsanschluss ist.
  • Wie oben beschrieben worden ist, sind die Seitenflächen der Transistoren der tiefen Seite gemäß der vorliegenden Ausführungsform freigelegt, wobei dadurch die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite verbessert ist. Ferner ist der Transistor der hohen Seite durch den Graben umgeben, wobei dadurch der Substrat-Vorspannungseffekt des Transistors der hohen Seite begrenzt ist.
  • (Die zweite Ausführungsform)
  • 3 ist ein Grundriss, der die Halbleitervorrichtung 200 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Die Halbleitervorrichtung 200 besteht aus dem NMOS-Transistor 101 der hohen Seite, der von dem Graben 41 umgeben ist, und dem NMOS-Transistor 102 der tiefen Seite, wobei der NMOS-Transistor 102 der tiefen Seite dem NMOS-Transistor 101 der hohen Seite benachbart angeordnet ist und den NMOS-Transistor 101 der hohen Seite umgibt.
  • Mit anderen Worten, der NMOS-Transistor 102 der tiefen Seite (der Transistor der tiefen Seite) ist angeordnet, so dass er den Graben 41 umgibt.
  • Der umgebende Wärmeabstrahlungsbereich des NMOS-Transistors 102 der tiefen Seite wird als der gesamte äußere Umfangsbereich des NMOS-Transistors 101 der hohen Seite und des NMOS-Transistors 102 der tiefen Seite angenommen, wobei dadurch die Wärmeabstrahlungseigenschaft weiter als in der ersten Ausführungsform verbessert wird. Falls die Fläche des NMOS-Transistors 102 der tiefen Seite die gleiche wie in der ersten Ausführungsform ist, können ferner die Breiten d1 und d2 des NMOS-Transistors 102 der tiefen Seite kleiner gemacht werden, wobei dadurch die Gleichmäßigkeit der Temperatur in dem Transistor und die Wärmeabstrahlungseigenschaft weiter verbessert werden. Zusätzlich ist es erwünscht, dass die Breiten d1 und d2 des NMOS-Transistors 102 der tiefen Seite für einen kleineren Temperaturunterschied in dem Transistor gleich sind.
  • Ferner ist die Fläche des NMOS-Transistors 102 der tiefen Seite größer als die Fläche des NMOS-Transistors 101 der hohen Seite, wobei die Energie pro Fläche in dem Transistor der tiefen Seite während des aktiven Klemmbetriebs verringert ist, wobei dadurch die Temperatur in dem Transistor verringert wird. Folglich kann die thermische Zerstörungsenergie des Transistors der tiefen Seite vergrößert werden.
  • (Die dritte Ausführungsform)
  • 4 ist ein Grundriss, der die Halbleitervorrichtung 200 gemäß einer dritten Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Die vorliegende Ausführungsform ist von der ersten Ausführungsform insofern verschieden, als der NMOS-Transistor 102 der tiefen Seite in mehrere Teile aufgeteilt ist. Die Sources und die Drains sind nicht veranschaulicht, wobei sie den Gates 14 und 15 benachbart angeordnet sind.
  • Jeder NMOS-Transistor 102 der tiefen Seite ist den NMOS-Transistoren 101 der hohen Seite, die von den Gräben 41 umgeben sind, benachbart angeordnet, wobei deren Anzahl höher als die Anzahl der NMOS-Transistoren 101 der hohen Seite ist. Ein NMOS-Transistor 102 der tiefen Seite ist in zwei oder mehr Bereiche aufgeteilt, wobei dadurch die Länge d1 der kurzen Seite der NMOS-Transistoren 102 der tiefen Seite verringert ist und dadurch die Gleichmäßigkeit der Temperatur in dem Transistor sichergestellt ist.
  • Ferner ist der umgebende Bereich, zu dem die NMOS-Transistoren 102 der tiefen Seite die Wärme abstrahlen, vergrößert, wobei dadurch die Temperatur verringert wird. Bei einer höheren Anzahl von Unterteilungen nimmt die gesamte Chipgröße gemäß den Gräben 41 an den Grenzen zwischen dem NMOS-Transistor 101 der hohen Seite und dem NMOS-Transistor 102 der tiefen Seite zu, wobei es folglich erwünscht ist, dass die Längen d1 und d3 der kurzen Seiten der jeweiligen Transistoren ausreichend höher als die Breite des Grabens sind.
  • In der Annahme von d1 und d3 von 30 µm oder mehr, wenn die Breite des Grabens 1 µm beträgt, kann ein Einfluss aufgrund der Zunahme der Größe z. B. bei etwa 3 % angenommen werden. Die Gesamtfläche der Transistoren kann durch das Vergrößern der Länge der langen Seite vergrößert werden, während die Länge d1 der kurzen Seite der Transistoren mit Ausnahme des Unterteilens des NMOS-Transistors 102 der tiefen Seite in mehrere Teile beibehalten wird, während die Gleichmäßigkeit der Temperatur in den Transistoren aufrechterhalten wird.
  • (Die vierte Ausführungsform)
  • 5 ist ein Grundriss, der die Halbleitervorrichtung 200 gemäß einer vierten Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Die Halbleitervorrichtung 200 besteht aus zwei NMOS-Transistoren 101 der hohen Seite und dem NMOS-Transistor 102 der tiefen Seite, der sie in drei Richtungen umgibt.
  • Mit anderen Worten, die Gräben 41, die die Bereiche S1 umgeben, in denen die NMOS-Transistoren 101 der hohen Seite (die Transistoren der hohen Seite) jeweils ausgebildet sind, befinden sich mit einem Ende des SOI-Substrats 30 (des Halbleitersubstrats) in Kontakt.
  • Im Vergleich zu der zweiten Ausführungsform, in der der NMOS-Transistor 102 der tiefen Seite den NMOS-Transistor 101 der hohen Seite in vier Richtungen umgibt, ist die Wärmeabstrahlungseigenschaft des NMOS-Transistors 102 der tiefen Seite geringer, wobei es aber einen Vorteil gibt, dass die Verdrahtungen der Gates 15 des NMOS-Transistors 102 der tiefen Seite leichter gezogen werden.
  • Die in dem NMOS-Transistor 102 der tiefen Seite erzeugte Wärme wird zu dem umgebenden Bereich der NMOS-Transistoren 101 der hohen Seite und der Halbleitervorrichtung 200 abgestrahlt. Hier ist es erwünscht, dass die Breiten d1 und d2 des NMOS-Transistors 102 der tiefen Seite im äußeren Umfangsbereich für einen kleineren Temperaturunterschied in dem Transistor gleich sind, wobei aber die Breite d5 des NMOS-Transistors 102 der tiefen Seite, auf dessen beiden Seiten die NMOS-Transistoren 101 der hohen Seite vorhanden sind, kleiner als die Breite d1 des NMOS-Transistors 102 der tiefen Seite, bei dem der NMOS-Transistor 101 der hohen Seite nur auf einer Seite vorhanden ist, ist.
  • Mit anderen Worten, die NMOS-Transistoren 101 der hohen Seite (die Transistoren der hohen Seite) sind in den beiden wechselseitig getrennten Bereichen S1 ausgebildet. Die Gräben 41 umgeben die Bereiche S1, in denen jeweils die NMOS-Transistoren 101 der hohen Seite ausgebildet sind. Der Abstand (die Breite d5) zwischen den benachbarten Gräben 41 ist kleiner als der Abstand (die Breite d1) zwischen dem Graben 41 und dem SOI-Substrat 30 (dem Halbleitersubstrat) in der Richtung (in der Richtung der y-Achse in 5), in der die Bereiche S1, in denen die NMOS-Transistoren 101 der hohen Seite ausgebildet sind, angeordnet sind.
  • Der Wärmewiderstand der die Transistoren der hohen Seite umgebenden Gräben ist hoch, wobei folglich die Wärmeabstrahlungseigenschaft in dem Transistorbereich der tiefen Seite, auf dessen beiden Seiten die NMOS-Transistoren 101 der hohen Seite vorhanden sind, geringer ist, wobei dadurch die Gleichmäßigkeit der Temperatur des gesamten Transistors der tiefen Seite durch das Verringern der Bereichsbreite und der Menge der erzeugten Wärme vergrößert wird. Folglich kann die thermische Zerstörungsenergie des Transistors der tiefen Seite vergrößert werden.
  • Die vorliegende Erfindung ist nicht auf die obigen Ausführungsformen eingeschränkt und enthält viele Varianten. Die obigen Ausführungsformen sind z. B. ausführlich beschrieben worden, um die vorliegende Erfindung einfach zu beschreiben, wobei die vorliegende Erfindung nicht notwendigerweise auf eine eingeschränkt ist, die alle der oben erwähnten Komponenten enthält. Ferner kann ein Teil der Komponenten einer Ausführungsform durch die Komponenten einer anderen Ausführungsform ersetzt sein oder die Komponenten einer Ausführungsform können zu den Komponenten einer anderen Ausführungsform hinzugefügt sein. Weiterhin kann ein Teil der Komponenten jeder Ausführungsform mit anderen Komponenten ergänzt, gelöscht oder durch andere Komponenten ersetzt sein.
  • Die Transistoren der hohen Seite sind an zwei Stellen in der Richtung der Gate-Anordnung in den Zeichnungen parallel angeordnet, wobei sie aber an drei oder mehr Stellen angeordnet oder zu der Richtung der Gate-Anordnung vertikal angeordnet sein können.
  • Der NMOS-Transistor 102 der tiefen Seite (der Transistor der tiefen Seite) und der NMOS-Transistor 101 der hohen Seite (der Transistor der hohen Seite) gemäß den obigen Ausführungsformen können eine Durchbruchspannung von 30 V oder mehr aufweisen. Dadurch kann die Halbleitervorrichtung 200 ein Solenoid für ein Fahrzeug als ein Leistungstransistor ansteuern, der eine hohe Durchbruchspannung erfordert.
  • Die Ausführungsformen der vorliegenden Erfindung können die folgenden Formen annehmen.
  • (1) Eine Halbleitervorrichtung, die eine Schaltung ist, die ein Halbleitersubstrat und eine Gruppe von Transistoren der hohen Seite und der tiefen Seite, die auf dem Halbleitersubstrat vorgesehen ist, enthält, wobei ein Transistorbereich der hohen Seite, der durch einen Graben umgeben ist, zwischen den Transistorbereichen der tiefen Seite angeordnet ist und der Graben zwischen dem Transistorbereich der hohen Seite und den Transistorbereichen der tiefen Seite angeordnet ist.
  • Bei dieser Konfiguration kann die in den Transistoren der tiefen Seite erzeugte Wärme während des aktiven Klemmbetriebs zu dem umgebenden Bereich abgestrahlt werden. Ferner sind die Transistorbereiche der tiefen Seite im äußeren Umfangsbereich der Ansteuerschaltung vorgesehen, wobei dadurch die Wärmeabstrahlungseigenschaft weiter als der Transistorbereich der hohen Seite verbessert wird. Ferner ist der Transistor der hohen Seite von den Transistoren der tiefen Seite durch den Graben mit einem kleinen Trennungsabstand getrennt, wobei dadurch die Transistoren der tiefen Seite bezüglich des Transistors der hohen Seite für eine optimale Wärmeabstrahlung der Transistoren der tiefen Seite frei angeordnet werden, während eine Zunahme der Chipgröße begrenzt wird. Ferner sind die Wannenschichten der NMOS-Transistoren der tiefen Seite und der hohen Seite durch den Graben wechselseitig isoliert, wobei dadurch ein Problem einer Verringerung der Stromleistung des Transistors der hohen Seite aufgrund des Substrat-Vorspannungseffekts gelöst wird.
  • (2) Die Halbleitervorrichtung gemäß (1), in der die Gesamtfläche der Transistorbereiche der tiefen Seite größer als die Gesamtfläche des Transistorbereichs der hohen Seite ist.
  • Bei der Konfiguration kann die Gesamtfläche der Transistorbereiche der tiefen Seite vergrößert werden, ohne die Gesamtfläche eines Ausgangstransistors, der aus den Transistoren der tiefen Seite und dem Transistor der hohen Seite konfiguriert ist, zu vergrößern, wobei dadurch die Temperatur der Transistorbereiche der tiefen Seite während des aktiven Klemmbetriebs weiter verringert wird.
  • (3) Die Halbleitervorrichtung gemäß (1) oder (2), in der der Transistorbereich der tiefen Seite, der auf dem Halbleitersubstrat vorgesehen ist, so angeordnet ist, dass er den Transistorbereich der hohen Seite umgibt.
  • Bei der Konfiguration kann die in dem Transistorbereich der tiefen Seite während des aktiven Klemmbetriebs erzeugte Wärme zum äußeren Umfangsbereich des Transistors der tiefen Seite und zu dem Transistorbereich der hohen Seite abgestrahlt werden, wobei dadurch eine Zunahme der Fläche des Ausgangstransistors, der aus dem Transistor der tiefen Seite und dem Transistor der hohen Seite konfiguriert ist, begrenzt wird und der Transistor der tiefen Seite gebildet wird, dessen Wärmeabstrahlungseigenschaft hervorragend ist.
  • (4) Die Halbleitervorrichtung gemäß (1) oder (2), in der die Transistorbereiche der tiefen Seite wenigstens auf beiden Seiten des Transistorbereichs der hohen Seite benachbart angeordnet sind.
  • Bei der Konfiguration kann der Bereich, zu dem die Wärme von den Transistoren der tiefen Seite abgestrahlt wird, größer als der des Transistors der hohen Seite gemacht werden, während eine Zunahme der Fläche des Ausgangstransistors, der aus den Transistoren der tiefen Seite und dem Transistor der hohen Seite konfiguriert ist, begrenzt wird, wobei eine Zunahme der Temperatur der Transistoren der tiefen Seite während des aktiven Klemmbetriebs begrenzt werden kann.
  • (5) Die Halbleitervorrichtung gemäß (3) oder (4), in der die Breiten der Transistorbereiche der tiefen Seite, die auf dem äußeren Umfang angeordnet sind, gleich sind.
  • Bei der Konfiguration kann die Wärmeabstrahlungseigenschaft der Transistorbereiche der tiefen Seite, die auf dem äußeren Umfang angeordnet sind, gleichmäßig gemacht werden, wobei dadurch die Gleichmäßigkeit der Temperatur verbessert wird. Folglich kann eine Zunahme der Temperatur in den Transistorbereichen der tiefen Seite während des aktiven Klemmbetriebs begrenzt werden.
  • (6) Die Halbleitervorrichtung gemäß (4) oder (5), in der die kurze Seite des Transistorbereichs der tiefen Seite, auf dessen beiden Seiten die Transistorbereiche der hohen Seite vorhanden sind, kürzer als die kurze Seite des Transistorbereichs der tiefen Seite, bei dem der Transistorbereich der hohen Seite nur auf einer Seite vorhanden ist, ist.
  • Bei der Konfiguration kann der Temperaturunterschied zwischen dem Transistorbereich der tiefen Seite, auf dessen beiden Seiten die Transistorbereiche der hohen Seite angeordnet sind, und dem Transistorbereich der tiefen Seite, bei dem der Transistorbereich der hohen Seite nur auf einer Seite angeordnet ist, verringert werden.
  • (7) Die Halbleitervorrichtung gemäß einem von (1) bis (6), in der die Gruppe der Transistoren der tiefen Seite und die Gruppe der Transistoren der hohen Seite aus NMOS-Transistoren konfiguriert sind, in denen ein N-Typ-Drain-Bereich auf einer P-Typ-Halbleiterschicht, die von einem Stützsubstrat isoliert ist, ausgebildet ist, und die Gruppe der Transistoren der tiefen Seite nicht von den Gräben umgeben ist.
  • Bei der Konfiguration kann die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite verbessert werden.
  • (8) Die Halbleitervorrichtung gemäß einem von (1) bis (7), in der die Gruppe der Transistoren der tiefen Seite und die Gruppe der Transistoren der hohen Seite aus IGBTs konfiguriert sind, in denen ein P-Typ-Lochinjektionsbereich auf einer P-Typ-Halbleiterschicht, die von einem Stützsubstrat isoliert ist, ausgebildet ist, und die Gruppe von Transistoren der tiefen Seite nicht von den Gräben umgeben ist.
  • Bei der Konfiguration kann die Wärmeabstrahlungseigenschaft der Transistoren der tiefen Seite verbessert werden.
  • (9) Die Halbleitervorrichtung gemäß (1) bis (8), in der die thermische Zerstörungsenergie der Gruppe der Transistoren der tiefen Seite höher als die thermische Zerstörungsenergie der Gruppe der Transistoren der hohen Seite ist.
  • Bei der Konfiguration kann die thermische Zerstörungsenergie der Transistoren der tiefen Seite vergrößert werden, während eine Zunahme der Chipgröße der Ansteuerschaltung begrenzt wird.
  • (10) Die Halbleitervorrichtung gemäß einem von (1) bis (9), wobei der Transistorbereich der hohen Seite aus einem Transistor mit einer Durchbruchspannung von 30 V oder mehr konfiguriert ist und der Transistorbereich der tiefen Seite aus einem Transistor mit einer Durchbruchspannung von 30 V oder mehr konfiguriert ist.
  • Bezugszeichenliste
    • 1
    STI (flache Grabenisolation)
    2, 3
    P-Wannen-Schicht
    4, 5
    N-Typ-Drain-Driftschicht
    6, 7
    Source
    8, 9
    Drain
    10, 11
    mit der P-Wannenschicht verbundene P-Schicht
    12, 13
    Gate-Oxidschicht
    14, 15
    Gate
    16
    mit der Verdrahtungsschicht verbundener Kontakt
    17, 20
    Source-Elektrode
    18, 21
    Drain-Elektrode
    19, 22
    Gate-Elektrode
    31
    Si-Stützsubstrat
    32
    SiO2-Schicht
    33
    P-Typ-Halbleiterschicht
    41
    Graben
    101
    NMOS-Transistor der hohen Seite
    102
    NMOS-Transistor der tiefen Seite
    200
    Halbleitervorrichtung
    201
    Stromansteuerschaltung
    202
    elektromagnetische Last
    203
    Schalter
    204
    Transistor der hohen Seite
    205
    Widerstand
    206
    Gate-Treiber der hohen Seite
    207
    Transistor der tiefen Seite
    208
    Widerstand
    209
    Gate-Treiber der tiefen Seite
    210
    aktive Klemmschaltung
    211
    Leistungsversorgung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2008035067 A [0008]
    • JP 6342803 A [0008]
    • JP 2008182122 A [0008]

Claims (10)

  1. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat; einen Transistor der hohen Seite, der in einem ersten Bereich auf der Oberfläche des Halbleitersubstrats ausgebildet ist; einen Graben, der den Transistor der hohen Seite umgibt; einen ersten Isolator, der den Graben einbettet; und einen Transistor der tiefen Seite, der in einem zweiten Bereich auf der Oberfläche des Halbleitersubstrats um den Graben ausgebildet ist, wobei die Seitenfläche, die den zweiten Bereich, in dem der Transistor der tiefen Seite ausgebildet ist, und die Rückseite des Halbleitersubstrats verbindet, freigelegt ist.
  2. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat; einen Transistor der hohen Seite, der in einem ersten Bereich auf der Oberfläche des Halbleitersubstrats ausgebildet ist; einen Graben, der den Transistor der hohen Seite umgibt; einen ersten Isolator, der den Graben einbettet; und einen Transistor der tiefen Seite, der in einem zweiten Bereich auf der Oberfläche des Halbleitersubstrats um den Graben ausgebildet ist, wobei die Gesamtfläche des zweiten Bereichs, in dem der Transistor der tiefen Seite ausgebildet ist, größer als die Gesamtfläche des ersten Bereichs, in dem der Transistor der hohen Seite ausgebildet ist, ist.
  3. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei der Transistor der tiefen Seite so angeordnet ist, dass er den Graben umgibt.
  4. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei der erste Bereich viereckig ist und die Transistoren der tiefen Seite in zwei Bereichen, die einem Paar gegenüberliegender Seiten des ersten Bereichs benachbart sind, ausgebildet sind.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die Breiten der beiden Bereiche, die dem Paar gegenüberliegenden Seiten des ersten Bereichs jeweils benachbart sind, in einer Richtung, in der der erste Bereich und die zweiten Bereiche angeordnet sind, gleich sind.
  6. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei die Transistoren der hohen Seite in wenigstens zwei wechselseitig getrennten Bereichen ausgebildet sind, die Gräben die Bereiche umgeben, in denen jeweils die Transistoren der hohen Seite ausgebildet sind, und der Abstand zwischen den benachbarten Gräben kürzer als der Abstand zwischen dem Graben und dem Ende des Halbleitersubstrats in einer Richtung, in der die Bereiche, in denen die Transistoren der hohen Seite ausgebildet sind, angeordnet sind, ist.
  7. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei das Halbleitersubstrat konfiguriert ist, in dem ein Stützsubstrat, ein zweiter Isolator und ein P-Typ-Halbleiter laminiert sind, und sich der erste Isolator mit dem zweiten Isolator in Kontakt befindet.
  8. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei der Transistor der tiefen Seite und der Transistor der hohen Seite NMOS-Transistoren oder IGBTs sind.
  9. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei die thermische Zerstörungsenergie des Transistors der tiefen Seite höher als die thermische Zerstörungsenergie des Transistors der hohen Seite ist.
  10. Halbleitervorrichtung nach den Ansprüchen 1 und 2, wobei der Transistor der tiefen Seite und der Transistor der hohen Seite eine Durchbruchspannung von 30 V oder mehr aufweisen.
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