CN108352359A - 半导体装置 - Google Patents

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Abstract

本发明提供能够提高低侧晶体管的放热性并且抑制高侧晶体管的基板偏置效应的半导体装置。高侧NMOS晶体管(101)形成于SOI基板(30)的表面区域(S1)。沟槽(41)围绕高侧NMOS晶体管(101)。SiO2(第一绝缘体)填埋沟槽(41)。低侧NMOS晶体管(102)形成于沟槽(41)周围的SOI基板(30)的表面区域(S2)。使侧面(Sf)露出，所述侧面(Sf)连接形成低侧NMOS晶体管(102)的区域(S2)和SOI基板(30)的背面。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
对于搭载于车载ECU(Electrical Control Unit，电子控制单元)的构成电磁负荷等驱动线路的半导体装置，除了30V以上的高耐压和安培数量级的高电流驱动能力之外，还要求能够吸收在输出端子产生的电流能量以不发生误操作、破坏。
因此，已知有例如这样的技术(例如，参照专利文献1)，即在输出段的功率晶体管的栅极和漏极之间设置有源钳位线路，通过施加大的感应电流噪音，在输出端子产生超过绝对最大额定值的电压时，通过提高功率晶体管的栅极电压来使晶体管ON(有源钳位动作)，使得在输出端子产生的电流噪音通过接地来被吸收。此外，在专利文献1所公开的技术中，即使在产生异常时在高侧流过源于电磁负荷的电流的环流经路被阻断的情形下，也会通过有源钳位动作来吸收负荷能量，能够防止低侧的功率晶体管被破坏。
有源钳位动作时的功率晶体管能够吸收的电流能量(热破坏能量)由晶体管因自身发热所导致的热失控的发生条件来决定，一般来说，通过增大晶体管的尺寸能够增大其值。但是，晶体管尺寸的增大会导致芯片成本增大的问题。
另一方面，尺寸较大的功率晶体管，在晶体管内均匀的电流密度的条件下，由于其放热性不同，会在其中央区域与周边区域产生大的温度差。即，在放热性差的中央区域，温度增高而易于产生热失控，而在周边区域因放热效果而温度降低。其结果是，存在晶体管的热破坏能量不能对应于尺寸增大所对应的程度的问题。
对于该问题，公开了用于使晶体管内的温度分布达到一致的技术(例如，参照专利文献2)。其中之一是将并列配置的晶体管的能动区域的间隔在中央区域增大，而在周边区域缩小的方法，另外一种是将中央区域的电力输入相比于周边区域的电力输入降低的方法。任一方法都是通过使每单位面积的电力消耗从周边区域向着中央区域减小，来使得晶体管内的温度分布达到一致，其结果是，能够提高晶体管的热破坏能量。
此外，还公开了在功率晶体管的中央区域设置非活性区域并在非活性区域上形成放热用电极的技术(例如，参照专利文献3)。通过使温度升高的中央区域非活性化，能够降低晶体管内的温度并能够提高温度的均一性。此外，通过经由放热用电极来向半导体外部放热，能够进一步降低温度。其结果同样能够提高晶体管的热破坏能量。
此外，为了降低晶体管间的寄生电感，公开了交替配置高侧晶体管和低侧晶体管并使高侧晶体管的源电极与低侧晶体管的漏电极成为一个共同的电极的技术(例如，参照专利文献4)。根据该技术，能够使低侧晶体管中的发热在高侧晶体管区域中放热，从而能够不增大由高侧晶体管和低侧晶体管构成的输出线路的芯片尺寸而提高低侧晶体管的热破坏能量。
现有技术文献
专利文献
专利文献1：日本特开2008-35067号公报
专利文献2：日本特开平6-342803号公报
专利文献3：日本特开2008-182122号公报
专利文献4：日本国际公开第2014/188651号
发明内容
发明要解决的课题
但是，在专利文献2中记载的技术中，任一方法中都是抑制中央区域的晶体管的电流性能，使得晶体管的消耗电力密度从周边区域向着中央区域下降。因此，会有通常动作时的晶体管的单位面积的性能在中央区域降低的问题。此外，为了抑制中央区域的晶体管的电流性能，还存在晶体管的配置设计、控制变得复杂的问题。
此外，在专利文献3中记载的方法中，在通常动作时的晶体管性能一致的条件下，与没有设置非活性区域的情形相比，对应于非活性区域的大小而芯片尺寸增大，存在成本增大的问题。
此外，在专利文献4中记载的方法中，在抑制尺寸的增大的同时，能够使低侧晶体管中的发热向邻接的高侧晶体管放热，具有一定的温度降低的效果，但将高侧晶体管与低侧晶体管的并列配置方向限制为仅在栅极排列的方向上。因此，没有形成提高低侧晶体管的放热性所必需的最优化结构。
进而，在专利文献4中记载的方法中，为了使高侧MOS晶体管的源电极与低侧MOS晶体管的漏电极是相同电极，必然地会使高侧晶体管与低侧晶体管的阱层成为相同的电位设定。因此，在高侧MOS晶体管处于ON状态时，产生在源极与阱之间施加相当于电源电压的逆偏压的基板偏置效应，存在高侧晶体管的电流性能下降的问题。
这样，在现有技术中，不能在提高低侧晶体管的放热性的同时抑制高侧晶体管的基板偏置效应。
本发明的目的在于，提供能够在提高低侧晶体管的放热性的同时抑制高侧晶体管的基板偏置效应的半导体装置。
解决课题的方法
为了实现上述目的，本发明具有半导体基板、在所述半导体基板的表面的第一区域形成的高侧晶体管、围绕所述高侧晶体管的沟道、填埋沟道的第一绝缘体、在所述沟道的周围的所述半导体基板的表面的第二区域形成的低侧晶体管，其中，连接形成所述低侧晶体管的所述第二区域和所述半导体基板的背面的侧面露出。
此外，为了实现上述目的，本发明具有半导体基板、在所述半导体基板的表面的第一区域形成的高侧晶体管、围绕所述高侧晶体管的沟道、填埋沟道的第一绝缘体，在所述沟道的周围的所述半导体基板的表面的第二区域形成的低侧晶体管，其中，形成所述低侧晶体管的第二区域的总面积比形成所述高侧晶体管的第一区域的总面积大。
发明效果
根据本发明，能够在提高低侧晶体管的放热性的同时抑制高侧晶体管的基板偏置效应。上述以外的课题、构成和效果基于以下的实施方式的说明更加明确。
附图说明
图1A是示意地显示根据第一实施方式的半导体装置的平面图。
图1B是由图1A的箭头A所指示区域的纵截面图。
图2是用于说明包括了图1A所示的半导体装置的电流驱动线路系统的有源钳位动作的图。
图3是示意地显示根据第二实施方式的半导体装置的平面图。
图4是示意地显示根据第三实施方式的半导体装置的平面图。
图5是示意地显示根据第四实施方式的半导体装置的平面图。
具体实施方式
以下，使用附图，对根据本发明的第一～第四实施方式的半导体装置的构成和作用效果进行说明。需说明的是，各图中，相同符号表示相同部分。根据本发明的实施方式的半导体装置，与上述目的部分重叠，实现了例如如下的第一～第三目的。
第一目的是，不增大芯片尺寸，进而不降低通常动作时的高侧晶体管的单位面积的电流性能，使低侧晶体管相对于高侧晶体管的配置具有自由度，提高有源钳位动作时低侧晶体管的温度均一性和放热性，从而增大热破坏能量。
第二目的是，不增大由高耐压的高侧晶体管和低侧晶体管构成的驱动线路的芯片尺寸，在进一步提高低侧晶体管的放热性的同时，使有源钳位动作时的低侧晶体管的热破坏能量大于高侧晶体管的热破坏能量。
第三目的是，将高侧的MOS晶体管与低侧的MOS晶体管的阱层相互绝缘分离，使高侧晶体管的阱电位与源极电位成为相同电位，从而能够防止因基板偏置效应所导致的高侧晶体管ON动作时的电流性能降低的问题。
(第一实施方式)
图1显示本发明的实施方式，以下对此进行说明。图1A是示意地显示根据第一实施方式的半导体装置的平面图。此外，图1B是显示图1A的箭头A所指示区域的纵截面图。
如图1A所示，半导体装置200包括低侧NMOS晶体管102和由沟槽41所围绕的高侧NMOS晶体管101，将低侧NMOS晶体管102配置为与由沟槽41围绕的高侧NMOS晶体管101的两侧面邻接。
如图1B所示，高侧NMOS晶体管101的P阱层3与低侧NMOS晶体管102的P阱层2绝缘分离，因此沟槽41与SOI(Silicon on Insulator，绝缘体上的半导体)基板的SiO2层32相接，为了得到电源电压以上的绝缘耐压，在槽内填埋SiO2的绝缘层。此外，如图1A所示，各晶体管均由多个源极6、7与栅极14、15与漏极8、9并列排列的具有相同特性的横型NMOS晶体管群构成。
换而言之，高侧NMOS晶体管101(高侧晶体管)形成于SOI基板30(半导体基板)的表面Ff的区域S1(第一区域)。沟槽41(沟道)围绕高侧NMOS晶体管101。SiO2(第一绝缘体)填埋沟槽41。低侧NMOS晶体管102(低侧晶体管)形成于沟槽41的周围的SOI基板30的表面Ff的区域S2(第二区域)。如图1B所示，侧面Sf露出，所述侧面Sf将形成低侧NMOS晶体管102的区域S2(第二区域)和SOI基板30的背面Bf连接。
即，低侧NMOS晶体管102没有被沟槽41所围绕。
图1A中，区域S1(第一区域)为四边形。低侧NMOS晶体管102(低侧晶体管)形成于分别与区域S1的1组对边E1、E2相邻接的2个区域S2。
如图1B所示，SOI基板30(半导体基板)由Si支撑基板31(支撑基板)、SiO2层32(第二绝缘体)以及P型半导体层33(P型半导体)层叠来构成。填埋沟槽41的SiO2(第一绝缘体)与SiO2层32(第二绝缘体)相接。由此，能够确实地防止基板偏置效应。
这里，对低侧晶体管的有源钳位动作进行说明。图2显示由包括了有源钳位线路210的电流驱动线路201以及电磁负荷202、电源211、开关203构成的驱动线路系统整体。电磁负荷202与驱动线路的输出和电源211连接。通常动作时，开关203处于ON，电流驱动线路201中由例如14V的电源VB211来供给。
负荷驱动电流从电源VB211通过电磁负荷202，在低侧晶体管207为ON时流向GND，在OFF时通过高侧晶体管204向电源流过环流电流。这里，在低侧晶体管207从ON变为OFF时，在开关203因异常而切断，电源不能供给时，本来通过高侧晶体管204流动的来自电磁负荷的环流电流由于失去通路，会使输出端子的电位上升。
这时，为了不使低侧晶体管207耐压破坏，输出端子的电位成为某电压(钳位电压)例如35V的话，则在与低侧晶体管207的栅极与漏极连接的齐纳二极管(有源钳位线路210)中开始流过电流。该电流会流过在栅极与源极之间连接的电阻208，从而低侧晶体管207的栅极电压上升，流过漏极电流Id。
漏极电流Id线性减小以使得电磁负荷的电动势(-L·dId/dt)与电源VB之和为钳位电压，由漏极电流Id与钳位电压的乘积的时间积分算出的能量被低侧晶体管207消耗。该能量的量，例如在电磁负荷为13mH、驱动电流为2A时为20mJ，由该能量的消耗导致低侧晶体管207发热。这时，晶体管的温度如果达到某阈值以上，晶体管就会热失控而达到热破坏，因此，为了不发生热破坏，需要抑制晶体管的温度。另一方面，在高侧晶体管204中不会发生消耗这样大的能量的状态。
如图1A所示，如果将低侧NMOS晶体管102分割为两部分，配置为与高侧NMOS晶体管101的两侧面相接，则作为低侧NMOS晶体管102的放热区域的周边区域与高侧NMOS晶体管101相比就可以增大。因此，相比于高侧NMOS晶体管101，能够提高低侧NMOS晶体管102的放热性。
例如，低侧NMOS晶体管102的短边长度d1为50μm，高侧晶体管d3的长度为90μm，此外，沟槽41的宽度为1μm。这时，因插入沟槽41而导致的芯片尺寸的增大量被抑制在约1％。如果沟槽41的数量少，则能抑制对芯片尺寸的影响，因而优选降低高侧NMOS晶体管101的数量。
换而言之，对于配置区域S1(第一区域)和区域S2(第二区域)的方向(图1A的y轴方向)，分别与区域S1的1组对边E1、E2相邻接的2个区域S2的各自的宽度d1相等。由此，能够使有源钳位动作时2个区域S2的放热性达到一致。
此外，相比于高侧NMOS晶体管101的总面积，低侧NMOS晶体管102的总面积大。
换而言之，形成低侧NMOS晶体管102(低侧晶体管)的区域S2(第二区域)的总面积比形成高侧NMOS晶体管101(高侧晶体管)的区域S1(第一区域)的总面积大。
通过增大低侧NMOS晶体管102的总面积，能够降低每单位面积的电力密度，因而能够降低有源钳位动作时的温度。
另一方面，由于高侧NMOS晶体管101不产生有源钳位动作状态，不需要考虑因发热所导致的热破坏。因此，能够将高侧NMOS晶体管101设计为使得通常动作时电流性能满足规范要求，与低侧NMOS晶体管102相比，能缩小面积。
此外，在低侧NMOS晶体管102的周边，除了与高侧NMOS晶体管101相接处之外，没有沟槽41。低侧NMOS晶体管102的源极6与P阱层2在GND电位设定为与P型半导体层33相同电位，因此，没有必要被沟槽分离。由于没有设置与P型半导体层33相比热阻高的沟槽41，在半导体装置200中，能够提高向周边的放热性。
这些的结果是，能够增大低侧NMOS晶体管102在有源钳位动作时的热破坏能量。
换而言之，低侧NMOS晶体管102(低侧晶体管)的热破坏能量比高侧NMOS晶体管101(高侧晶体管)的热破坏能量大。
此外，各晶体管在与Si支撑基板31绝缘分离的P型半导体层33上形成N型的漏极漂移层4、5和P阱层2、3。低侧NMOS晶体管102的P阱层2与高侧NMOS晶体管101的P阱层3被沟槽41绝缘分离。因此，高侧NMOS晶体管101的P阱层3能够在源极7和源电极20相同电位地电连接。
其结果是，不会产生因高侧NMOS晶体管101的基板偏置效应所导致的高侧NMOS晶体管101的电流性能的降低。需说明的是，本实施例中虽显示了NMOS晶体管的情形，也可以使用在P型半导体层33上形成的IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。此外，图中虽未记载，高侧NMOS晶体管101的源电极20和低侧NMOS晶体管102的漏电极18也可以经由配线层连接，成为输出端子。
如上所述，根据本实施方式，通过使低侧晶体管的侧面露出，能够提高低侧晶体管的放热性。此外，通过使沟道围绕高侧晶体管，能够抑制高侧晶体管的基板偏置效应。
(第二实施方式)
图3是示意地显示根据本发明的第二实施方式的半导体装置200的平面图。半导体装置200包括被沟槽41围绕的高侧NMOS晶体管101和低侧NMOS晶体管102，低侧NMOS晶体管102与高侧NMOS晶体管101邻接配置，从而围绕高侧NMOS晶体管101。
换而言之，将低侧NMOS晶体管102(低侧晶体管)配置为围绕沟槽41(沟道)。
低侧NMOS晶体管102的周边放热区域就成为高侧NMOS晶体管101以及低侧NMOS晶体管102的全部外周区域，与第一实施方式相比进一步提高放热性。此外，与第一实施方式相比，在低侧NMOS晶体管102的面积相同的情况下，由于能够进一步缩小低侧NMOS晶体管102的宽度d1、d2，因此能够进一步提高晶体管内的温度均一性和放热性。需说明的是，优选低侧NMOS晶体管102的宽度d1、d2相等，以降低晶体管内的温度差。
此外，使低侧NMOS晶体管102的面积比高侧NMOS晶体管101的面积大，降低有源钳位动作时低侧晶体管的单位面积的能量，从而能够降低晶体管内的温度。其结果是，能够增大低侧晶体管的热破坏能量。
(第三实施方式)
图4是示意地显示根据本发明的第三实施方式的半导体装置200的平面图。本实施方式是增加第一实施方式中的低侧NMOS晶体管102的分割数量的情形。图中虽没有记载源极、漏极，但与各栅极14、15邻接配置。
各低侧NMOS晶体管102与被沟槽41围绕的高侧NMOS晶体管101邻接配置，其数量要比高侧NMOS晶体管101的数量多。通过将低侧NMOS晶体管102的区域分割为2处以上，能够缩短低侧NMOS晶体管102的短边的长度d1，由此来确保晶体管内的温度均一性。
进而，通过增大低侧NMOS晶体管102的放热周边区域，能够降低温度。这里，如果增加分割数量，那么相应于高侧NMOS晶体管101与低侧NMOS晶体管102的边界部的沟槽41的区域部分，整体的芯片尺寸会增加，因此，各晶体管的短边长度d1、d3优选相对于沟槽的宽度充分大。
例如，沟槽的宽度为1μm时，如果使d1、d3为30μm以上，则可以使尺寸增大的影响为大约3％。除了增加低侧NMOS晶体管102的分割数量之外，在保持晶体管的短边长度d1的同时，通过增大长边的长度，从而在维持晶体管的温度均一性的同时，能够增加晶体管的总面积。
(第四实施方式)
图5是示意地显示根据本发明的第四实施方式的半导体装置200的平面图。半导体装置200包括2个高侧NMOS晶体管101以及在3个方向上将2个高侧NMOS晶体管101围绕的低侧NMOS晶体管102。
换而言之，分别围绕形成了高侧NMOS晶体管101(高侧晶体管)的区域S1的沟槽41(沟道)与SOI基板30(半导体基板)的一端相接。
与根据第二实施方式的在4个方向上围绕的情形相比，虽然低侧NMOS晶体管102的放热性降低，但具有的优点是，容易设置从低侧NMOS晶体管102的栅极15引出的配线。
低侧NMOS晶体管102中的发热在高侧NMOS晶体管101以及半导体装置200的周边区域放热。这里，优选使处于外周区域的低侧NMOS晶体管102的宽度d1、d2相等，以降低晶体管内的温度差，但与仅在一个侧面存在高侧NMOS晶体管101的低侧NMOS晶体管102区域的宽度d1相比，在两侧面存在高侧NMOS晶体管101的低侧NMOS晶体管102区域的宽度d5小。
换而言之，高侧NMOS晶体管101(高侧晶体管)形成于相互隔离的至少2个区域S1。沟槽41(沟道)分别围绕形成高侧NMOS晶体管101的区域S1。相邻接的沟槽41之间的距离(宽度d5)小于在形成高侧NMOS晶体管101的区域S1的配置方向(图5的y轴方向)上的沟槽41与SOI基板30(半导体基板)的端部之间的距离(宽度d1)。
由于围绕高侧晶体管的沟槽的热阻高，在两侧面存在高侧NMOS晶体管101的低侧晶体管区域中，放热性下降，因此，通过缩小区域宽度来减少发热量，能够提高低侧晶体管整体的温度均一性。其结果是，能够增大低侧晶体管的热破坏能量。
需说明的是，本发明不限于上述的实施方式，还包括各种变形例。例如，上述的实施方式是对为了易于理解本发明的说明而进行的详细说明，但不限定于具有所说明的全部构成。此外，某一实施方式的构成的一部分还可以置换为其他实施方式的构成，此外，某一实施方式的构成中还可以加入其他实施方式的构成。此外，对于各实施方式的构成的一部分，还可以追加、消除、置换其他的构成。
附图中，在栅极排列方向的并行方向上在2处配置有高侧晶体管，也可以是3处以上的配置、在与栅极排列方向垂直方向上配置。
上述实施方式的低侧NMOS晶体管102(低侧晶体管)和高侧NMOS晶体管101(高侧晶体管)可以具有30伏以上的耐压。由此，半导体装置200作为需要为高耐压的功率晶体管能够驱动车辆用电磁管等。
需说明的是，本发明的实施方式还可以为以下的方式。
(1)一种半导体装置，是具有半导体基板和在所述半导体基板上设置的高侧和低侧的晶体管群的线路，特征在于，在低侧晶体管区域之间配置被沟槽围绕的高侧晶体管区域，在所述高侧晶体管区域与所述低侧晶体管区域的边界，配置所述沟槽。
通过这样的构成，在有源钳位动作时，低侧晶体管中的发热能够在周边区域放热。此外，通过在驱动线路的外周区域设置低侧晶体管区域，能够与高侧晶体管区域相比提高放热性。进而，通过由分离距离小的沟槽来分离高侧晶体管和低侧晶体管，能够在抑制芯片尺寸增大的同时，相对于高侧晶体管自由地配置低侧晶体管，以将低侧晶体管的放热最优化。此外，通过被沟槽分离，低侧与高侧的MOS晶体管的阱层能够相互绝缘分离，能够解决因基板偏置效应导致的高侧晶体管的电流性能下降的问题。
(2)如(1)中记载的半导体装置，特征在于，与所述高侧晶体管区域的总面积相比，所述低侧晶体管区域的总面积大。
通过这样的构成，不增大由低侧晶体管和高侧晶体管构成的输出晶体管的总面积，并能够增大低侧晶体管区域的总面积，因而能够进一步降低有源钳位动作时的低侧晶体管区域的温度。
(3)如(1)或(2)中记载的半导体装置，特征在于，将在所述半导体基板上设置的所述低侧晶体管区域配置为围绕所述高侧晶体管区域。
通过这样的构成，能够使有源钳位动作时的低侧晶体管区域的发热在低侧晶体管的外周区域和高侧晶体管区域放热，能够抑制由低侧晶体管和高侧晶体管构成的输出晶体管的面积增大，形成放热性优异的低侧晶体管。
(4)如(1)或(2)记载的半导体装置，特征在于，使所述低侧晶体管区域与所述高侧晶体管区域的至少两侧面邻接来配置。
通过这样的构成，能够抑制由低侧晶体管和高侧晶体管构成的输出晶体管的面积增大，与高侧晶体管相比，能够增大低侧晶体管的放热区域，能够抑制有源钳位动作时低侧晶体管的温度升高。
(5)如(3)或(4)中记载的半导体装置，特征在于，在所述半导体装中，在外周配置的所述低侧晶体管区域的宽度相等。
通过这样的构成，能够使在外周配置的低侧晶体管区域的放热性成为一致，因而能够提高温度均一性。因此，能够抑制有源钳位动作时的低侧晶体管区域的温度升高。
(6)如(4)或(5)中记载的半导体装置，特征在于，相比于仅在单侧面存在所述高侧晶体管区域的所述低侧晶体管区域的短边长度，在两侧面存在所述高侧晶体管区域的所述低侧晶体管区域的短边长度小。
通过这样的构成，能够缩小在两侧面配置所述高侧晶体管区域的低侧晶体管区域与仅在单侧面配置所述高侧晶体管区域的低侧晶体管区域之间的温度差。
(7)如(1)至(6)任一项中记载的半导体装置，特征在于，所述低侧的晶体管群和所述高侧的晶体管群由在与支撑基板绝缘分离的P型半导体层上形成了N型漏极区域的NMOS晶体管构成，所述低侧的晶体管群未被所述沟槽围绕。
通过这样的构成，能够提高从低侧晶体管的放热性。
(8)如(1)至(7)任一项中记载的半导体装置，特征在于，所述低侧的晶体管群与所述高侧的晶体管群由在与支撑基板绝缘分离的P型半导体层上形成了P型空穴注入区域的IGBT构成，所述低侧的晶体管群未被所述沟槽围绕。
通过这样的构成，能够提高从低侧晶体管的放热性。
(9)如(1)至(8)中记载的半导体装置，特征在于，所述低侧的晶体管群的热破坏能量比所述高侧的晶体管群的热破坏能量大。
通过这样的构成，能够抑制驱动线路的芯片尺寸的增大，同时能够增大低侧晶体管的热破坏能量。
(10)如(1)至(9)任一项中记载的半导体装置，特征在于，所述高侧晶体管区域由耐压为30V以上的晶体管构成，所述低侧晶体管区域由耐压为30V以上的晶体管构成。
符号说明
1…STI(Shallow Trench Isolation，浅沟道隔离)
2、3…P阱层
4、5…N型的漏极漂移层
6、7…源极
8、9…漏极
10、11…P阱层连接P层
12、13…栅极氧化膜
14、15…栅极
16…配线层连接连接器
17、20…源电极
18、21…漏电极
19、22…栅极电极
31…Si支撑基板
32…SiO2层
33…P型半导体层
41…沟槽
101…高侧NMOS晶体管
102…低侧NMOS晶体管
200…半导体装置
201…电流驱动线路
202…电磁负荷
203…开关
204…高侧晶体管
205…电阻
206…高侧栅极驱动
207…低侧晶体管
208…电阻
209…低侧栅极驱动
210…有源钳位线路
211…电源

Claims (10)

1.一种半导体装置，特征在于，具有：
半导体基板、
在所述半导体基板的表面的第一区域形成的高侧晶体管、
围绕所述高侧晶体管的沟道、
填埋沟道的第一绝缘体、以及
在所述沟道的周围的所述半导体基板的表面的第二区域形成的低侧晶体管，
连接形成所述低侧晶体管的所述第二区域和所述半导体基板的背面的侧面露出。
2.一种半导体装置，特征在于，具有：
半导体基板、
在所述半导体基板的表面的第一区域形成的高侧晶体管、
围绕所述高侧晶体管的沟道、
填埋沟道的第一绝缘体、以及
在所述沟道的周围的所述半导体基板的表面的第二区域形成的低侧晶体管，
形成所述低侧晶体管的所述第二区域的总面积比形成所述高侧晶体管的所述第一区域的总面积大。
3.如权利要求1或2所述的半导体装置，特征在于，
所述低侧晶体管配置为围绕所述沟道。
4.如权利要求1或2所述的半导体装置，特征在于，
所述第一区域为四边形，
所述低侧晶体管形成在分别与所述第一区域的1组对边相邻接的2个区域。
5.如权利要求4所述的半导体装置，特征在于，
在配置所述第一区域和所述第二区域的方向上，分别与所述第一区域的1组对边相邻接的2个区域的各自宽度相等。
6.如权利要求1或2所述的半导体装置，特征在于，
所述高侧晶体管形成在相互隔离的至少2个区域，
所述沟道分别围绕形成所述高侧晶体管的区域，
相比于形成所述高侧晶体管的区域的配置方向上的所述沟道与所述半导体基板的端部之间的距离，相邻接的所述沟道之间的距离小。
7.如权利要求1或2所述的半导体装置，特征在于，
所述半导体基板由支撑基板、第二绝缘体以及P型半导体层叠来构成，
所述第一绝缘体与所述第二绝缘体相接。
8.如权利要求1或2所述的半导体装置，特征在于，
所述低侧晶体管和所述高侧晶体管是NMOS晶体管或IGBT。
9.如权利要求1或2所述的半导体装置，特征在于，
所述低侧晶体管的热破坏能量比所述高侧晶体管的热破坏能量大。
10.如权利要求1或2所述的半导体装置，特征在于，
所述低侧晶体管和所述高侧晶体管具有30伏以上的耐压。
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