JP2024017099A - 窒化物半導体モジュール - Google Patents

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Abstract

【課題】スイッチング速度を向上させる窒化物半導体モジュールを提供すること。【解決手段】窒化物半導体モジュール１は、トランジスタを構成する窒化物半導体装置１０と、制御回路とを含む。制御回路は、第１電圧レベルと第１電圧レベルよりも低い第２電圧レベルとの間で変化する第１制御電圧Ｖｇと、第３電圧レベルと第３電圧レベルよりも低い第４電圧レベルとの間で変化する第２制御電圧Ｖｃｏｎｔとを生成する。第１制御電圧Ｖｇは、ゲート電極２４とソース電極２８との間に印加される電圧Ｖｇｓを制御する。第２制御電圧Ｖｃｏｎｔは、制御電極３２とソース電極２８との間に印加される。制御回路は、トランジスタのターンオフ動作時に第１電圧レベルから第２電圧レベルへの遷移終了タイミングよりも第３電圧レベルから第４電圧レベルへの遷移終了タイミングが早くなるように第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔを生成する。【選択図】図２

Description

本開示は、窒化物半導体モジュールに関する。
現在、窒化ガリウム（ＧａＮ）等のIII-V族半導体を用いた電界効果トランジスタ（ＦＥＴ）の一つである高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴは、半導体ヘテロ接合の界面付近に形成された二次元電子ガス（２ＤＥＧ）を導電経路（チャネル）として使用する（例えば、特許文献１参照）。ＨＥＭＴを利用したパワートランジスタは、典型的なシリコン（Ｓｉ）パワートランジスタと比較して、低オン抵抗および高速・高周波動作可能なデバイスとして認知されている。
特開２０１７－７３５０６号公報
ＦＥＴは、スイッチング特性に影響を与える寄生容量として、ゲート－ソース間容量、ゲート－ドレイン間容量、およびドレイン－ソース間容量を含む。これらの寄生容量のうちゲート－ドレイン間容量は、スイッチング速度、すなわち、ドレイン－ソース間電圧の遷移期間（立ち上がり速度および立ち下がり速度）に直接影響を与えるパラメータであり帰還容量と呼ばれる。ＨＥＭＴ構造においても、スイッチング速度を向上させるべく帰還容量がドレイン－ソース間電圧の遷移期間に与える影響を低減することが求められる。
本開示の一態様による窒化物半導体モジュールは、トランジスタを構成する窒化物半導体装置と、前記窒化物半導体装置を制御する制御回路とを備える。前記窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層の上に設けられたソース電極、ゲート電極、およびドレイン電極と、前記電子供給層および前記ゲート電極を覆うパッシベーション層と、前記ゲート電極と前記ドレイン電極との間において、前記パッシベーション層の上に設けられた制御電極とを含む。前記制御回路は、第１電圧レベルと前記第１電圧レベルよりも低い第２電圧レベルとの間で変化する第１制御電圧であって、前記ゲート電極と前記ソース電極との間に印加される電圧を制御する第１制御電圧と、第３電圧レベルと前記第３電圧レベルよりも低い第４電圧レベルとの間で変化し、前記制御電極と前記ソース電極との間に印加される第２制御電圧とを生成するように構成されている。前記制御回路は、前記トランジスタのターンオフ動作時に前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移終了タイミングよりも前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移終了タイミングが早くなるように前記第１制御電圧および前記第２制御電圧を生成する。
本開示の一態様による窒化物半導体モジュールは、スイッチング速度を向上させることができる。
図１は、第１実施形態に係る例示的な窒化物半導体モジュールを示す概略ブロック図である。 図２は、第１実施形態に係る例示的な窒化物半導体装置の断面構造を各種の印加電圧と共に示す図である。 図３は、図２の窒化物半導体装置の概略平面図である。 図４は、図３の一部拡大図である。 図５は、第１実施形態のスイッチング制御におけるターンオン動作およびターンオフ動作の例示的なタイミングチャートを示す図である。 図６は、比較例のスイッチング制御によるターンオン動作およびターンオフ動作の例示的なタイミングチャートを示す図である。 図７は、ＨＥＭＴの帰還容量とドレイン－ソース間電圧との関係を示す概略図である。 図８は、第２実施形態のスイッチング制御におけるターンオン動作およびターンオフ動作の例示的なタイミングチャートを示す図である。 図９は、第３実施形態に係る例示的な窒化物半導体装置の断面構造を各種の印加電圧と共に示す図である。
以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
［第１実施形態］
以下、図１～図７を参照して、第１実施形態に係る例示的な窒化物半導体モジュール１について説明する。
［１．窒化物半導体モジュールの概要］
図１は、窒化物半導体モジュール１を概略的に示すブロック図である。窒化物半導体モジュール１は、窒化物半導体装置１０と制御回路１００とを含む。窒化物半導体装置１０は、窒化物半導体を用いたＨＥＭＴとして構成されている。制御回路１００は、第１制御電圧生成部１０２と第２制御電圧生成部１０４とを含む。
窒化物半導体モジュール１は、複数（例えば７つ）の外部端子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇを含み得る。外部端子１Ａ，１Ｂ，１Ｃは、制御回路１００用の電源端子に相当する。外部端子１Ａ，１Ｂは、第１電圧を供給する第１電源２に接続されている。外部端子１Ｃは、第２電圧を供給する第２電源４に接続されている。なお、第１電圧と第２電圧とは同じ電圧であってもよいし、異なる電圧であってもよい。第１実施形態では、第１電圧と第２電圧は同じ電圧であり、例えば５Ｖである。
図１の例では、第１電源２からの第１電圧は、制御回路１００を駆動する電圧Ｖｃｃとして、外部端子１Ａを介して制御回路１００に供給される。さらに、第１電源２からの第１電圧は、第１制御電圧生成部１０２により第１制御電圧Ｖｇを生成するための電圧Ｖｃｃ１として、外部端子１Ｂを介して制御回路１００に供給される。第２電源４からの第２電圧は、第２制御電圧生成部１０４により第２制御電圧Ｖｃｏｎｔを生成するための電圧Ｖｃｃ２として、外部端子１Ｃを介して制御回路１００に供給される。
外部端子１Ｄ，１Ｅは、制御回路１００用の制御信号を供給する信号源６に接続されている。例えば、外部端子１Ｅには接地電圧レベルの電圧ＧＮＤ１が印加され、外部端子１Ｄには正電圧レベルの電圧Ｖｉｎを有する制御信号が供給される。外部端子１Ｆ，１Ｇは窒化物半導体装置１０用の電源端子に相当する。外部端子１Ｆは、電圧Ｅを供給する電源８（図２参照）に接続されている。例えば、窒化物半導体装置１０がパワートランジスタ用途のＨＥＭＴとして構成される場合、電圧Ｅは例えば４８Ｖであってよい。外部端子１Ｇは接地されていてよい。
制御回路１００は、複数（例えば８つ）の端子１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈを含み得る。端子１００Ａ，１００Ｂ，１００Ｃ，１００Ｈは電源端子に相当する。端子１００Ｄ，１００Ｅは信号入力端子に相当し、端子１００Ｆ，１００Ｇは信号出力端子に相当する。端子１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅは、上述した外部端子１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅに接続されている。第１制御電圧生成部１０２からの第１制御電圧Ｖｇは端子１００Ｆに出力される。第２制御電圧生成部１０４からの第２制御電圧Ｖｃｏｎｔは端子１００Ｇに出力される。端子１００Ｈは窒化物半導体装置１０に接続されており、接地電位の電圧ＧＮＤ２が印加される。
窒化物半導体装置１０は、複数（例えば５つ）の端子、図１の例では、ドレイン端子Ｔｄ、ソース端子Ｔｓ、ゲート端子Ｔｇ、制御端子Ｔｃ、およびドライバソース端子Ｔｄｓを含み得る。ドレイン端子Ｔｄには、外部端子１Ｆを介して電圧Ｅが印加される。ソース端子Ｔｓは、外部端子１Ｇを介して接地されていてよい。ゲート端子Ｔｇは、制御回路１００の端子１００Ｆに接続されており、第１制御電圧Ｖｇの供給を受ける。制御端子Ｔｃは、制御回路１００の端子１００Ｇに接続されており、第２制御電圧Ｖｃｏｎｔの供給を受ける。
ドライバソース端子Ｔｄｓは、窒化物半導体モジュール１内部でソース端子Ｔｓに結合された寄生インダクタンスに起因する起電力の影響を排除して接地電位に等しい電圧ＧＮＤ２を制御回路１００に印加するために設けられている。ドライバソース端子Ｔｄｓは、ソースセンス端子とも呼ばれる。なお、ドライバソース端子Ｔｄｓは省略されてもよい。
第１制御電圧生成部１０２は、信号源６からの制御信号に基づいて第１制御電圧Ｖｇを生成する。第１制御電圧Ｖｇは、例えばパルス電圧（図５参照）であり、第１電圧レベルＶ１と第１電圧レベルＶ１よりも低い第２電圧レベルＶ２との間で変化する電圧である。一例では、第１電圧レベルＶ１は、電圧Ｖｃｃ１に相当する正電圧レベル（例えば５Ｖ）であってよい。第２電圧レベルＶ２は、ドライバソース端子Ｔｄｓで検出された電圧ＧＮＤ２に相当する接地電圧レベル（０Ｖ）であってよい。
第２制御電圧生成部１０４は、信号源６からの制御信号に基づいて第２制御電圧Ｖｃｏｎｔを生成する。第２制御電圧Ｖｃｏｎｔは、例えばパルス電圧（図５参照）であり、第３電圧レベルＶ３と第３電圧レベルＶ３よりも低い第４電圧レベルＶ４との間で変化する電圧である。一例では、第３電圧レベルＶ３は、ドライバソース端子Ｔｄｓで検出された電圧ＧＮＤ２の接地電圧レベル（０Ｖ）であってよい。第４電圧レベルＶ４は、電圧Ｖｃｃ２の極性を反転した負電圧レベル（例えば－５Ｖ）であってよい。
［２．窒化物半導体装置の全体構造］
次に、図２を参照して、窒化物半導体装置１０の全体構造を説明する。図２は、ＨＥＭＴとして構成された例示的な窒化物半導体装置１０の断面構造を各種電圧と共に示す図である。
窒化物半導体装置１０は、例えばＧａＮを用いたＨＥＭＴとして構成され得る。窒化物半導体装置１０は、半導体基板１２と、半導体基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
半導体基板１２は、Ｓｉ、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、半導体基板１２は、Ｓｉ基板である。半導体基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。なお、図面（例えば図２）に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体基板１２の主面と直交する方向である。本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。
バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。電子走行層１６は、バッファ層１４上に形成され得る。バッファ層１４は、例えば半導体基板１２と電子走行層１６との間の熱膨張係数の不整合に起因する半導体基板１２の反りおよび窒化物半導体装置１０におけるクラックの発生を抑制することができる任意の材料によって構成され得る。例えば、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含む。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されていてもよい。
一例において、バッファ層１４は、半導体基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層を複数回積層することによって形成されていてもよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
電子走行層１６は、窒化物半導体によって構成されており、例えばＧａＮ層であってよい。電子走行層１６は、例えば０．５μｍ以上２μｍ以下の厚さを有し得る。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、電子走行層１６中の不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。ＡｌＧａＮ層の場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されており、ｘは０＜ｘ＜０．３であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有し得る。
電子走行層１６と電子供給層１８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、ヘテロ接合界面付近の結晶歪みに起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には２ＤＥＧ２０が広がっている。
窒化物半導体装置１０はさらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うパッシベーション層２６とを含む。
ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、電子供給層１８上の一部に形成されている。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含み得る。ゲート層２２中のアクセプタ型不純物の最大濃度は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。ゲート層２２の厚さは、ゲート耐圧等の種々のパラメータを考慮して適宜決定され得る。例えば、ゲート層２２の厚さは、８０ｎｍ以上１５０ｎｍ以下であってよい。
ゲート電極２４は、１つまたは複数の金属層によって構成されている。例えば、ゲート電極２４は、窒化チタン（ＴｉＮ）層によって構成され得る。あるいは、ゲート電極２４は、第１金属層（例えば、Ｔｉ層）と、第１金属層上に設けられた第２金属層（例えば、ＴｉＮ層）とによって構成され得る。ゲート電極２４は、ゲート層２２の上面の一部または全部に形成されている。ゲート電極２４は、ゲート層２２とショットキー接合を形成し得る。ゲート電極２４の厚さは、ゲート耐圧等の種々のパラメータを考慮して適宜決定され得る。例えば、ゲート電極２４の厚さは、５０ｎｍ以上２００ｎｍ以下であってよい。
パッシベーション層２６は、例えば、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちの少なくとも１つによって構成され得る。パッシベーション層２６の厚さは、例えば、８０ｎｍ以上１５０ｎｍ以下であってよい。パッシベーション層２６は、第１開口部２６Ａと第２開口部２６Ｂを含む。ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間に位置している。
窒化物半導体装置１０は、電子供給層１８上に設けられたソース電極２８およびドレイン電極３０と、ゲート電極２４とドレイン電極３０との間においてパッシベーション層２６上に設けられた制御電極３２とを含む。ソース電極２８は、第１開口部２６Ａを介して電子供給層１８に接している。ドレイン電極３０は、第２開口部２６Ｂを介して電子供給層１８に接している。
ソース電極２８、ドレイン電極３０、および制御電極３２は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを用いた１つまたは複数の金属層によって構成され得る。例えば、ソース電極２８、ドレイン電極３０、および制御電極３２は、同じ材料で形成されてよい。この場合、ソース電極２８、ドレイン電極３０、および制御電極３２を同一の工程で形成することができる点で有利である。
ソース電極２８の少なくとも一部は、パッシベーション層２６の第１開口部２６Ａ内に充填されている。同様に、ドレイン電極３０の少なくとも一部は、パッシベーション層２６の第２開口部２６Ｂ内に充填されている。ソース電極２８およびドレイン電極３０は、それぞれ第１開口部２６Ａおよび第２開口部２６Ｂを介して電子供給層１８の直下の２ＤＥＧ２０とオーミック接触している。
制御電極３２は、ソース電極２８およびドレイン電極３０から物理的に離間している。制御電極３２は、ゲート層２２とドレイン電極３０との間でゲート層２２により近い位置に配置され得る。例えば、ドレイン電極３０寄りの制御電極３２の端部は、制御電極３２寄りの第２開口部２６Ｂの開口端とゲート層２２との中間位置よりもゲート層２２寄りに位置していてもよい。制御電極３２とドレイン電極３０との離間距離を大きくすることで、例えばサージ等の高電圧がドレイン電極３０に瞬間的に印加された場合にそれと同等の高電圧が制御電極３２の直下のパッシベーション層２６および電子供給層１８に印加されることが抑制される。これにより、パッシベーション層２６および電子供給層１８の絶縁破壊の発生が抑制される。
図２に示されるように、電源８からの電圧Ｅは、ソース電極２８とドレイン電極３０との間に印加される。また、制御回路１００（図１参照）からの第１制御電圧Ｖｇは、ゲート電極２４に印加される。上記したように、第１制御電圧Ｖｇはパルス電圧（図５参照）であり、例えば、正電圧（電圧Ｖｃｃ１）の第１電圧レベルＶ１と接地電圧（電圧ＧＮＤ２）の第２電圧レベルＶ２との間で変化する。第１制御電圧Ｖｇがゲート電極２４に印加されると、第１制御電圧Ｖｇの変化に応じて、ゲート電極２４とソース電極２８との間に印加されるゲート－ソース間電圧Ｖｇｓが変化する。したがって、第１制御電圧Ｖｇは、ゲート－ソース間電圧Ｖｇｓを制御する。
図２に示された窒化物半導体装置１０の構成では、アクセプタ型不純物を含むゲート層２２がゲート電極２４の下に設けられている。この構成では、ゲート電極２４に印加された第１制御電圧Ｖｇによってゲート－ソース間電圧Ｖｇｓが正の閾値電圧を超えると、ゲート層２２の直下における電子走行層１６の領域に２ＤＥＧ２０によるチャネルが形成されてソース－ドレイン間が導通する。一方、ゲート－ソース間電圧Ｖｇｓが閾値電圧を超えない時には、ゲート層２２の直下における電子走行層１６の領域の２ＤＥＧ２０が消失する（図２参照）。これは、ゲート層２２がアクセプタ型不純物を含んでいるために、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられて、２ＤＥＧ２０が空乏化されるためである。これにより、窒化物半導体装置１０はノーマリーオフ型のＨＥＭＴとして実現されている。
制御回路１００（図１参照）からの第２制御電圧Ｖｃｏｎｔは、制御電極３２に印加される。上記したように、第２制御電圧Ｖｃｏｎｔはパルス電圧（図５参照）であり、制御電極３２とソース電極２８との間に印加され、例えば、接地電圧（電圧ＧＮＤ２）の第３電圧レベルＶ３と、負電圧（電圧Ｖｃｃ２の極性を反転した電圧）の第４電圧レベルＶ４との間で変化する。
図２に示されるように、ゲート電極２４に対して第１制御電圧Ｖｇが供給される配線上には、１つまたは複数の抵抗が設けられている。なお、図２の例では、説明を分かり易くするために、２つの抵抗Ｒｇ０，Ｒｇ１が示されている。抵抗Ｒｇ１は、図１の制御回路１００（第１制御電圧生成部１０２）内に設けられた抵抗素子であってよい。抵抗Ｒｇ１は第１抵抗の一例である。抵抗Ｒｇ０は、第１制御電圧Ｖｇが供給される配線の寄生抵抗であってよい。
第１制御電圧Ｖｇの立ち上がり速度および立ち下がり速度、すなわち、第１制御電圧Ｖｇの遷移期間は、抵抗Ｒｇ０，Ｒｇ１により調整することができる。例えば、抵抗Ｒｇ１の抵抗値は、第１制御電圧Ｖｇの立ち上がりの傾きおよび立ち下がりの傾きが所望の傾きで得られるように、抵抗Ｒｇ０の抵抗値を考慮して設定されてよい。
同様に、制御電極３２に対して第２制御電圧Ｖｃｏｎｔが供給される配線上には、１つまたは複数の抵抗が設けられている。なお、図２の例では、説明を分かり易くするために、２つの抵抗Ｒｃ０，Ｒｃ１が示されている。抵抗Ｒｃ１は、図１の制御回路１００（第２制御電圧生成部１０４）内に設けられた抵抗素子であってよい。抵抗Ｒｃ１は第２抵抗の一例である。抵抗Ｒｃ０は、第２制御電圧Ｖｃｏｎｔが供給される配線の寄生抵抗であってよい。
第２制御電圧Ｖｃｏｎｔの立ち上がり速度および立ち下がり速度、すなわち、第２制御電圧Ｖｃｏｎｔの遷移期間は、抵抗Ｒｃ０，Ｒｃ１により調整することができる。例えば、抵抗Ｒｃ１の抵抗値は、第２制御電圧Ｖｃｏｎｔの立ち上がりの傾きおよび立ち下がりの傾きが所望の傾きで得られるように、抵抗Ｒｃ０の抵抗値を考慮して設定されてよい。
第１実施形態では、第２制御電圧Ｖｃｏｎｔの遷移期間が第１制御電圧Ｖｇの遷移期間よりも短くなるように、すなわち、第２制御電圧Ｖｃｏｎｔの傾きが第１制御電圧Ｖｇの傾きよりも急峻となるように、抵抗Ｒｇ１，Ｒｇ０，Ｒｃ１，Ｒｃ０の抵抗値が決定され得る。例えば、抵抗Ｒｃ１，Ｒｃ０の合計抵抗値が抵抗Ｒｇ１，Ｒｇ０の合計抵抗値よりも小さくなるように、抵抗Ｒｃ１は抵抗Ｒｇ１よりも小さな抵抗値に設定され得る。
［３．窒化物半導体装置の平面レイアウト］
次に、図３および図４を参照して、窒化物半導体装置１０の平面レイアウトを説明する。図３は、図２の窒化物半導体装置１０の概略平面図であり、図４は、図３の一部拡大図である。なお、図示を簡略化して理解を容易にするために、図３では、ゲート電極２４の図示は省略されている。また、図３および図４では、パッシベーション層２６の図示は省略されており、第１開口部２６Ａおよび第２開口部２６Ｂが破線で描かれている。
図３に示されるように、窒化物半導体装置１０は、トランジスタ動作に寄与するアクティブ領域３４と、トランジスタ動作に寄与しない非アクティブ領域３６とを含む。図３の例では、アクティブ領域３４と非アクティブ領域３６とはＹ軸方向に交互に配置されている。ドレイン電極３０はアクティブ領域３４に形成されている。アクティブ領域３４は、Ｙ軸方向においてドレイン電極３０と略同じ範囲に広がっていてよい。非アクティブ領域３６は、Ｙ軸方向においてドレイン電極３０が存在しない範囲に広がっていてよい。したがって、非アクティブ領域３６は、アクティブ領域３４とＹ軸方向に隣り合っている。
窒化物半導体装置１０は、アクティブ領域３４において、ソース電極２８、ゲート電極２４（図３では図示略）が配置されたゲート層２２、およびドレイン電極３０が一方向（図３ではＸ軸方向）に隣り合って配置されることによりＨＥＭＴとして動作することができる。図３は、１つのアクティブ領域３４において、第２開口部２６Ｂを中心としてＸ軸方向に対称に配置された２つの第１開口部２６Ａを示している。制御電極３２は、アクティブ領域３４においてゲート層２２とドレイン電極３０との間に位置している。
窒化物半導体装置１０は、非アクティブ領域３６に配置された制御電極接続部３３を含み得る。制御電極接続部３３は、制御電極３２に電気的に接続されている。図３の例では、Ｙ軸方向に延びる制御電極３２が、Ｘ軸方向に延びる制御電極接続部３３に連結されている。制御電極接続部３３は、制御電極３２と同様、パッシベーション層２６上に設けられてよい。
図４は、図３の一部拡大図である。図４に示されるように、窒化物半導体装置１０は、ゲート配線４２、ゲート配線用ビア４４、制御配線４６、および制御配線用ビア４８を含み得る。
図４の例では、ゲート配線４２は、Ｘ軸方向に延びている。ゲート配線４２は、ゲート配線用ビア４４によりゲート電極２４に接続されている。ゲート配線用ビア４４は、平面視でゲート配線４２とゲート電極２４とが重なる領域内に配置され得る。ゲート配線４２およびゲート配線用ビア４４は、ドレイン電極３０からＹ軸方向に離間しており、さらには制御電極３２および制御電極接続部３３からＹ軸方向に離間している。ゲート配線用ビア４４は、パッシベーション層２６（図２参照）と、パッシベーション層２６上に形成された層間絶縁層（図示略）とをＺ軸方向に貫通するように形成され得る。ゲート配線４２は、ゲート端子Ｔｇ（図２参照）に電気的に接続されている。
制御配線４６は、ゲート配線４２と略平行に延在し得る。制御配線４６は、制御配線用ビア４８により制御電極接続部３３に接続されている。したがって、制御電極３２は、制御電極接続部３３および制御配線用ビア４８を介して制御配線４６に接続されている。制御配線用ビア４８は、平面視で制御配線４６と制御電極接続部３３とが重なる領域内に配置され得る。制御配線４６および制御配線用ビア４８は、ドレイン電極３０からＹ軸方向に離間している。制御配線用ビア４８は、パッシベーション層２６（図２参照）上に形成された層間絶縁層（図示略）をＺ軸方向に貫通するように形成され得る。制御配線４６は、制御端子Ｔｃ（図２参照）に電気的に接続されている。
［４．ＨＥＭＴ構造における帰還容量とドレイン－ソース間電圧との関係］
ＨＥＭＴは、ゲート－ソース間容量、ゲート－ドレイン間容量、およびドレイン－ソース間容量を寄生容量として含む。これらの寄生容量のうち帰還容量に相当するゲート－ドレイン間容量は、スイッチング速度、すなわちドレイン－ソース間電圧の遷移期間（立ち上がり速度および立ち下がり速度）に直接影響を与えるパラメータである。
図７は、帰還容量Ｃｒｓｓとドレイン－ソース間電圧Ｖｄｓとの関係を示す概略図である。
図７に示されるように、帰還容量Ｃｒｓｓは、ドレイン－ソース間電圧Ｖｄｓに対して依存性（以下「Ｖｄｓ依存性」という）を有している。この帰還容量Ｃｒｓｓの値は、ドレイン－ソース間電圧Ｖｄｓが相対的に低い領域（以下「低Ｖｄｓ領域」という）に対応する第１領域Ａ１内の値と、ドレイン－ソース間電圧Ｖｄｓが相対的に高い領域（以下「高Ｖｄｓ領域」という）に対応する第２領域Ａ２内の値とに大別される。
第１領域Ａ１は、ドレイン－ソース間電圧Ｖｄｓが電圧Ｖｄｓ１未満の領域であって、帰還容量Ｃｒｓｓの値が相対的に大きい領域である。第１領域Ａ１では、ドレイン－ソース間電圧Ｖｄｓの低下に伴い帰還容量Ｃｒｓｓが指数関数的に増加する。第２領域Ａ２は、ドレイン－ソース間電圧Ｖｄｓが電圧Ｖｄｓ１以上の領域であって、帰還容量Ｃｒｓｓの値が相対的に小さい領域である。第２領域Ａ２では、帰還容量ＣｒｓｓのＶｄｓ依存性が殆どないかまたは小さい。第２領域Ａ２内の帰還容量Ｃｒｓｓの値は、第１領域Ａ１内の帰還容量Ｃｒｓｓの値よりも小さい。なお、電圧Ｖｄｓ１は、耐圧設計等にも依存するが、例えば４８Ｖの電圧Ｅ（図２参照）を使用するパワートランジスタ用途の場合、電圧Ｖｄｓ１は約１０Ｖ付近に表れ得る。
上記のように、帰還容量Ｃｒｓｓは、ドレイン－ソース間電圧Ｖｄｓの遷移に影響を与える。この際、第１領域Ａ１の帰還容量Ｃｒｓｓの値が相対的に大きいため、第１および第２領域Ａ１，Ａ２の帰還容量Ｃｒｓｓの電荷量に占める第１領域Ａ１の帰還容量Ｃｒｓｓの電荷量の割合が大きい。一例では、ＨＥＭＴが例えば４８Ｖで駆動される場合、第１および第２領域Ａ１，Ａ２の全領域に占める第１領域Ａ１の割合は５０％以上に達し得る。したがって、帰還容量Ｃｒｓｓが大きいほど、第１および第２領域Ａ１，Ａ２の全領域に占める第１領域Ａ１の割合が高くなり、結果として、ドレイン－ソース間電圧Ｖｄｓの遷移期間が長くなってスイッチング速度が制限される。
［５．制御電極（第２制御電圧）を用いたスイッチング制御］
次に、図５を参照して、ゲート電極２４（図２参照）とともに制御電極３２（図２参照）を用いたスイッチング制御について説明する。
図５は、第１実施形態に係る窒化物半導体装置１０（ＨＥＭＴ）のターンオン動作およびターンオフ動作の例示的なタイミングチャートを示す図である。なお、図５では、特徴をより良く表して理解を容易にするために、各波形の形状および遷移タイミングが実際の形状および遷移タイミングよりも誇張して示されている場合がある。
ここで、本開示における「ターンオン動作」とは、第１制御電圧Ｖｇの立ち上がり遷移に連動したサイクルで第２制御電圧Ｖｃｏｎｔの立ち上がり遷移が生じることでＨＥＭＴがオフ状態からオン状態に切り替えられる動作のことをいう。また、「ターンオフ動作」とは、第１制御電圧Ｖｇの立ち下がり遷移に連動したサイクルで第２制御電圧Ｖｃｏｎｔの立ち下がり遷移が生じることでＨＥＭＴがオン状態からオフ状態に切り替えられる動作のことをいう。
［５－１．ターンオフ動作］
まず、窒化物半導体装置１０（ＨＥＭＴ）のターンオフ動作について説明する。上記のように、ターンオフ動作は、ゲート電極２４に印加される第１制御電圧Ｖｇと、制御電極３２に印加される第２制御電圧Ｖｃｏｎｔとを用いて制御される。ターンオフ動作は、図５において時刻ｔＦ１で開始される。
第１制御電圧Ｖｇおよびゲート－ソース間電圧Ｖｇｓは、時刻ｔＦ１よりも前には、第１電圧レベルＶ１に維持されている。図５の例では、第１電圧レベルＶ１は、電圧Ｖｃｃ１に相当する正電圧レベル（例えば５Ｖ）であり、第２電圧レベルＶ２は、電圧ＧＮＤ２に相当する接地電圧レベル（０Ｖ）である。ゲート－ソース間電圧Ｖｇｓが第１電圧レベルＶ１に維持されるとき、ゲート層２２の直下における電子走行層１６の領域に２ＤＥＧ２０によるチャネルが形成されている。したがって、ＨＥＭＴはオン状態にあり、ドレイン－ソース間電圧Ｖｄｓは０Ｖである。
第２制御電圧Ｖｃｏｎｔは、時刻ｔＦ１よりも前には、第３電圧レベルＶ３に維持されている。図５の例では、第３電圧レベルＶ３は、電圧ＧＮＤ２の接地電圧レベル（０Ｖ）であり、第４電圧レベルＶ４は、正電圧レベルの電圧Ｖｃｃ２の極性を反転した負電圧レベル（例えば－５Ｖ）である。第２制御電圧Ｖｃｏｎｔが接地電圧レベルの第３電圧レベルＶ３に維持されることで、ドレイン電極３０にサージ等の高電圧が印加されたときに制御電極３２からその直下の２ＤＥＧ２０に向けて空乏層を伸ばす効果が得られる。これにより、ドレイン－ソース間領域に生じる電界集中が緩和されて、電子供給層１８およびパッシベーション層２６の絶縁破壊が抑制される。したがって、ドレイン－ソース間耐圧を向上させることができる。
時刻ｔＦ１において、第１制御電圧Ｖｇが第１電圧レベルＶ１から第２電圧レベルＶ２への立ち下がり遷移を開始する。また、この第１制御電圧Ｖｇの立ち下がり遷移開始を受けて、ゲート－ソース間電圧Ｖｇｓも第１電圧レベルＶ１から第２電圧レベルＶ２への立ち下がり遷移を開始する。すなわち、第１制御電圧Ｖｇが低下することによって、ゲート－ソース間電圧Ｖｇｓも低下する。
また、時刻ｔＦ１において、第２制御電圧Ｖｃｏｎｔが第３電圧レベルＶ３から第４電圧レベルＶ４への立ち下がり遷移を開始する。すなわち、第１制御電圧Ｖｇと第２制御電圧Ｖｃｏｎｔとが時刻ｔＦ１で同時に立ち下がり始める。
ここで、本開示の説明において２つのタイミングが「同じ」（または「同時」）であるとは、２つのタイミングが完全に同じ（同時）である場合だけでなく、僅かに異なるものの実質的に同じ（同時）である場合も含む。例えば、２つのタイミングの差異が１ｎｓ以下である場合には、それら２つのタイミングは同じとみなすことができる。
時刻ｔＦ２において、第２制御電圧Ｖｃｏｎｔが第３電圧レベルＶ３から第４電圧レベルＶ４への立ち下がり遷移を終了する。第１実施形態では、第２制御電圧Ｖｃｏｎｔは、第２制御電圧Ｖｃｏｎｔの立ち下がりの傾きが第１制御電圧Ｖｇの立ち下がりの傾きよりも急峻となるように生成される。このため、時刻ｔＦ２の時点で第１制御電圧Ｖｇの立ち下がり遷移は終了していない。したがって、ゲート－ソース間電圧Ｖｇｓの立ち下がり遷移も終了していない。
時刻ｔＦ３において、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに達すると、ドレイン－ソース間電圧Ｖｄｓが上昇し始める。すなわち、ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＦ３において立ち上がり遷移を開始する。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）の充電が開始される。
時刻ｔＦ４において、ドレイン－ソース間電圧Ｖｄｓが電圧Ｅのレベルに達する。したがって、ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＦ４において立ち上がり遷移を終了する。ドレイン－ソース間電圧Ｖｄｓの立ち上がり遷移期間Ｗ１は、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに一致する期間（時刻ｔＦ３～ｔＦ４）に生じる。その後、時刻ｔＦ５において第１制御電圧Ｖｇが第２電圧レベルＶ２まで低下した後、時刻ｔＦ６においてゲート－ソース間電圧Ｖｇｓが第２電圧レベルＶ２まで低下する。
以上のようなターンオフ動作において、制御電極３２に印加される第２制御電圧Ｖｃｏｎｔの第４電圧レベルＶ４は、第３電圧レベルＶ３（接地電圧レベル）よりも低い負電圧レベルである。したがって、第３電圧レベルＶ３の第２制御電圧Ｖｃｏｎｔが制御電極３２に印加されているときに比べて、すなわちターンオフ動作の開始前に比べて、制御電極３２とドレイン電極３０との間の電位差を広げることができる。これにより、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化を促進することができる。なお、空乏化の促進は、制御電極３２の直下の領域の２ＤＥＧ２０を完全にまたは実質的に空乏化することが望ましいが、第４電圧レベルＶ４の第２制御電圧Ｖｃｏｎｔの印加によって空乏化が進む状態であればよい。
制御電極３２は、上記したようにゲート電極２４（ゲート層２２）とドレイン電極３０との間においてパッシベーション層２６上に設けられている。この制御電極３２の直下の領域に存在する２ＤＥＧ２０は、帰還容量Ｃｒｓｓに相当するゲート－ドレイン間容量に影響を及ぼす。この点を考慮して、ターンオフ動作の開始直後に、第４電圧レベルＶ４の第２制御電圧Ｖｃｏｎｔを制御電極３２に印加して制御電極３２の直下の領域に存在する２ＤＥＧ２０を空乏化する。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減して、第１および第２領域Ａ１，Ａ２の全領域に占める第１領域Ａ１の割合を低減することができる。
図５に示されるように、第２制御電圧Ｖｃｏｎｔの遷移終了タイミング（時刻ｔＦ２）は、第１制御電圧Ｖｇの遷移終了タイミング（時刻ｔＦ５）よりも早い。一例では、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは同時に立ち下がり遷移を開始し、第２制御電圧Ｖｃｏｎｔは、第１制御電圧Ｖｇよりも早いタイミングで立ち下がり遷移を終了する。したがって、第２制御電圧Ｖｃｏｎｔの立ち下がりの傾きが、第１制御電圧Ｖｇの立ち下がりの傾きよりも急峻である。これにより、ゲート－ソース間電圧Ｖｇｓによってドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０を空乏化することができる。その結果、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減して、ドレイン－ソース間電圧Ｖｄｓの立ち上がり遷移期間Ｗ１を短縮することができる。
［５－２．ターンオン動作］
次に、窒化物半導体装置１０（ＨＥＭＴ）のターンオン動作について説明する。ターンオフ動作と同様に、ターンオン動作も、ゲート電極２４に印加される第１制御電圧Ｖｇと、制御電極３２に印加される第２制御電圧Ｖｃｏｎｔとを用いて制御される。ターンオフ動作は、図５において時刻ｔＲ１で開始される。
第１制御電圧Ｖｇおよびゲート－ソース間電圧Ｖｇｓは、時刻ｔＲ１よりも前には、第２電圧レベルＶ２（接地電圧レベル）に維持されている。ノーマリーオフ型のＨＥＭＴである窒化物半導体装置１０では、ゲート－ソース間電圧Ｖｇｓが第２電圧レベルＶ２に維持されるとき、ゲート層２２の直下における電子走行層１６の領域に２ＤＥＧ２０は形成されていない。したがって、ＨＥＭＴはオフ状態にあり、ドレイン－ソース間電圧Ｖｄｓは電圧Ｅのレベルである。
第２制御電圧Ｖｃｏｎｔは、時刻ｔＲ１よりも前には、第４電圧レベルＶ４（負電圧レベル）に維持されている。第２制御電圧Ｖｃｏｎｔが負電圧レベルの第４電圧レベルＶ４に維持されることで、制御電極３２とドレイン電極３０との間の電位差を広げることができる。これにより、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化を促進することができる。
時刻ｔＲ１において、第１制御電圧Ｖｇが第２電圧レベルＶ２から第１電圧レベルＶ１への立ち上がり遷移を開始する。また、この第１制御電圧Ｖｇの立ち上がり遷移開始を受けて、ゲート－ソース間電圧Ｖｇｓも第２電圧レベルＶ２から第１電圧レベルＶ１への立ち上がり遷移を開始する。すなわち、第１制御電圧Ｖｇが上昇することによって、ゲート－ソース間電圧Ｖｇｓも上昇する。
また、時刻ｔＲ１において、第２制御電圧Ｖｃｏｎｔが第４電圧レベルＶ４から第３電圧レベルＶ３（接地電圧レベル）への立ち上がり遷移を開始する。すなわち、第１制御電圧Ｖｇと第２制御電圧Ｖｃｏｎｔとが時刻ｔＲ１で同時に立ち上がり始める。
時刻ｔＲ２において、第２制御電圧Ｖｃｏｎｔが第４電圧レベルＶ４から第３電圧レベルＶ３への立ち上がり遷移を終了する。その結果、第４電圧レベルＶ４を用いた空乏化制御が終了して、制御電極３２の直下における電子走行層１６の領域に２ＤＥＧ２０が形成される。すなわち、第１実施形態では、第２制御電圧Ｖｃｏｎｔは、第２制御電圧Ｖｃｏｎｔの立ち上がりの傾きが第１制御電圧Ｖｇの立ち上がりの傾きよりも急峻となるように生成される。このため、時刻ｔＲ２の時点で第１制御電圧Ｖｇの立ち上がり遷移は終了していない。したがって、ゲート－ソース間電圧Ｖｇｓの立ち上がり遷移も終了していない。
時刻ｔＲ３において、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに達すると、ドレイン－ソース間電圧Ｖｄｓが低下し始める。すなわち、ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＲ３において立ち下がり遷移を開始する。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）の充電が開始される。
時刻ｔＲ４において、ドレイン－ソース間電圧Ｖｄｓが接地電圧レベル（０Ｖ）に達する。したがって、ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＲ４において立ち下がり遷移を終了する。ドレイン－ソース間電圧Ｖｄｓの立ち下がり遷移期間Ｗ２は、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに一致する期間（時刻ｔＲ３～ｔＲ４）に生じる。その後、時刻ｔＲ５において第１制御電圧Ｖｇが第１電圧レベルＶ１まで上昇した後、時刻ｔＲ６において、ゲート－ソース間電圧Ｖｇｓが第１電圧レベルＶ１まで上昇する。
以上のようなターンオン動作では、第１制御電圧Ｖｇが立ち上がり遷移を開始する前に、すなわちターンオン動作の開始前に、第４電圧レベルＶ４（負電圧レベル）の第２制御電圧Ｖｃｏｎｔが制御電極３２に印加される。これにより、ターンオン動作の開始前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化を促進してゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減することができる。
図５に示されるように、第２制御電圧Ｖｃｏｎｔの遷移終了タイミング（時刻ｔＲ２）は、第１制御電圧Ｖｇの遷移終了タイミング（時刻ｔＲ５）よりも早い。一例では、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは同時に立ち上がり遷移を開始し、第２制御電圧Ｖｃｏｎｔは、第１制御電圧Ｖｇよりも早いタイミングで立ち上がり遷移を終了する。したがって、第２制御電圧Ｖｃｏｎｔの立ち上がりの傾きが、第１制御電圧Ｖｇの立ち上がりの傾きよりも急峻である。これにより、ゲート－ソース間電圧Ｖｇｓによってドレイン－ソース間電圧Ｖｄｓが低下し始める前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０を空乏化することができる。その結果、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減して、ドレイン－ソース間電圧Ｖｄｓの立ち下がり遷移期間Ｗ２を短縮することができる。
［６．制御電極を用いないスイッチング制御（比較例）］
図６は、上述した図５との比較例として、制御電極３２（第２制御電圧Ｖｃｏｎｔ）を用いないスイッチング制御におけるターンオン動作およびターンオフ動作のタイミングチャートを示す図である。なお、図６では、理解を容易にするために、図５の要素に対応する要素には同じ参照符号を付している。
［６－１．比較例のターンオフ動作］
まず、ターンオフ動作について説明する。ターンオフ動作は、ゲート電極２４に印加される制御電圧Ｖｇのみによって制御される。ターンオフ動作は、図６において時刻ｔＦ１１で開始される。
時刻ｔＦ１１において、制御電圧Ｖｇが立ち下がり遷移を開始する。この制御電圧Ｖｇの立ち下がり遷移開始を受けて、ゲート－ソース間電圧Ｖｇｓも立ち下がり遷移を開始する。時刻ｔＦ１２において、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに達すると、ドレイン－ソース間電圧Ｖｄｓが立ち上がり遷移を開始する。ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＦ１３において、電圧Ｅのレベルに達する。その後、時刻ｔＦ１４において制御電圧Ｖｇが第２電圧レベルＶ２まで低下した後に、時刻ｔＦ１５においてゲート－ソース間電圧Ｖｇｓが第２電圧レベルＶ２まで低下する。
図６のようなターンオフ制御では、制御電極３２（第２制御電圧Ｖｃｏｎｔ）が用いられないため、ゲート－ドレイン間領域に存在する２ＤＥＧ２０がターンオフ動作開始直後に空乏化されない。このため、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）は低減されない。したがって、図６に示されたドレイン－ソース間電圧Ｖｄｓの立ち上がり遷移期間Ｗ３は、図５のターンオフ動作の場合の立ち上がり遷移期間Ｗ１よりも長い。
［６－２．比較例のターンオン動作］
次に、ターンオン動作について説明する。ターンオン動作は、ゲート電極２４に印加される制御電圧Ｖｇのみによって制御される。ターンオン動作は、図６において時刻ｔＲ１１で開始される。
時刻ｔＲ１１において、制御電圧Ｖｇが立ち上がり遷移を開始する。この制御電圧Ｖｇの立ち上がり遷移開始を受けて、ゲート－ソース間電圧Ｖｇｓも立ち上がり遷移を開始する。時刻ｔＲ１２において、ゲート－ソース間電圧Ｖｇｓがプラトー電圧Ｖｐに達すると、ドレイン－ソース間電圧Ｖｄｓが立ち下がり遷移を開始する。ドレイン－ソース間電圧Ｖｄｓは、時刻ｔＲ１３において、接地電圧レベルに達する。その後、時刻ｔＲ１４において制御電圧Ｖｇが第１電圧レベルＶ１まで上昇した後に、時刻ｔＲ１５においてゲート－ソース間電圧Ｖｇｓが第１電圧レベルＶ１まで上昇する。
図６のようなターンオン制御では、制御電極３２（第２制御電圧Ｖｃｏｎｔ）が用いられないため、ゲート－ドレイン間領域に存在する２ＤＥＧ２０がターンオン動作開始前に空乏化されない。このため、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）は低減されない。したがって、図６に示されたドレイン－ソース間電圧Ｖｄｓの立ち下がり遷移期間Ｗ４は、図５のターンオン動作の場合の立ち下がり遷移期間Ｗ２よりも長い。
［７．窒化物半導体モジュールの作用］
窒化物半導体モジュール１は、窒化物半導体装置１０と、窒化物半導体装置１０を制御する制御回路１００とを含む。窒化物半導体装置１０は、ゲート電極２４とドレイン電極３０との間においてパッシベーション層２６の上に設けられた制御電極３２を含む。ゲート電極２４には、第１制御電圧Ｖｇが印加される。第１制御電圧Ｖｇは、ゲート電極２４とソース電極２８との間に印加されるゲート－ソース間電圧Ｖｇｓを制御する。制御電極３２とソース電極２８との間には第２制御電圧Ｖｃｏｎｔが印加される。
ターンオフ動作時、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、互いに連動して立ち下がり遷移を行う。第１制御電圧Ｖｇは、第１電圧レベルＶ１（例えば、正電圧レベル）から、第１電圧レベルＶ１よりも低い第２電圧レベルＶ２（例えば、接地電圧レベル）に遷移する。第２制御電圧Ｖｃｏｎｔは、第３電圧レベルＶ３（例えば、接地電圧レベル）から、第３電圧レベルＶ３よりも低い第４電圧レベル（例えば、負電圧レベル）に遷移する。ターンオフ動作時に第４電圧レベルＶ４の第２制御電圧Ｖｃｏｎｔが制御電極３２に印加されることにより、制御電極３２とドレイン電極３０との間の電位差が広がり、その結果、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化が促進される。
第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移終了タイミング（図５では時刻ｔＦ２）が第１制御電圧Ｖｇの立ち下がり遷移終了タイミング（図５では時刻ｔＦ５）よりも早くなるように生成される。このため、第１制御電圧Ｖｇ（ゲート－ソース間電圧Ｖｇｓ）によりドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０が空乏化される。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減してドレイン－ソース間電圧Ｖｄｓの立ち上がり遷移期間Ｗ１を短縮することができる。
ターンオン動作時、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、互いに連動して立ち上がり遷移を行う。第１制御電圧Ｖｇは、第２電圧レベルＶ２から第１電圧レベルＶ１に遷移し、第２制御電圧Ｖｃｏｎｔは、第４電圧レベルＶ４から第３電圧レベルＶ３に遷移する。ターンオン動作の開始前に第４電圧レベルＶ４の第２制御電圧Ｖｃｏｎｔが制御電極３２に印加されることにより、制御電極３２とドレイン電極３０との間の電位差が広がり、その結果、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化が促進される。
第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移終了タイミング（図５では時刻ｔＲ２）が第１制御電圧Ｖｇの立ち上がり遷移終了タイミング（図５では時刻ｔＲ５）よりも早くなるように生成される。このため、第１制御電圧Ｖｇ（ゲート－ソース間電圧Ｖｇｓ）によりドレイン－ソース間電圧Ｖｄｓが低下し始める前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０が空乏化される。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減してドレイン－ソース間電圧Ｖｄｓの立ち下がり遷移期間Ｗ２を短縮することができる。
［８．窒化物半導体モジュールの適用例］
窒化物半導体モジュール１は、例えばバックコンバータとして構成されるハーフブリッジモジュールに適用可能である。詳細な図示は省略するが、例えば、ハーフブリッジモジュールは、直列に接続されたハイサイドスイッチおよびローサイドスイッチと、それら２つのスイッチを相補にオンオフ制御する駆動回路とを含む。
このようなハーフブリッジモジュールにおいて、例えば、ハイサイドスイッチに窒化物半導体装置１０を適用し、駆動回路に制御回路１００の機能を搭載してもよい。上記したように、窒化物半導体装置１０は、ドレイン－ソース間電圧Ｖｄｓの遷移期間Ｗ１，Ｗ２を短縮して高速スイッチングを実現可能であるため、ハイサイドスイッチに窒化物半導体装置１０を適用することで、バックコンバータの機能を向上させることができる。なお、ローサイドスイッチに窒化物半導体装置１０を適用することも可能であるが、バックコンバータではローサイドスイッチは同期整流素子として機能するため、窒化物半導体装置１０を必ずしも適用しなくてもよい。
第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
（１－１）制御回路１００は、第１制御電圧Ｖｇと第２制御電圧Ｖｃｏｎｔを生成する。ターンオフ動作時、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、互いに連動して立ち下がり遷移を行う。第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、第３電圧レベルＶ３から第４電圧レベルＶ４への第２制御電圧Ｖｃｏｎｔの立ち下がり遷移終了タイミング（図５では時刻ｔＦ２）が、第１電圧レベルＶ１から第２電圧レベルＶ２への第１制御電圧Ｖｇの立ち下がり遷移終了タイミング（図５では時刻ｔＦ５）よりも早くなるように生成される。この構成によれば、ターンオフ動作時に第１制御電圧Ｖｇ（ゲート－ソース間電圧Ｖｇｓ）によりドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域に存在する２ＤＥＧ２０が空乏化される。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減してドレイン－ソース間電圧Ｖｄｓの立ち上がり遷移期間Ｗ１を短縮することができる。
（１－２）ターンオフ動作時、第１制御電圧Ｖｇの立ち下がり遷移開始タイミング（図５では時刻ｔＦ１）と、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移開始タイミング（図５では時刻ｔＦ１）とは同じであってよい。この場合、第２制御電圧Ｖｃｏｎｔの遷移期間（図５では時刻ｔＦ１～ｔＦ２）が第１制御電圧Ｖｇの遷移期間（図５では時刻ｔＦ１～ｔＦ５）よりも短い。第１制御電圧Ｖｇと第２制御電圧Ｖｃｏｎｔとが同時に立ち下がり遷移を開始するため、ターンオフ動作の開始に合わせて、制御電極３２の直下の領域における２ＤＥＧ２０の空乏化を開始することができる。これにより、ＨＥＭＴのオン状態を良好に維持することができる。
（１－３）制御回路１００は、第１抵抗Ｒｇ１を介して第１制御電圧Ｖｇを生成し、第２抵抗Ｒｃ１を介して第２制御電圧Ｖｃｏｎｔを生成する。第２抵抗Ｒｃ１は、第１抵抗Ｒｇ１よりも小さな抵抗値を有する。この構成によれば、第２制御電圧Ｖｃｏｎｔの立ち下がりの傾きが、第１制御電圧Ｖｇの立ち下がりの傾きよりも急峻となる。このため、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移終了タイミングが第１制御電圧Ｖｇの立ち下がり遷移終了タイミングよりも早い。その結果、ドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域の２ＤＥＧ２０を空乏化して帰還容量Ｃｒｓｓを低減することができる。
（１－４）ターンオン動作時、第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、互いに連動して立ち上がり遷移を行う。第１制御電圧Ｖｇおよび第２制御電圧Ｖｃｏｎｔは、第４電圧レベルＶ４から第３電圧レベルＶ３への第２制御電圧Ｖｃｏｎｔの立ち上がり遷移終了タイミング（図５では時刻ｔＲ２）が、第２電圧レベルＶ２から第１電圧レベルＶ１への第１制御電圧Ｖｇの立ち上がり遷移終了タイミング（図５では時刻ｔＲ５）よりも早くなるように生成される。この構成によれば、第１制御電圧Ｖｇ（ゲート－ソース間電圧Ｖｇｓ）によりドレイン－ソース間電圧Ｖｄｓが低下し始める前に、制御電極３２の直下の領域の２ＤＥＧ２０が空乏化される。これにより、ゲート－ドレイン間容量（帰還容量Ｃｒｓｓ）を低減してドレイン－ソース間電圧Ｖｄｓの立ち下がり遷移期間Ｗ２を短縮することができる。
（１－５）ターンオン動作時、第１制御電圧Ｖｇの立ち上がり遷移開始タイミング（図５では時刻ｔＲ１）と、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移開始タイミング（図５では時刻ｔＲ１）とは同じであってよい。この場合、第２制御電圧Ｖｃｏｎｔの遷移期間（図５では時刻ｔＲ１～ｔＲ２）が第１制御電圧Ｖｇの遷移期間（図５では時刻ｔＲ１～ｔＲ５）よりも短い。第１制御電圧Ｖｇと第２制御電圧Ｖｃｏｎｔとが同時に立ち上がり遷移を開始するため、ターンオン動作の開始に合わせて、制御電極３２の直下の領域における２ＤＥＧ２０の空乏化制御を解除することができる。これにより、ＨＥＭＴのオフ状態を良好に維持することができる。
（１－６）上記したように、第２抵抗Ｒｃ１は、第１抵抗Ｒｇ１よりも小さな抵抗値を有する。したがって、第２制御電圧Ｖｃｏｎｔの立ち上がりの傾きが第１制御電圧Ｖｇの立ち上がりの傾きよりも急峻となるため、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移終了タイミングが第１制御電圧Ｖｇの立ち上がり遷移終了タイミングよりも早い。その結果、ドレイン－ソース間電圧Ｖｄｓが低下し始める前に、制御電極３２の直下の領域の２ＤＥＧ２０の空乏化制御を解除して帰還容量Ｃｒｓｓを低減することができる。
（１－７）第１制御電圧Ｖｇの第２電圧レベルＶ２および第２制御電圧Ｖｃｏｎｔの第３電圧レベルＶ３は、接地電圧レベルであってよい。この場合、第１制御電圧Ｖｇの第１電圧レベルＶ１は正電圧レベルとなり、第２制御電圧Ｖｃｏｎｔの第４電圧レベルＶ４は負電圧レベルとなる。この構成によれば、第４電圧レベルＶ４の第２制御電圧Ｖｃｏｎｔが制御電極３２に印加されることで、制御電極３２とドレイン電極３０との間の電位差が広がり、その結果、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化が促進される。
（１－８）窒化物半導体装置１０は、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２を含み、ゲート電極２４はゲート層２２の上に設けられている。この場合、窒化物半導体装置１０は、ノーマリーオフ型のＨＥＭＴとして構成される。したがって、ノーマリーオフ型のＨＥＭＴにおいてスイッチング速度を向上させることができる。
（１－９）窒化物半導体装置１０において、電子走行層１６はＧａＮ層であってよく、電子供給層１８はＡｌＧａＮ層であってよい。この場合、ノーマリーオフ型のＧａＮ－ＨＥＭＴにおいてスイッチング速度を向上させることができる。
（１－１０）制御電極３２は、ゲート電極２４（ゲート層２２）とドレイン電極３０との間においてパッシベーション層２６上に設けられている。制御電極３２は、オン状態（図５の例では時刻ｔＲ６～ｔＦ１）において、例えば接地電圧レベルに相当する第３電圧レベルＶ３に維持される。この構成によれば、制御電極３２は、ドレイン電極３０に高電圧が印加されたときに制御電極３２の直下の２ＤＥＧ２０に向けて空乏層を伸ばすことで、ドレイン－ソース間領域における電界集中を緩和する効果をもたらす。これにより、局所的な電界集中に起因する電子供給層１８およびパッシベーション層２６の絶縁破壊を抑制してドレイン－ソース間耐圧を向上させることができる。
［第２実施形態］
以下、図８を参照して第２実施形態について説明する。なお、第２実施形態は、図５を参照して説明した第１実施形態に係るターンオン動作およびターンオフ動作の制御に用いる第２制御電圧Ｖｃｏｎｔの遷移タイミングを変更したものであり、その他の構成は第１実施形態と同じである。以下、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。なお、図８において、第１実施形態と同様の構成要素には同じ参照符号を付している。
図８は、第２実施形態に係るターンオン動作およびターンオフ動作の例示的なタイミングチャートを示す図である。なお、図８では、特徴をより良く表して理解を容易にするために、各波形の形状および遷移タイミングが実際の形状および遷移タイミングよりも誇張して示されている場合がある。
まず、ターンオフ動作について説明する。
図８において、ターンオフ動作は、時刻ｔＦ０で開始される。時刻ｔＦ０において、第２制御電圧Ｖｃｏｎｔが第３電圧レベルＶ３から第４電圧レベルＶ４への立ち下がり遷移を開始する。この時刻ｔＦ０は、第１制御電圧Ｖｇが第１電圧レベルＶ１から第２電圧レベルＶ２への立ち下がり遷移を開始する時刻ｔＦ１よりも早い。第２制御電圧Ｖｃｏｎｔの立ち下がりの傾きは、第１制御電圧Ｖｇの立ち下がりの傾きと同じであってよい。この場合、第１制御電圧Ｖｇの立ち下がり遷移期間（時刻ｔＦ１～ｔＦ５）と第２制御電圧Ｖｃｏｎｔの立ち下がり遷移期間（時刻ｔＦ０～ｔＦ２）とが同じになる。したがって、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移終了タイミングが、第１制御電圧Ｖｇの立ち下がり遷移終了タイミングよりも早くなる。
次に、ターンオン動作について説明する。
図８において、ターンオン動作は、時刻ｔＲ０で開始される。時刻ｔＲ０において、第２制御電圧Ｖｃｏｎｔが第４電圧レベルＶ４から第３電圧レベルＶ３への立ち上がり遷移を開始する。この時刻ｔＲ０は、第１制御電圧Ｖｇが第２電圧レベルＶ２から第１電圧レベルＶ１への立ち上がり遷移を開始する時刻ｔＲ１よりも早い。第２制御電圧Ｖｃｏｎｔの立ち上がりの傾きは、第１制御電圧Ｖｇの立ち上がりの傾きと同じであってよい。この場合、第１制御電圧Ｖｇの立ち上がり遷移期間（時刻ｔＲ１～ｔＲ５）と第２制御電圧Ｖｃｏｎｔの立ち上がり遷移期間（時刻ｔＲ０～ｔＲ２）とが同じになる。したがって、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移終了タイミングが、第１制御電圧Ｖｇの立ち上がり遷移終了タイミングよりも早くなる。
なお、図８では、説明を目的として、ターンオフ動作における時刻ｔＦ０と時刻ｔＦ１との時間幅を広く示しているが、この時間幅は極力小さいことが好ましい。同様に、ターンオン動作における時刻ｔＲ０と時刻ｔＲ１との時間幅も極力小さいことが好ましい。これらの時間幅を極力小さくすることで、ＨＥＭＴのオン状態およびオフ状態を良好に維持することができる。
第２実施形態では、例えば、遅延回路（図示略）を使用して第２制御電圧Ｖｃｏｎｔのパルスを遅延させることで、第１制御電圧Ｖｇを生成してもよい。なお、第１実施形態における制御回路１００内の抵抗Ｒｇ１，Ｒｃ１（図２参照）は省略してもよいし、あるいは第１制御電圧Ｖｇの傾きと第２制御電圧Ｖｃｏｎｔの傾きとを一致させるために用いてもよい。
第２実施形態は、第１実施形態で得られる利点（１－１）、（１－４）、および（１－７）～（１－１０）と同様な利点に加えて以下の利点を有する。
（２－１）ターンオフ動作時、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移開始タイミングは、第１制御電圧Ｖｇの立ち下がり遷移開始タイミングよりも早い。第２制御電圧Ｖｃｏｎｔの立ち下がり遷移期間は、第１制御電圧Ｖｇの立ち下がり遷移期間と同じである。このため、第２制御電圧Ｖｃｏｎｔの立ち下がり遷移終了タイミングが第１制御電圧Ｖｇの立ち下がり遷移終了タイミングよりも早い。その結果、ドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域の２ＤＥＧ２０を空乏化して帰還容量Ｃｒｓｓを低減することができる。
（２－２）ターンオン動作時、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移開始タイミングは、第１制御電圧Ｖｇの立ち上がり遷移開始タイミングよりも早い。第２制御電圧Ｖｃｏｎｔの立ち上がり遷移期間は、第１制御電圧Ｖｇの立ち上がり遷移期間と同じである。このため、第２制御電圧Ｖｃｏｎｔの立ち上がり遷移終了タイミングが第１制御電圧Ｖｇの立ち上がり遷移終了タイミングよりも早い。その結果、ドレイン－ソース間電圧Ｖｄｓが上昇し始める前に、制御電極３２の直下の領域の２ＤＥＧ２０の空乏化制御を解除して帰還容量Ｃｒｓｓを低減することができる。
［第３実施形態］
以下、図９を参照して第３実施形態について説明する。なお、第３実施形態は、図２を参照して説明した窒化物半導体装置１０のゲート層２２の構造を変更したものであり、その他の構成は第１実施形態と同じである。以下、第１実施形態と同様な構成要素については説明を省略し、第１実施形態と異なる構成要素について説明する。なお、図９において、第１実施形態と同様の構成要素には同じ参照符号を付している。
図９は、第３実施形態に係る例示的な窒化物半導体装置１０Ａの断面構造を各種の印加電圧とともに示す図である。
第３実施形態では、ゲート層２２はステップ（段差）構造を有している。ゲート層２２は、ゲート電極２４が位置するリッジ部２２Ａと、リッジ部２２Ａからパッシベーション層２６の第１開口部２６Ａに向けて延在するソース側延在部２２Ｂと、リッジ部２２Ａからパッシベーション層２６の第２開口部２６Ｂに向けて延在するドレイン側延在部２２Ｃとを含む。このように、ゲート層２２は、リッジ部２２Ａと２つの延在部２２Ｂ，２２Ｃとによって形成されるステップ構造を有している。なお、リッジ部２２Ａはゲート層本体部に対応する。
リッジ部２２Ａは、ゲート層２２の相対的に厚い部分に相当する。リッジ部２２Ａは、図１のＸＺ平面に沿った断面において矩形状またはほぼ矩形状（台形状）を有し得る。リッジ部２２Ａは、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有し得る。なお、リッジ部２２Ａの厚さとは、リッジ部２２Ａの上面から下面（電子供給層１８に接するゲート層２２の下面）までの距離をいう。
ソース側延在部２２Ｂは、リッジ部２２Ａの第１側面（図９において左側の側面）から第１開口部２６Ａに向かって延在している。ソース側延在部２２Ｂの先端は、第１開口部２６Ａから離間している。ドレイン側延在部２２Ｃは、リッジ部２２Ａの第２側面（図９において右側の側面）から第２開口部２６Ｂに向かって延在している。ドレイン側延在部２２Ｃの先端は、第２開口部２６Ｂから離間している。
図９の例では、ドレイン側延在部２２Ｃは、平面視においてソース側延在部２２Ｂよりもリッジ部２２Ａから外側に長く延びている。ただし、ソース側延在部２２Ｂとドレイン側延在部２２Ｃは同じ長さであってもよい。ソース側延在部２２Ｂは、その延在方向（Ｘ軸方向）において、例えば０．２μｍ以上０．３μｍ以下の寸法（リッジ部２２Ａの第１側面からソース側延在部２２Ｂの先端までの長さ）を有し得る。一方、ドレイン側延在部２２Ｃは、その延在方向（Ｘ軸方向）において、例えば０．２μｍ以上１．５μｍ以下の寸法（リッジ部２２Ａの第２側面からドレイン側延在部２２Ｃの先端までの長さ）を有し得る。
また、図９の例では、ソース側延在部２２Ｂおよびドレイン側延在部２２Ｃは各々、リッジ部２２Ａに隣接する傾斜部と、その傾斜部に連続する平坦部とを含む。ただし、ソース側延在部２２Ｂおよびドレイン側延在部２２Ｃのうちの少なくとも一方は、平坦部のみまたは傾斜部のみを含んでいてもよい。平坦部はほぼ一定の厚さを有している。ここで、「ほぼ一定」の厚さとは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。ソース側延在部２２Ｂおよびドレイン側延在部２２Ｃは、例えばリッジ部２２Ａの厚さの半分以下の厚さを有し得る。また、ソース側延在部２２Ｂの平坦部およびドレイン側延在部２２Ｃの平坦部は、例えば５ｎｍ以上２５ｎｍ以下の厚さを有し得る。
制御電極３２は、ドレイン側延在部２２Ｃの延在方向（Ｘ軸方向）においてドレイン側延在部２２Ｃよりも大きな寸法（長さ）を有し得る。ただし、制御電極３２とドレイン側延在部２２Ｃは、Ｘ軸方向に同じ寸法（同じ長さ）であってもよい。例えば、制御電極３２の長さは、Ｘ軸方向において例えば０．５μｍ以上２μｍ以下の長さを有し得る。
制御電極３２は、平面視でドレイン側延在部２２Ｃの一部と重複する位置にてパッシベーション層２６上に配置されている。図１の例では、制御電極３２は、平面視でドレイン側延在部２２Ｃの先端部分とわずかに重複している。なお、制御電極３２は平面視でドレイン側延在部２２Ｃの全部とは重複しておらず、かつ平面視でリッジ部２２Ａおよびソース側延在部２２Ｂとは重複していない。
第３実施形態は、第１実施形態で得られる利点（１－１）～（１－１０）と同様な利点に加えて以下の利点を有する。
（３－１）ゲート層２２は、リッジ部２２Ａとソース側延在部２２Ｂとドレイン側延在部２２Ｃとを含む。ソース側延在部２２Ｂおよびドレイン側延在部２２Ｃは、ゲート電極２４に正バイアス（第１電圧レベルＶ１の第１制御電圧Ｖ１）が印加されたときにゲート電極２４の端部に掛かる電界強度を低減して、ゲートリーク電流の発生を抑制することができる。これによりゲート耐圧を向上させることができる。その結果、高速動作時におけるゲートノイズ耐性も向上させることができる。
（３－２）制御電極３２は、平面視でドレイン側延在部２２Ｃの先端部分と重複している（ただし、ドレイン側延在部２２Ｃの全部とは重複していない）。この構成では、ドレイン側延在部２２Ｃの先端部の直上に制御電極３２が存在するため、ドレイン側延在部２２Ｃの先端部に集中する電界を制御電極３２によって緩和することができる。
（３－３）制御電極３２は、ドレイン側延在部２２Ｃの延在方向（Ｘ軸方向）においてドレイン側延在部２２Ｃよりも大きな寸法（長さ）を有し得る。この構成では、ソース側延在部２２Ｂとドレイン側延在部２２Ｃとを有するゲート層２２を採用したＨＥＭＴ構造において、制御電極３２のＸ軸方向の長さに下限が設けられるため、制御電極３２の直下の領域に存在する２ＤＥＧ２０を空乏化する効果を良好に維持することができる。また、ゲート耐圧も向上させることができる。
［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・窒化物半導体は、ＧａＮに限定されない。窒化物半導体装置１０，１０Ａは、ＧａＮ以外の他の窒化物半導体を用いて構成することもできる。窒化物半導体の代表例としては、ＧａＮの他に、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）が挙げられる。これらは、一般には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
・第２制御電圧Ｖｃｏｎｔの第４電圧レベルＶ４は、制御電極３２の直下の領域に存在する２ＤＥＧ２０の空乏化を促進できる値であれば、任意の負電圧レベルとすることができる。例えば、第４電圧レベルＶ４をより大きな負電圧レベルに設定することで、空乏化を促進できる効果が高まる。この場合、例えば、第２制御電圧Ｖｃｏｎｔの第３電圧レベルＶ３と第４電圧レベルＶ４との電位差が、第１制御電圧Ｖｇの第１電圧レベルＶ１と第２電圧レベルＶ２との電位差と一致またはほぼ一致するように、第２制御電圧Ｖｃｏｎｔの第３電圧レベルＶ３と第４電圧レベルＶ４が設定されるのがよい。この場合、第２制御電圧Ｖｃｏｎｔの遷移期間が、ソース－ゲート間電圧Ｖｇｓの遷移期間に対して長くなりすぎることが抑制されるため、制御電極３２の直下の領域における２ＤＥＧ２０を空乏化させるタイミングを制御し易くなる。
・窒化物半導体装置１０，１０Ａは、ノーマリーオフ型のＨＥＭＴ構造に限定されず、ノーマリーオン型のＨＥＭＴ構造であってもよい。その場合には、ゲート層２２を省略して電子供給層１８上にゲート電極２４を設ければよい。なお、ノーマリーオン型の場合には、例えば、第１制御電圧Ｖｇは、接地電圧レベルに相当する第１電圧レベルＶ１と、負電圧レベル（例えば－５Ｖ）に相当する第２電圧レベルＶ２との間で変化する電圧であってよい。第２制御電圧Ｖｃｏｎｔは、負電圧レベル（例えば－５Ｖ）に相当する第３電圧レベルＶ３と、第３電圧レベルＶ３よりもさらに低い負電圧レベル（例えば－１０Ｖ）に相当する第４電圧レベルＶ４との間で変化する電圧であってよい。
・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に設けられるという表現は、電子供給層１８が電子走行層１６上に直接設けられる上記各実施形態の構造だけでなく、２ＤＥＧ２０を安定して形成するべく電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。また、例えば、ゲート電極２４が電子供給層１８上に設けられるという表現は、ゲート電極２４と電子供給層１８との間にゲート層２２が位置する上記各実施形態のノーマリーオフ型ゲート構造だけでなく、ゲート電極２４が電子供給層１８上に直接設けられるノーマリーオン型ゲート構造も含む。
・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
（付記１）
トランジスタを構成する窒化物半導体装置（１０；１０Ａ）と、
前記窒化物半導体装置（１０；１０Ａ）を制御する制御回路（１００）と、を備え、
前記窒化物半導体装置（１０；１０Ａ）は、
窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）の上に設けられ、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１８）の上に設けられたソース電極（２８）、ゲート電極（２４）、およびドレイン電極（３０）と、
前記電子供給層（１８）および前記ゲート電極（２４）を覆うパッシベーション層（２６）と、
前記ゲート電極（２４）と前記ドレイン電極（３０）との間において、前記パッシベーション層（２６）の上に設けられた制御電極（３２）と、を含み、
前記制御回路（１００）は、
第１電圧レベル（Ｖ１）と前記第１電圧レベル（Ｖ１）よりも低い第２電圧レベル（Ｖ２）との間で変化する第１制御電圧（Ｖｇ）であって、前記ゲート電極（２４）と前記ソース電極（２８）との間に印加される電圧（Ｖｇｓ）を制御する第１制御電圧（Ｖｇ）と、
第３電圧レベル（Ｖ３）と前記第３電圧レベル（Ｖ３）よりも低い第４電圧レベル（Ｖ４）との間で変化し、前記制御電極（３２）と前記ソース電極（２８）との間に印加される第２制御電圧（Ｖｃｏｎｔ）と
を生成するように構成されており、
前記制御回路（１００）は、前記トランジスタのターンオフ動作時に前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移終了タイミング（ｔＦ５）よりも前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移終了タイミング（ｔＦ２）が早くなるように前記第１制御電圧（Ｖｇ）および前記第２制御電圧（Ｖｃｏｎｔ）を生成する、窒化物半導体モジュール（１）。
（付記２）
前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＦ１）と前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＦ１）とが同じであり、
前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＦ１～ｔＦ２）が前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＦ１～ｔＦ５）よりも短い、付記１に記載の窒化物半導体モジュール（１）。
（付記３）
前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＦ１）と前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＦ１）とが同じであり、
前記制御回路（１００）は、前記ゲート電極（２４）に接続された第１抵抗（Ｒｇ１）と、前記制御電極（３２）に接続された第２抵抗（Ｒｃ１）とを含み、前記第１抵抗（Ｒｇ１）を介して前記第１制御電圧（Ｖｇ）を生成するとともに、前記第２抵抗（Ｒｃ１）を介して前記第２制御電圧（Ｖｃｏｎｔ）を生成し、
前記第２抵抗（Ｒｃ１）は、前記第１抵抗（Ｒｇ１）よりも小さな抵抗値を有する、付記１に記載の窒化物半導体モジュール（１）。
（付記４）
前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＦ１）よりも前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＦ０）が早く、
前記第１電圧レベル（Ｖ１）から前記第２電圧レベル（Ｖ２）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＦ１～ｔＦ５）と前記第３電圧レベル（Ｖ３）から前記第４電圧レベル（Ｖ４）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＦ０～ｔＦ２）とが同じである、付記１に記載の窒化物半導体モジュール（１）。
（付記５）
前記制御回路（１００）は、前記トランジスタのターンオン動作時に前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移終了タイミング（ｔＲ５）よりも前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移終了タイミング（ｔＲ２）が早くなるように前記第１制御電圧（Ｖｇ）および前記第２制御電圧（Ｖｃｏｎｔ）を生成する、付記１～４のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記６）
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＲ１）と前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＲ１）とが同じであり、
前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＲ１～ｔＲ２）が前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＲ１～ｔＲ５）よりも短い、付記５に記載の窒化物半導体モジュール（１）。
（付記７）
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＲ１）よりも前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＲ０）が早く、
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＲ１～ｔＲ５）と前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＲ０～ｔＲ２）とが同じである、付記５に記載の窒化物半導体モジュール（１）。
（付記８）
前記第１制御電圧（Ｖｇ）の前記第２電圧レベル（Ｖ２）および前記第２制御電圧（Ｖｃｏｎｔ）の前記第３電圧レベル（Ｖ３）が接地電圧レベルであり、
前記第１制御電圧（Ｖｇ）の前記第１電圧レベル（Ｖ１）が正電圧レベルであり、
前記第２制御電圧（Ｖｃｏｎｔ）の前記第４電圧レベル（Ｖ４）が負電圧レベルである、付記１～７のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記９）
前記窒化物半導体装置（１０；１０Ａ）はさらに、
前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）を含み、
前記ゲート電極（２４）は前記ゲート層（２２）の上に設けられている、付記１～８のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記１０）
前記パッシベーション層（２６）は、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を含み、
前記ソース電極（２８）は、前記第１開口部（２６Ａ）を介して前記電子供給層（１８）に接しており、
前記ドレイン電極（３０）は、前記第２開口部（２６Ｂ）を介して前記電子供給層（１８）に接しており、
前記ゲート層（２２）は、
前記ゲート電極（２４）が位置するゲート層本体部（２２Ａ）と、
前記ゲート層本体部（２２Ａ）から前記第１開口部（２６Ａ）に向けて延在するソース側延在部（２２Ｂ）と、
前記ゲート層本体部（２２Ａ）から前記第２開口部（２６Ｂ）に向けて延在するドレイン側延在部（２２Ｃ）と、
を含む、付記９に記載の窒化物半導体モジュール（１）。
（付記１１）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌｘＧａ１－ｘＮ層（０＜ｘ＜０．３）である、付記１～１０のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記１２）
トランジスタを構成する窒化物半導体装置（１０；１０Ａ）と、
前記窒化物半導体装置（１０；１０Ａ）を制御する制御回路（１００）と、を備え、
前記窒化物半導体装置（１０；１０Ａ）は、
窒化物半導体によって構成された電子走行層（１６）と、
前記電子走行層（１６）の上に設けられ、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
前記電子供給層（１８）の上に設けられたソース電極（２８）、ゲート電極（２４）、およびドレイン電極（３０）と、
前記電子供給層（１８）および前記ゲート電極（２４）を覆うパッシベーション層（２６）と、
前記ゲート電極（２４）と前記ドレイン電極（３０）との間において、前記パッシベーション層（２６）の上に設けられた制御電極（３２）と、を含み、
前記制御回路（１００）は、
第１電圧レベル（Ｖ１）と前記第１電圧レベル（Ｖ１）よりも低い第２電圧レベル（Ｖ２）との間で変化する第１制御電圧（Ｖｇ）であって、前記ゲート電極（２４）と前記ソース電極（２８）との間に印加される電圧（Ｖｇｓ）を制御する第１制御電圧（Ｖｇ）と、
第３電圧レベル（Ｖ３）と前記第３電圧レベル（Ｖ３）よりも低い第４電圧レベル（Ｖ４）との間で変化し、前記制御電極（３２）と前記ソース電極（２８）との間に印加される第２制御電圧（Ｖｃｏｎｔ）と
を生成するように構成されており、
前記制御回路（１００）は、前記トランジスタのターンオン動作時に前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移終了タイミング（ｔＲ５）よりも前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移終了タイミング（ｔＲ２）が早くなるように前記第１制御電圧（Ｖｇ）および前記第２制御電圧（Ｖｃｏｎｔ）を生成する、窒化物半導体モジュール（１）。
（付記１３）
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＲ１）と前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＲ１）とが同じであり、
前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＲ１～ｔＲ２）が前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＲ１～ｔＲ５）よりも短い、付記１２に記載の窒化物半導体モジュール（１）。
（付記１４）
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＲ１）と前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＲ１）とが同じであり、
前記制御回路（１００）は、前記ゲート電極（２４）に接続された第１抵抗（Ｒｇ１）と、前記制御電極（３２）に接続された第２抵抗（Ｒｃ１）とを含み、前記第１抵抗（Ｒｇ１）を介して前記第１制御電圧（Ｖｇ）を生成するとともに、前記第２抵抗（Ｒｃ１）を介して前記第２制御電圧（Ｖｃｏｎｔ）を生成し、
前記第２抵抗（Ｒｃ１）は、前記第１抵抗（Ｒｇ１）よりも小さな抵抗値を有する、付記１２に記載の窒化物半導体モジュール（１）。
（付記１５）
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移開始タイミング（ｔＲ１）よりも前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移開始タイミング（ｔＲ０）が早く、
前記第２電圧レベル（Ｖ２）から前記第１電圧レベル（Ｖ１）への前記第１制御電圧（Ｖｇ）の遷移期間（ｔＲ１～ｔＲ５）と前記第４電圧レベル（Ｖ４）から前記第３電圧レベル（Ｖ３）への前記第２制御電圧（Ｖｃｏｎｔ）の遷移期間（ｔＲ０～ｔＲ２）とが同じである、付記１２に記載の窒化物半導体モジュール（１）。
（付記１６）
前記第１制御電圧（Ｖｇ）の前記第２電圧レベル（Ｖ２）および前記第２制御電圧（Ｖｃｏｎｔ）の前記第３電圧レベル（Ｖ３）が接地電圧レベルであり、
前記第１制御電圧（Ｖｇ）の前記第１電圧レベル（Ｖ１）が正電圧レベルであり、
前記第２制御電圧（Ｖｃｏｎｔ）の前記第４電圧レベル（Ｖ４）が負電圧レベルである、付記１２～１４のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記１７）
前記窒化物半導体装置（１０；１０Ａ）はさらに、
前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）を含み、
前記ゲート電極（２４）は前記ゲート層（２２）の上に設けられている、付記１２～１６のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
（付記１８）
前記パッシベーション層（２６）は、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を含み、
前記ソース電極（２８）は、前記第１開口部（２６Ａ）を介して前記電子供給層（１８）に接しており、
前記ドレイン電極（３０）は、前記第２開口部（２６Ｂ）を介して前記電子供給層（１８）に接しており、
前記ゲート層（２２）は、
前記ゲート電極（２４）が位置するゲート層本体部（２２Ａ）と、
前記ゲート層本体部（２２Ａ）から前記第１開口部（２６Ａ）に向けて延在するソース側延在部（２２Ｂ）と、
前記ゲート層本体部（２２Ａ）から前記第２開口部（２６Ｂ）に向けて延在するドレイン側延在部（２２Ｃ）と、
を含む、付記１７に記載の窒化物半導体モジュール（１）。
（付記１９）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌｘＧａ１－ｘＮ層（０＜ｘ＜０．３）である、付記１２～１８のうちのいずれか一つに記載の窒化物半導体モジュール（１）。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
１…窒化物半導体モジュール
１０，１０Ａ…窒化物半導体装置
１６…電子走行層
１８…電子供給層
２０…二次元電子ガス（２ＤＥＧ）
２２…ゲート層
２２Ａ…リッジ部（ゲート層本体部）
２２Ｂ…ソース側延在部
２２Ｃ…ドレイン側延在部
２４…ゲート電極
２６…パッシベーション層
２６Ａ…第１開口部
２６Ｂ…第２開口部
２８…ソース電極
３０…ドレイン電極
３２…制御電極
１００…制御回路
Ｖｇ…第１制御電圧
Ｖｃｏｎｔ…第２制御電圧
Ｖ１…第１電圧レベル
Ｖ２…第２電圧レベル
Ｖ３…第３電圧レベル
Ｖ４…第４電圧レベル
Ｒｇ１…第１抵抗
Ｒｃ１…第２抵抗

Claims (12)

  1. トランジスタを構成する窒化物半導体装置と、
    前記窒化物半導体装置を制御する制御回路と、を備え、
    前記窒化物半導体装置は、
    窒化物半導体によって構成された電子走行層と、
    前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    前記電子供給層の上に設けられたソース電極、ゲート電極、およびドレイン電極と、
    前記電子供給層および前記ゲート電極を覆うパッシベーション層と、
    前記ゲート電極と前記ドレイン電極との間において、前記パッシベーション層の上に設けられた制御電極と、を含み、
    前記制御回路は、
    第１電圧レベルと前記第１電圧レベルよりも低い第２電圧レベルとの間で変化する第１制御電圧であって、前記ゲート電極と前記ソース電極との間に印加される電圧を制御する第１制御電圧と、
    第３電圧レベルと前記第３電圧レベルよりも低い第４電圧レベルとの間で変化し、前記制御電極と前記ソース電極との間に印加される第２制御電圧と
    を生成するように構成されており、
    前記制御回路は、前記トランジスタのターンオフ動作時に前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移終了タイミングよりも前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移終了タイミングが早くなるように前記第１制御電圧および前記第２制御電圧を生成する、窒化物半導体モジュール。
  2. 前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移開始タイミングと前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移開始タイミングとが同じであり、
    前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移期間が前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移期間よりも短い、請求項１に記載の窒化物半導体モジュール。
  3. 前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移開始タイミングと前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移開始タイミングとが同じであり、
    前記制御回路は、前記ゲート電極に接続された第１抵抗と、前記制御電極に接続された第２抵抗とを含み、前記第１抵抗を介して前記第１制御電圧は生成するとともに、前記第２抵抗を介して前記第２制御電圧を生成し、
    前記第２抵抗は、前記第１抵抗よりも小さな抵抗値を有する、請求項１に記載の窒化物半導体モジュール。
  4. 前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移開始タイミングよりも前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移開始タイミングが早く、
    前記第１電圧レベルから前記第２電圧レベルへの前記第１制御電圧の遷移期間と前記第３電圧レベルから前記第４電圧レベルへの前記第２制御電圧の遷移期間とが同じである、請求項１に記載の窒化物半導体モジュール。
  5. 前記制御回路は、前記トランジスタのターンオン動作時に前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移終了タイミングよりも前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移終了タイミングが早くなるように前記第１制御電圧および前記第２制御電圧を生成する、請求項１～４のうちのいずれか一項に記載の窒化物半導体モジュール。
  6. 前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移開始タイミングと前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移開始タイミングとが同じであり、
    前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移期間が前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移期間よりも短い、請求項５に記載の窒化物半導体モジュール。
  7. 前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移開始タイミングよりも前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移開始タイミングが早く、
    前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移期間と前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移期間とが同じである、請求項５に記載の窒化物半導体モジュール。
  8. 前記第１制御電圧の前記第２電圧レベルおよび前記第２制御電圧の前記第３電圧レベルが接地電圧レベルであり、
    前記第１制御電圧の前記第１電圧レベルが正電圧レベルであり、
    前記第２制御電圧の前記第４電圧レベルが負電圧レベルである、請求項１～４のうちのいずれか一項に記載の窒化物半導体モジュール。
  9. 前記窒化物半導体装置はさらに、
    前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層を含み、
    前記ゲート電極は前記ゲート層の上に設けられている、請求項１～４のうちのいずれか一項に記載の窒化物半導体モジュール。
  10. 前記パッシベーション層は、第１開口部および第２開口部を含み、
    前記ソース電極は、前記第１開口部を介して前記電子供給層に接しており、
    前記ドレイン電極は、前記第２開口部を介して前記電子供給層に接しており、
    前記ゲート層は、
    前記ゲート電極が位置するゲート層本体部と、
    前記ゲート層本体部から前記第１開口部に向けて延在するソース側延在部と、
    前記ゲート層本体部から前記第２開口部に向けて延在するドレイン側延在部と、
    を含む、請求項９に記載の窒化物半導体モジュール。
  11. 前記電子走行層はＧａＮ層であり、
    前記電子供給層はＡｌｘＧａ１－ｘＮ層（０＜ｘ＜０．３）である、請求項１～４のうちのいずれか一項に記載の窒化物半導体モジュール。
  12. トランジスタを構成する窒化物半導体装置と、
    前記窒化物半導体装置を制御する制御回路と、を備え、
    前記窒化物半導体装置は、
    窒化物半導体によって構成された電子走行層と、
    前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    前記電子供給層の上に設けられたソース電極、ゲート電極、およびドレイン電極と、
    前記電子供給層および前記ゲート電極を覆うパッシベーション層と、
    前記ゲート電極と前記ドレイン電極との間において、前記パッシベーション層の上に設けられた制御電極と、を含み、
    前記制御回路は、
    第１電圧レベルと前記第１電圧レベルよりも低い第２電圧レベルとの間で変化する第１制御電圧であって、前記ゲート電極と前記ソース電極との間に印加される電圧を制御する第１制御電圧と、
    第３電圧レベルと前記第３電圧レベルよりも低い第４電圧レベルとの間で変化し、前記制御電極と前記ソース電極との間に印加される第２制御電圧と
    を生成するように構成されており、
    前記制御回路は、前記トランジスタのターンオン動作時に前記第２電圧レベルから前記第１電圧レベルへの前記第１制御電圧の遷移終了タイミングよりも前記第４電圧レベルから前記第３電圧レベルへの前記第２制御電圧の遷移終了タイミングが早くなるように前記第１制御電圧および前記第２制御電圧を生成する、窒化物半導体モジュール。
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