CN102197468B - 化合物半导体器件及其制造方法 - Google Patents

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Abstract

提供化合物半导体器件及其制造方法。化合物半导体器件中设置有n型GaN层(3)、形成在n型GaN层(3)的上方的GaN层(7)、形成在GaN层(7)的上方的n型AlGaN层(9)、形成在n型AlGaN层(9)的上方的栅电极(15)和源电极(13)、形成在n型GaN层(3)的下方的漏电极(14)、形成在GaN层(7)和漏电极(14)之间的p型GaN层(4)。

Description

化合物半导体器件及其制造方法
技术领域
本发明涉及化合物半导体器件及其制造方法。 
背景技术
目前，正在研究高电子迁移率晶体管(HEMT：high electron mobility transistor)，该高电子迁移率晶体管在衬底的上方通过晶体生长来形成AlGaN层和GaN层，并使GaN层发挥电子迁移层的功能。GaN的能带间隙(band gap)为3.4eV，比GaAs的能带间隙(1.4eV)大。因此，GaN类的HEMT(High electron mobility transistor：高空穴迁移率晶体管)的耐压高，有望作为用于汽车等的高耐压电力器件。 
另外，GaN类HEMT的结构包括横型结构和纵型结构，该横型结构是指源极和漏极平行配置在衬底的表面上的结构，该纵型结构是指源极和漏极垂直配置在衬底的表面的结构。 
由于纵型结构的电流路径是三维的，因此与横型结构相比，能够增加每个芯片的电流量。另外，由于漏电极和源电极位于衬底的上下，因此即使增大它们的面积也易于缩小芯片的面积。因此，即使为了产生较大的电流而增加漏电极和源电极的面积，芯片的面积也不容易增加。并且，由于每个芯片的金属的比例变大，因此将提高散热特性。 
在GaN类HEMT中，即使在未对栅极施加电压时，也存在由GaN层和AlGaN层之间的晶格常数的差引起的二维电子云，因此沟道中流有电流。即，进行常导通(normally on)动作。另一方面，在电源接通时和栅电极被破坏时等不经意地对栅电极施加0V时，也认为源极和漏极之间流有电流。因此，根据故障自动保险的观点也希望GaN类HEMT的常截止(normally off)动作。 
专利文献1：日本特开2006-140368号公报； 
非专利文献1：Japanese Journal of Applied Physics vol.46，No.21，2007，pp.L503-L505。 
发明内容
本发明的目的在于，提供能够在源极与漏极之间恰当地控制电荷的化合物半导体器件及其制造方法。 
化合物半导体器件的一个方式设置有：第一导电型的第一化合物半导体层；电子迁移层，其形成在所述第一化合物半导体层的上方；电子供给层，其形成在所述电子迁移层的上方；栅电极和源电极，它们形成在所述电子供给层的上方；漏电极，其形成在所述第一化合物半导体层的下方。并且设置有第二导电型的第二化合物半导体层，其形成在所述电子迁移层和所述漏电极之间，而且所述第二导电型与所述第一导电型不同；控制单元，其用于控制所述第二化合物半导体层的电位。 
在化合物半导体器件的制造方法的一个方式中，在第一导电型的第一化合物半导体层上方形成与所述第一导电型不同的第二导电型的第二化合物半导体层，之后，在所述第二化合物半导体层的上方形成电子迁移层。接下来，在所述电子迁移层上形成电子供给层，之后，在所述电子供给层的上方形成栅电极和源电极。另外，在所述第一化合物半导体层的下方形成漏电极，并形成用于控制所述第二化合物半导体层的电位的控制单元。 
附图说明
图1是表示第一实施方式的GaN类HEMT的结构的剖视图。 
图2是表示集成了多个GaN类HEMT的结构的布局(layout)的例子的图。 
图3是表示集成了多个GaN类HEMT的结构的布局的另一个例子的图。 
图4A是表示GaN类HEMT截止(Off)时的栅电极15下方的载流子密度的分布的图表。 
图4B是表示GaN类HEMT导通(On)时的栅电极15下方的载流子密度的分布的图表。 
图5A是示出了第一实施方式的GaN类HEMT的制造方法的剖视图。 
图5B是接着图5A示出了GaN类HEMT的制造方法的剖视图。 
图5C是接着图5B示出了GaN类HEMT的制造方法的剖视图。 
图5D是接着图5C示出了GaN类HEMT的制造方法的剖视图。 
图5E是接着图5D示出了GaN类HEMT的制造方法的剖视图。 
图5F是接着图5E示出了GaN类HEMT的制造方法的剖视图。 
图5G是接着图5F示出了GaN类HEMT的制造方法的剖视图。 
图5H是接着图5G示出了GaN类HEMT的制造方法的剖视图。 
图5I是接着图5H示出了GaN类HEMT的制造方法的剖视图。 
图5J是接着图5I示出了GaN类HEMT的制造方法的剖视图。 
图5K是接着图5J示出了GaN类HEMT的制造方法的剖视图。 
图5L是接着图5K示出了GaN类HEMT的制造方法的剖视图。 
图5M是接着图5L示出了GaN类HEMT的制造方法的剖视图。 
图6是表示HVPE装置的结构的图。 
图7是表示MOCVD装置的结构的图。 
图8是表示第二实施方式的GaN类HEMT的结构的剖视图。 
图9是表示第三实施方式的GaN类HEMT的结构的剖视图。 
图10是表示第四实施方式的GaN类HEMT的结构的剖视图。 
图11是表示第五实施方式的GaN类HEMT的结构的剖视图。 
图12A是表示仿照第一实施方式的GaN类HEMT的截止动作时的I-V特性的图表。 
图12B是表示仿照第一实施方式的GaN类HEMT的导通动作时的I-V特性的图表。 
图13A是表示仿照第三实施方式的GaN类HEMT的截止动作时的I-V特性的图表。 
图13B是表示仿照第三实施方式的GaN类HEMT的导通动作时的I-V特性的图表。 
具体实施方式
以下，参照添加的附图具体地说明实施方式。 
(第一实施方式) 
首先，说明第一实施方式。图1是表示第一实施方式的GaN类HEMT的结构的剖视图。 
在第一实施方式中，在衬底1上形成有AlN层2和n型GaN层3(第一化合物半导体层)。衬底1例如为n型的单晶硅衬底。AlN层2的厚度为1μm至10μm左右。n型GaN层3中掺杂有1×1017cm-3至1×1020cm-3左右的Si，其厚度为1μm至10μm左右。 
在n型GaN层3上形成有p型GaN层4作为电流控制层(第二化合物半导体层)。p型GaN层4中掺杂有1×1017cm-3左右至1×1020cm-3左右的Mg，其厚度优选为例如1nm至1μm左右。若比1nm薄，则不能获得足够的耐压，若比1μm厚，则因导通电阻增加而导致导通时的电流密度降低。 
p型GaN层4上形成有氧化硅膜5作为电流狭窄层(current confinement layer)(电流阻塞层：current block layer)，该氧化硅膜5具有开口部5a。作为电流通过区域的开口部5a的平面形状例如为纵横的长度分别为0.5μm和500μm的长方形。另外，氧化硅膜5的厚度为10nm至1000nm左右。 
并且，在开口部5a内形成有n型GaN层6。n型GaN层6与n型GaN层3同样地掺杂有1×1017cm-3至1×1019cm-3左右的Si。 
进而，在氧化硅膜5和n型GaN层6上形成有非掺杂GaN层7、非掺杂AlGaN层8、n型AlGaN层9和n型GaN层10，并且在它们之上形成有元件分离沟11。GaN层7的厚度为0.05μm至5μm左右，GaN层7发挥电子迁移层的功能。AlGaN层8的厚度为1nm至20nm左右。n型AlGaN层9中掺杂有1×1017cm-3至1×1019cm-3左右的Si，其厚度为5nm至50nm左右。n型AlGaN层9发挥用于对GaN层7(电子迁移层)供给电子的电子供给层的功能，AlGaN层8发挥使GaN层7(电子迁移层)和n型AlGaN层9(电子供给层)彼此分开的分隔层的功能。AlGaN层8的能带间隙宽，因此在GaN层7的与AlGaN层8的界面附近形成有较深的势阱(potential well)，并在这里产生二维电子云2DEG。n型GaN层10中掺杂有1×1017cm-3至1×1019cm-3左右的Si，其厚度为1nm至20nm左右。 
另外，在n型GaN层10上形成有氮化硅膜12。俯视观察时，在氮化硅膜12的中央部形成有栅电极用的开口部，并且，形成有包围该开口部的源电极用的开口部。在n型GaN层10上形成有与氮化硅膜12的源电极用的开口部匹配的开口部10a。 
并且，氮化硅膜12的栅电极用的开口部内形成有栅电极15，在氮化硅膜12的源电极用的开口部和n型GaN层10的开口部10a内形成有源电极13。另外，在衬底1的背面形成有漏电极14。并且，在元件分离沟11内，在氧化硅膜5上形成有对p型GaN层4的电位进行控制的控制电极16。 
这样构成一个GaN类HEMT。另外，这种GaN类HEMT如图2所示那样，设置成隔着元件分离沟11配列在互相垂直的两个方向上。另外，这种GaN类HEMT也可以如图3所示那样，设置成隔着元件分离沟11配列在一个方向上。 
并且，在未对栅电极15施加电压从而使上述GaN类HEMT处于截止状态时，使栅电极15和控制电极16的电位与源电极13的电位相等。这种控制的结果，电子不能进入到p型GaN层4的内部，从而确保常截止动作。p型GaN层4的导电型为p型，传导带的能带(band)上升，电子的存在几率显著变小。另一方面，在使上述的GaN类HEMT处于导通状态时，为了使电流值增大而对栅电极15施加例如1V的电压，对控制电极16施加规定的电压，例如施加5V的电压。通过进行这种控制，能够使p型GaN层4中流有电流，并且能够用栅电极15控制电流量。下面详细地说明常截止动作。另外，对于在动作过程中导通电阻发生变化的电流崩塌现象，通过n型GaN层10和氮化硅膜12的作用来对其进行抑制。 
图4A是表示GaN类HEMT(p型GaN层4的厚度：100nm)截止时的栅电极15的下方的载流子密度的分布的图表。如图4A所示，截止时，在GaN层7中，随着深度增加而载流子密度减小，在n型GaN层6中载流子密度增大。并且，在p型GaN层4(电流控制层)中载流子密度变得非常小，在n型GaN层3中，载流子密度再次急剧增大。由于具有这种载流子密度的分布，即使对栅电极15施加电压，在源电极13和漏电极14之间也不会流动电流。 
图4B是表示GaN类HEMT(p型GaN层4的厚度：100nm)导通时的栅电极15的下方的载流子密度的分布的图表。如图4B所示，在导通时，由于施加给控制电极16的电压的影响，p型GaN层4的载流子密度比截止时显著增高。因此，若对栅电极15施加规定的电压，则将在源电极13与漏电极14之间流有电流。 
接下来，说明制造如上所述的GaN类HEMT的方法。图5A至图5M是按工序顺序示出了第一实施方式的GaN类HEMT制造方法的剖视图。 
首先，如图5A所示，利用卤化物气相外延法(HVPE：halide vapor phase epitaxy)法在衬底1上形成AlN层2。 
这里，说明HVPE装置。图6是表示HVPE装置的结构的图。在石英制反应管30的周围卷绕有感应加热用的高频线圈31，在反应管30的内部配置有用于载置衬底101的碳基座(carbon susceptor)32。在反应管30的上游端(图6中左侧的端部)连接有两根气体导入管34和35，在反应管30的下游端(图6中的右侧的端部)连接有一根气体排放管36。在比反应管30内的基座32更上游一侧配置有容器38，其内部收纳有要生长的化合物的III族元素的源极39。在例如使AlN层晶体生长时，源极39为Al。从气体导入管34导入氨气(NH3)作为N源极气体，并从气体导入管35导入氯化氢气体(HCI)。HCI气体与容器38中的III族源极39发生反应，生成III族元素氯化物(AlCl等)作为源极气体。源极气体(AlCl气体等)和NH3气被运送到衬底101上，在衬底101的表面上发生反应从而使AlN层等生长。多余的气体从气体排放管36排放到除害塔。另外，使GaN层进行晶体生长时的源极39为Ga，III族元素氯化物的源极气体为GaCl。 
形成AlN层2时的条件例如设定为如以下那样。 
压力：常压， 
HCl气的流量：100ccm(100cm3/min)， 
NH3气的流量：10lm(10L/min)， 
温度：1100℃。 
如图5B所示，在形成AlN层2之后，利用金属有机化合物化学气相淀积(MOCVD：metal organic chemical vapor deposition)法在AlN层2上形成n型GaN层3。 
这里，说明MOCVD装置。图7是表示MOCVD装置的结构的图。在石英制反应管40的周围配置有高频线圈41，在反应管40的内侧配置有用于载置衬底101的碳基座42。在反应管40的上游端(图7中的左侧的端部)连接有两根气体导入管44和45，用于供给化合物的源极气体。例如，从气体导入管44导入NH3气作为N源极气体，从气体导入管45导入三甲基铝(TMA：trimethylaluminium)、三甲基镓(TMG：trimethylgallium)、三甲基铟(TMI：trimethylindium)等有机III族化合物原料作为III族元素的源极气体。在衬底101上进行晶体生长后，剩余的气体从气体排放管46排放到除害塔。另外，在减压气体环境下进行MOCVD法的晶体生长时，气体排放管46连接至真空泵，真空泵的排放口与除害塔相连接。MOCVD装置不仅在形成n型GaN层3时使用，而且在形成p型GaN层4等时使用。 
形成n型GaN层3时的条件例如设定如下。 
三甲基镓(TMG)的流量：0至50sccm， 
三甲基铝(TMA)的流量：0至50sccm， 
三甲基铟(TMI)的流量：0至50sccm， 
氨气(NH3)的流量：20slm， 
n型杂质：硅烷(SiH4)， 
压力：100Torr， 
温度：1100℃。 
形成p型GaN层4等时的条件例如设定如下。 
三甲基镓(TMG)的流量：0至50sccm， 
三甲基铝(TMA)的流量：0至50sccm， 
三甲基铟(TMI)的流量：0至50sccm， 
氨气(NH3)的流量：20slm， 
p型杂质：二茂基镁(Cp2Mg：Bis(cyclopentadienyl)magnesium)， 
压力：100Torr， 
温度：1100℃。 
另外，在利用硅衬底作为衬底1时，即使形成AlN层2，也难以在其上生长GaN层。因此，在n型GaN层3形成的初期阶段，优选形成包括10原子％(at％)的Al的AlGaN层(未图示)。 
如图5C所示，在形成n型GaN层3之后，利用MOCVD法在n型GaN层3上形成p型GaN层4(电流控制层)。 
接下来，如图5D所示，在p型GaN层4上形成具有开口部5a的氧化硅膜5(电流狭窄层)。在形成这种氧化硅膜5时，例如可以在整个表面上形成氧化硅膜，在氧化硅膜上形成使要形成开口部5a的预定区域露出的抗 蚀剂图案，并以该抗蚀剂图案为掩模对氧化硅膜进行蚀刻。之后，除去抗蚀剂图案。 
接下来，如图5E所示，利用MOCVD在开口部5a内形成n型GaN层6。另外，n型GaN层6通过选择生长，在从开口部5a露出的p型GaN层4上在厚度方向上生长，在氧化硅膜5上在厚度方向上并不生长。 
接下来，如图5F所示，利用MOCVD法在氧化硅膜5和n型GaN层6上形成非掺杂的GaN层7(电子迁移层)。GaN层7在n型GaN层6上在厚度方向上生长，并且从在厚度方向上生长出的部分向横方向生长。 
之后，如图5G所示，利用MOCVD法在GaN层7上按顺序形成非掺杂的AlGaN层8、n型AlGaN层9和n型GaN型10。 
接下来，如图5H所示，利用凹槽蚀刻(recess etching)在n型GaN层10、n型AlGaN层9、AlGaN层8和GaN层7上形成元件分离沟11。 
接下来，如图5I所示，利用等离子CVD法在衬底1的表面一侧的整个表面上形成氮化硅膜12，在氮化硅膜12上形成栅电极用的开口部和源电极用的开口部。在形成这些开口部时，以抗蚀剂图案作为掩模，利用SF6气体进行选择蚀刻。 
之后，如图5J所示，对从n型GaN层10的源电极用的开口部露出的部分，进行利用氯气的时间控制的蚀刻，由此形成开口部10a。 
接下来，如图5K所示，例如利用举离法(lift-off)，在氮化硅膜12的源电极用的开口部和n型GaN层10的开口部10a内形成源电极13。在形成源电极13时，形成Ta膜并在Ta膜上形成Al膜。 
接下来，如图5L所示，在衬底1的表面一侧的整个表面上形成表面保护层19，并使衬底1的表面和背面反转。之后，根据需要，对衬底1的背面进行研磨，由此使衬底1的厚度达到规定的厚度。然后，在衬底1的整个背面上形成漏电极14。 
接下来，如图5M所示，使衬底1的表面和背面反转，除去表面保护层19。接下来，例如利用举离法，在氮化硅膜12的栅电极用的开口部内形成栅电极15，在露出的氧化硅膜5上形成控制电极16。在形成栅电极15和控制电极16时，形成Ni膜，并在Ni膜上形成Au膜。 
这样，形成GaN类HEMT。之后，根据需要形成钝化膜和外部电极等， 从而形成集成了GaN类HEMT的半导体器件。 
(第二实施方式) 
接下来，说明第二实施方式。图8是表示第二实施方式的GaN类HEMT的结构的剖视图。 
在第二实施方式中，代替氧化硅膜5，而设置形成有开口部22a的氮化铝膜(AlN膜)22。另外，在第一实施方式中，n型GaN层6和GaN层7与氧化硅膜5直接接触，但在第二实施方式中，在n型GaN层6和GaN层7与氮化铝膜22之间形成有n型AlGaN层21。在n型AlGaN层21中掺杂有1.0×1017cm-3至1.0×1019cm-3左右的Si，其厚度为1nm至50nm左右。其他的结构与第一实施方式相同。 
在这样的第二实施方式中，在GaN层7的与n型AlGaN层21的界面附近产生固定的负电荷。该电荷是由于GaN与AlGaN之间的晶格常数的差异而产生的压电电荷。并且，因与该负电荷相排斥，电子难以存在于电流狭窄部(开口部22a)内，电子狭窄部的电流显著减小。另一方面，若对控制电极16施加正电压，则p型GaN层4的电位上升，因此电子首次存在于电流狭窄部中，并流有电流。这样，若未对控制电极16施加电压，则电流不会通过电流狭窄部而流动，若施加电压则电流将流动，所以常截止动作变得更可靠。另外，在n型GaN层6的与n型AlGaN层21的界面附近也产生二维电子云，在该部分也流有电流。因此，动作时的导通电阻将降低。 
(第三实施方式) 
接下来，说明第三实施方式。图9是表示第三实施方式的GaN类HEMT的结构的剖视图。 
在第三实施方式中，形成氧化硅膜5和n型GaN层6而使它们与n型GaN层3相接触，在氧化硅膜5和n型GaN层6上形成有p型GaN层4。即，p型GaN层4与氧化硅膜5以及n型GaN层6的组合之间的层叠关系与第一实施方式相反。其他的结构与第一实施方式相同。 
通过这种第三实施方式也能够得到与第一实施方式相同的效果。另外，在第三实施方式中，p型GaN层4离2DEG区域较近，因此耗尽层扩展到2DEG区域，能够减小截止电流。 
(第四实施方式) 
接下来，说明第四实施方式。图10是表示第四实施方式的GaN类HEMT的结构的剖视图。 
在第四实施方式中，设置n型GaN层3a和3b来代替n型GaN层3，并在n型GaN层3a和3b之间设置p型GaN层4。即，在AlN层2上形成有n型GaN层3a，在n型GaN层3a上形成有p型GaN层4，在p型GaN层4上形成有n型GaN层3b。其他的结构与第一实施方式相同。 
通过这种第四实施方式也能够得到与第一实施方式同样的效果。另外，在第四实施方式中，由于p型GaN层4未被蚀刻，因此易于高度保持其结晶性。其结果，能够进一步降低导通电阻，另外，能够通过截止时的电流阻止能力。 
另外，为了从控制电极16高效地对p型GaN层4施加电压，优选除去位于n型GaN层3b的控制电极16和p型GaN层4之间的部分。但是，即使残留n型GaN层3b，由于与控制电极16的面积相比，n型GaN层3b非常薄，因此能够也从控制电极16对p型GaN层4施加电压。 
(第五实施方式) 
接下来，说明第五实施方式。图11是表示第五实施方式的GaN类HEMT的结构的剖视图。 
在第五实施方式中，n型GaN层6不仅在开口部5a内扩展，也在氧化硅膜5上扩展。本实施方式的n型GaN层6的厚度为500nm左右。n型GaN层6在开口部5a内在厚度方向上生长之后，从厚度方向上生长出的部分在横方向生长。其他的结构与第一实施方式相同。 
通过这种第五实施方式也能够得到与第一实施方式同样的效果。另外，在第五实施方式中，2DEG区域与n型GaN层6之间的接触面积变宽，因此导通电阻降低。另外，也可以将第五实施方式的n型GaN层6和第二实施方式至第四实施方式组合。 
另外，在任一实施方式中，衬底1和各层的材料、厚度及杂质浓度等并 未特别限定。例如，作为衬底1，除了导电性的硅衬底之外，也可以利用导电性蓝宝石衬底、导电性SiC衬底、导电性GaN衬底等。另外，作为电流狭窄层(电流阻塞层)，除了利用氧化硅膜和氮化铝膜之外，也可以利用p型GaN层。 
但是，p型GaN层的蚀刻比氧化硅膜和氮化铝膜的蚀刻困难，夹断特性容易变低。另外，蓝宝石衬底的晶格常数与氮化物类化合物半导体层的晶格常数有较大差异，因此在化合物半导体层容易发生反演，结晶性容易变低。因此，难以得到希望的特性。因此，作为衬底，优选为导电性的半导体衬底；作为电流狭窄层(电流阻塞层)，优选为氧化硅膜或氮化铝膜。 
另外，在任一实施方式中，控制电极16和p型GaN层4都可以直接接触。 
接下来，说明本申请发明者实际进行的实验。在该实验中，制造仿照第一实施方式的GaN类HEMT(参照图1)和仿照第三实施方式的GaN类HEMT(参照图9)。此时，p型GaN层4的厚度为0.5nm、1nm、10nm、100nm、1μm和2μm这六种，总计制造出六个样本。然后，测定各样本的I-V特性。图12A、图12B、图13A和图13B示出了其结果。图12A和图12B分别示出了仿照第一实施方式的GaN类HEMT的截止动作时和导通动作时的特性。另外，图13A和图13B分别表示仿照第三实施方式的GaN类HEMT的截止动作时和导通动作时的特性。各图表的横轴表示施加在源电极13和漏电极14之间的电压(Vds)，纵轴表示施加在源电极13和漏电极14之间流动的电流的密度(Ids)。 
如图12A和图13A所示，在仿照任一实施方式的GaN类HEMT中，若p型GaN层4的厚度为1nm、10nm、100nm或1μm，则常截止动作得以确认，如图12B和图13B所示，在导通动作时电流以恰当的密度流动。另一方面，如图12A和图13A所示，在p型GaN层4的厚度为0.5nm的样本中，常截止动作未得以确认。另外，如图12B和图13B所示，若p型GaN层4的厚度为2μm的样本，则导通时的电流密度非常低。因此认为，若p型GaN层4的厚度为1nm以上1μm以下，则p型GaN层4在截止时发挥足够的电流阻塞特性，并且能够充分降低导通电阻。 
另外，在仿照第一实施方式的GaN类HEMT中，耐电压升高，在仿照 第三实施方式的GaN类HEMT中导通动作时的电阻变大。这是由于，在仿照第三实施方式的GaN类HEMT中，p型GaN层4的形成是在n型GaN层6的选择生长后进行，在p型GaN层4的周边部缺陷比较多。 
产业上的可用性 
根据化合物半导体器件及其制造方法，能够进行常截止动作。因此，也能够作为汽车等零件而实用化。 

Claims (16)

1.一种化合物半导体器件，其特征在于，具有：
第一导电型的第一化合物半导体层，
电子迁移层，其形成在所述第一化合物半导体层的上方，
电子供给层，其形成在所述电子迁移层的上方，
栅电极和源电极，它们形成在所述电子供给层的上方，
漏电极，其形成在所述第一化合物半导体层的下方，
第二导电型的第二化合物半导体层，形成在所述电子迁移层和所述漏电极之间，所述第二导电型与所述第一导电型不同，
控制单元，其控制所述第二化合物半导体层的电位；
电流狭窄层，其形成在所述电子迁移层和所述漏电极之间，而且具有开口部；
在所述电流狭窄层的开口部内流动的电流，流过所述第二化合物半导体层；
所述电流狭窄层与所述第二化合物半导体层相接触，所述第二化合物半导体层覆盖所述开口部。
2.根据权利要求1所述的化合物半导体器件，其特征在于，
具有形成在所述电子迁移层和所述第二化合物半导体层之间的所述第一导电型的第三化合物半导体层。
3.根据权利要求1所述的化合物半导体器件，其特征在于，
具有形成在所述开口部内的所述第一导电型的第三化合物半导体层。
4.根据权利要求1所述的化合物半导体器件，其特征在于，
所述第二化合物半导体层位于所述第一化合物半导体层和所述电子迁移层之间。
5.根据权利要求1所述的化合物半导体器件，其特征在于，
所述第二化合物半导体层位于所述第一化合物半导体层和所述电流狭窄层之间。
6.根据权利要求1所述的化合物半导体器件，其特征在于，
所述第二化合物半导体层位于所述电流狭窄层和所述电子迁移层之间。
7.根据权利要求1所述的化合物半导体器件，其特征在于，
所述电流狭窄层为AlN层；
所述电子迁移层为GaN层；
具有形成在所述电流狭窄层和所述电子迁移层之间的n型AlGaN层。
8.根据权利要求1所述的化合物半导体器件，其特征在于，
具有位于所述第一化合物半导体层和所述漏电极之间的导电性衬底。
9.根据权利要求1所述的化合物半导体器件，其特征在于，
所述第二化合物半导体层的厚度为1nm至1μm。
10.一种化合物半导体器件的制造方法，其特征在于，包括：
在第一导电型的第一化合物半导体层上方形成与所述第一导电型不同的第二导电型的第二化合物半导体层的工序，
在所述第一化合物半导体层的上方形成具有开口部的电流狭窄层的工序，
在所述第二化合物半导体层的上方形成电子迁移层的工序，
在所述电子迁移层上形成电子供给层的工序，
在所述电子供给层的上方形成栅电极和源电极的工序，
在所述第一化合物半导体层的下方形成漏电极的工序，
形成用于控制所述第二化合物半导体层的电位的控制单元的工序；
在所述电流狭窄层的开口部内流动的电流，流过所述第二化合物半导体层；
所述电流狭窄层与所述第二化合物半导体层相接触，所述第二化合物半导体层覆盖所述开口部。
11.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
在形成所述第二化合物半导体层的工序和形成所述电子迁移层的工序之间，具有在所述第二化合物半导体层的上方形成所述第一导电型的第三化合物半导体层的工序。
12.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
具有在所述开口部内形成所述第一导电型的第三化合物半导体层的工序。
13.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
在形成所述第二化合物半导体层的工序和形成所述电子迁移层的工序之间，进行形成所述电流狭窄层的工序。
14.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
在形成所述第二化合物半导体层的工序之前，进行形成所述电流狭窄层的工序。
15.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
形成AlN层作为所述电流狭窄层；
形成GaN层作为所述电子迁移层；
在形成所述电流狭窄层的工序和形成所述电子迁移层的工序之间，具有在所述电流狭窄层上形成n型AlGaN层的工序。
16.根据权利要求10所述的化合物半导体器件的制造方法，其特征在于，
使所述第二化合物半导体层的厚度为1nm至1μm。
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