JP2017199701A - 窒化物半導体積層構造及びそれを用いた電子デバイス - Google Patents

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伸之 伊藤
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淳 小河
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Masayuki Tajiri
雅之 田尻
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Abstract

【課題】破壊耐圧の低減とリーク電流特性の増大とを防止できる窒化物半導体積層構造を提供すること。【解決手段】窒化物半導体エピタキシャルウェハ構造は、Ｓｉ基板１上に、初期成長層２と、Ａｌ０．７Ｇａ０．３Ｎ層３と、Ａｌ０．４Ｇａ０．６Ｎ層４と、Ａｌ０．１Ｇａ０．９Ｎ層５とを順次積層し、その後、第１の層としてのＡｌＮ層６ａ／第２の層としてのＡｌ０．４Ｇａ０．６Ｎ層６ｂ／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層６ｃをこの順序で複数回繰り返し成長してなる多層膜バッファ層６と、ＧａＮチャネル層７と、Ａｌ０．２Ｇａ０．８Ｎ障壁層８とを順次積層してなる。【選択図】図３

Description

本発明は、窒化物半導体積層構造及びそれを用いた電子デバイスに関するものである。
窒化物半導体を用いた電子デバイスは、一般的にＡｌＧａＮとＧａＮからなるヘテロ接合を用いた構造が用いられている。
この電子デバイスは、具体的には、サファイアやＳｉなどの基板の上に形成された窒化物半導体からなるバッファ層、ＧａＮからなるＧａＮチャネル層、このＧａＮチャネル層の上に形成されたＡｌＧａＮからなるＡｌＧａＮ障壁層、このＡｌＧａＮ障壁層とＧａＮチャネル層との界面に形成された２次元電子ガスとオーミック接触を形成するソース電極及びドレイン電極と、ソース・ドレイン電極のあいだに形成されたゲート電極とからなっている。
前記サファイア基板やＳｉＣ基板上に窒化物半導体を形成する際は、あまり大きな問題とならないが、熱膨張係数が窒化物半導体よりも小さいＳｉ基板を用いた場合、成長後には下凸の形状に反ってしまい、さらには結晶そのものに応力によってクラックが形成され、電子デバイスの形成に適さない。
従来、この熱膨張係数の差を緩和する方法として、特許文献１（特開２００３−５９９４８号公報）及び特許文献２（特開２００５−８５８５２公報）に記載されているように、異なる組成を持つＡｌＧａＮ層を交互に成長したバッファ層を有する窒化物半導体積層構造がある。
特開２００３−５９９４８号公報 特開２００５−８５８５２号公報
しかしながら、特許文献１及び２のように、バンドギャップ差が大きい２層を交互に成長したバッファ層を用いると、２層の格子定数差が大きく異なるため、基板から表面方向に延びる転位が発生しやすい。この転位は、表面と基板の間の縦方向の破壊耐圧の低減、リーク電流特性の増大とを引き起こし、半導体表面に形成する素子の歩留りに大きく影響を及ぼすという問題がある。
一方、バンドギャップ差が小さく、格子定数差が小さい２層を交互に成長したバッファ層を用いると、表面から基板へのリーク電流特性が大きくなってしまうという問題がある。
そこで、この発明の課題は、破壊耐圧の低減と、リーク電流特性の増大とを防止できる窒化物半導体積層構造を提供することにある。
本発明者は、超格子バッファ層を用いた時に課題となる転位を抑制する必要があることを見出した。
本発明の窒化物半導体積層構造は、前記の知見に立脚するもので、
少なくとも、基板、バッファ層、チャネル層及び電子供給層を有し、
前記バッファ層は、
組成式Ａｌ(ｘ１)Ｉｎ(ｙ１)Ｇａ（1−(ｘ１)−(ｙ１)）Ａｓ(ｕ１)Ｐ(ｖ１)Ｎ（1−(ｕ１)−(ｖ１)）（０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１＜１、０≦ｖ１＜１、ｕ１＋ｖ１＜１）からなる第１の層と、
組成式Ａｌ(ｘ２)Ｉｎ(ｙ２)Ｇａ（1−(ｘ２)−(ｙ２)）Ａｓ(ｕ２)Ｐ(ｖ２)Ｎ（１−(ｕ２)−(ｖ２)）（０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２＜１、０≦ｖ２＜１、ｕ２＋ｖ２＜１）からなる第２の層と、
ｋは、ｋ≧３を満たす整数として、ｎは３からｋまでの各整数をとるとして、
組成式Ａｌ(ｘ(ｎ))Ｉｎ(ｙ(ｎ))Ｇａ（1−(ｘ(ｎ))−(ｙ(ｎ)））Ａｓ(ｕ(ｎ))Ｐ(ｖ(ｎ))Ｎ（１―(ｕ(ｎ))―(ｖ(ｎ))）（０≦ｘ(ｎ)≦１、０≦ｙ(ｎ)≦１、ｘ(ｎ)＋ｙ(ｎ)≦１、０≦ｕ(ｎ)＜１、０≦ｖ(ｎ)＜１、ｕ(ｎ)＋ｖ(ｎ)＜１）からなる第ｎの層と
を有する多層膜バッファ層
を含むことを特徴としている。
１実施形態では、
前記基板と前記多層膜バッファ層との間に、前記基板側から前記多層膜バッファ層に向けて、Ａｌ組成を段階的に減少させた複数のＡｌＧａＮ層を有する。
１実施形態では、
前記多層膜バッファ層は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
前記第１から第ｎの層の各層の格子定数が、
第１の層の格子定数＞第２の層の格子定数＞第３の層の格子定数＞……＞第（ｎ−１）の層の格子定数＞第ｎの層の格子定数
の関係がある。
１実施形態では、
前記多層膜バッファ層は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
前記第ｎから第１の層の各層の格子定数が、
第ｎの層の格子定数＞第（ｎ−１）の層の格子定数＞……第３の層の格子定数＞＞第２の層の格子定数＞第１の層の格子定数
の関係がある。
本発明の電子デバイスは、
上述の窒化物半導体積層構造を用いることを特徴としている。
本発明によれば、破壊耐圧の低減とリーク電流特性の増大とを防止できて、電子デバイスの歩留まりを向上することができる。
図１は、第１実施形態の窒化物半導体エピタキシャルウェハ構造の表面と基板との間の縦方向のリーク電流特性を示す図である。 図２は、比較例の窒化物半導体エピタキシャルウェハ構造の表面と基板との間の縦方向のリーク電流特性を示す図である。 本発明の窒化物半導体積層構造の一例としての第１実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第２実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第３実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第４実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第５実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第６実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第７実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第８実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。 本発明の窒化物半導体積層構造の一例としての第９実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
以下、本発明を図示の実施形態により詳細に説明する。
（第１実施形態）
図３は、本発明の窒化物半導体積層構造の一例としての第１実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図３に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層４と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層５とを順次積層し、その後、第１の層としてのＡｌＮ層６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．４Ｇａ０．６Ｎ層６ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層６ｃ（厚さ３０ｎｍ）をこの順序で複数回繰り返し成長してなる多層膜バッファ層６と、ＧａＮからなる厚さ１μｍのチャネル層７と、電子供給層の一例としての２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層８とを順次積層してなる。
前記多層膜バッファ層６は、超格子層である。
前記Ａｌ０．７Ｇａ０．３Ｎ層３、Ａｌ０．４Ｇａ０．６Ｎ層４及びＡｌ０．１Ｇａ０．９Ｎ層５は、組成傾斜バッファ層を構成し、前記基板１と前記多層膜バッファ層６との間に位置して、前記基板１側から前記多層膜バッファ層６に向けて、Ａｌ組成を段階的に減少させている。
前記Ａｌ０．７Ｇａ０．３Ｎ層３、Ａｌ０．４Ｇａ０．６Ｎ層４及びＡｌ０．１Ｇａ０．９Ｎ層５とからなる組成傾斜バッファ層と、前記多層膜バッファ層６とは、バッファ層に含まれる。
前記各層の膜厚、組成は、本第１実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の成長方法としては、一例であるが以下のようにして成長させられる。
成長に先立ち、フッ酸系のエッチャントでＳｉ基板１の表面酸化膜を除去した後に、有機金属気相成長（ＭＯＣＶＤ）装置にＳｉ基板１をセットする。基板温度を１１００℃に設定し、チャンバー圧力１３．３ｋＰａにてＳｉ基板１の表面のクリーニングを行なう。
次に、基板温度・チャンバー圧力を一定とし、アンモニアＮＨ３（１２．５ｓｌｍ）を流すことで、Ｓｉ基板１の表面の窒化を行ない、引き続いて、ＡｌＮ層２を厚さ２００ｎｍ（ＴＭＡ流量＝１１７μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、基板温度１１５０℃でＡｌ０．７Ｇａ０．３Ｎ層３を厚さ４００ｎｍ（ＴＭＧ流量＝５７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝９７μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、Ａｌ０．４Ｇａ０．６Ｎ層４を厚さ４００ｎｍ（ＴＭＧ流量＝９９μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝５５μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、Ａｌ０．１Ｇａ０．９Ｎ層５を厚さ４００ｎｍ（ＴＭＧ流量＝１３７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１８μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）まで成長する。
その後、第１の層としてのＡｌＮ層６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．４Ｇａ０．６Ｎ層６ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層６ｃ（３０ｎｍ）をこの順序で複数回繰り返し成長してなる多層膜バッファ層６を成長する。引き続き、１μｍ厚のＧａＮ７（ＴＭＧ流量＝５０μｍｏｌ、ＮＨ３流量＝１２．５ｓｌｍ）を成長し、さらにＡｌ０．２Ｇａ０．８Ｎ障壁層８（２０ｎｍ）からなる電子供給層を成長する。
一方、比較例として、上述の第１実施形態の窒化物半導体エピタキシャルウェハ構造に対して、図示しないが、多層膜バッファ層の構成のみを変えて、この多層膜バッファ層を、ＡｌＮ層（厚さ３ｎｍ）／Ａｌ０．1Ｇａ０．9Ｎ層（厚さ３０ｎｍ）／Ａｌ０．4Ｇａ０．6Ｎ層（５ｎｍ）を基板側からこの順序で複数回繰返してなる窒化物半導体エピタキシャルウェハ構造のサンプルを作製した。
図１は、前記第１実施形態の窒化物半導体エピタキシャルウェハ構造の表面と基板１との間の縦方向のリーク電流特性を示す。一方、図２は、前記比較例の窒化物半導体エピタキシャルウェハ構造の表面と基板との間の縦方向のリーク電流特性を示す。
この図１と図２を比較すると分かるように、第１実施形態の窒化物半導体エピタキシャルウェハ構造は、比較例の窒化物半導体エピタキシャルウェハ構造に比べて、縦方向のリーク電流特性が大幅に改善されている。
リーク特性の歩留りとして、第１実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、一方、比較例の窒化物半導体エピタキシャルウェハ構造では、２２.２％であった。
この原因の推定モデルとしては、第１実施形態では、多層膜バッファ層６において、格子定数差による臨界膜厚が大きくなり、リークの発生要因の一つである転位が減少しているためであると考えられる。
（第２実施形態）
図４は、本発明の窒化物半導体積層構造の一例としての第２実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図４に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板１１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層１２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層１３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層１４と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層１５とを順次積層し、その後、第１の層としてのＡｌＮ層１６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．６Ｇａ０．４Ｎ層１６ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層１６ａ（厚さ３０ｎｍ）をこの順序で複数回繰り返して成長してなる多層膜バッファ層（超格子層）１６と、ＧａＮからなる厚さ１μｍのチャネル層１７と、厚さ１ｎｍのＡｌＮ特性改善層としてのＡｌＮ中間層１８と、厚さ２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層１９と、厚さ１ｎｍのＧａＮキャップ層２０とを順次積層してなる。
前記Ａｌ０．７Ｇａ０．３Ｎ層１３、Ａｌ０．４Ｇａ０．６Ｎ層１４及びＡｌ０．１Ｇａ０．９Ｎ層１５は、組成傾斜バッファ層を構成し、前記基板１１と前記多層膜バッファ層１６との間に位置して、前記基板１１側から前記多層膜バッファ層１６に向けて、Ａｌ組成を段階的に減少させている。
また、前記ＡｌＮ特性改善層としてのＡｌＮ中間層１８、Ａｌ０．２Ｇａ０．８Ｎ障壁層１９及びＧａＮキャップ層２０は、電子供給層を構成している。
前記各層の膜厚、組成は、本第２実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の成長方法としては、一例であるが以下のようにして成長させられる。
成長に先立ち、フッ酸系のエッチャントでＳｉ基板１１の表面酸化膜を除去した後に、有機金属気相成長（ＭＯＣＶＤ）装置にＳｉ基板１１をセットする。
基板温度を１１００℃に設定し、チャンバー圧力１３．３ｋＰａにて基板表面のクリーニングを行なう。
次に、基板温度・チャンバー圧力を一定とし、アンモニアＮＨ３（１２．５ｓｌｍ）を流すことでＳｉ基板１１の表面の窒化を行ない、引き続いて、ＡｌＮ層１２を２００ｎｍ（ＴＭＡ流量＝１１７μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、基板温度１１５０℃でＡｌ０．７Ｇａ０．３Ｎ層１３を厚さ４００ｎｍ（ＴＭＧ流量＝５７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝９７μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、Ａｌ０．４Ｇａ０．６Ｎ層１４を厚さ４００ｎｍ（ＴＭＧ流量＝９９μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝５５μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）、Ａｌ０．１Ｇａ０．９Ｎ層１５を厚さ４００ｎｍ（ＴＭＧ流量＝１３７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１８μｍｏｌ／ｍｉｎ、ＮＨ３流量＝１２．５ｓｌｍ）を成長する。
その後、第１の層としてのＡｌＮ層１６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．６Ｇａ０．４Ｎ層１６ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層１６ａ（厚さ３０ｎｍ）をこの順序で複数回繰り返し成長してなる多層膜バッファ層１６を成長する。引き続き、１μｍ厚のＧａＮ層１７（ＴＭＧ流量＝５０μｍｏｌ、ＮＨ３流量＝１２．５ｓｌｍ）を成長し、さらにＡｌＮ特性改善層としてのＡｌＮ中間層１８（１ｎｍ）、Ａｌ０．２Ｇａ０．８Ｎ障壁層１９（２０ｎｍ）及びＧａＮキャップ層２０（１ｎｍ）からなる電子供給層を成長する。
リーク特性の歩留りとして、第２実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第２実施形態の多層膜バッファ層１６を使用していない従来例の場合は１６．６％であった。
本第２実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第３実施形態）
図５は、本発明の窒化物半導体積層構造の一例としての第３実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図５に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板２１上に、ＡｌＮからなる厚さ１２０ｎｍの初期成長層２２とを成長する。
次に、第１の層としてのＡｌＮ層２３ａ（厚さ５ｎｍ）／第２の層としてのＡｌ０．５Ｇａ０．５Ｎ層２３ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．２Ｇａ０．８Ｎ層２３ｃ（厚さ３０ｎｍ）を複数回繰り返し成長することからなる多層膜バッファ層（超格子層）２３と、ＧａＮからなる厚さ１．５μｍのチャネル層２４と、電子供給層としての２５ｎｍのＡｌ０．２２Ｇａ０．７８Ｎ障壁層２５とを成長する。
前記各層の膜厚、組成、形成プロセスは、第１及び第２実施形態と同様であるので、詳細な説明は省略する。
尤も、第１〜第３実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
リーク特性の歩留りとして、第３実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第３実施形態の多層膜バッファ層２３を使用していない従来例の場合は３３．３％であった。
本第３実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第４実施形態）
図６は、本発明の窒化物半導体積層構造の一例としての第４実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図６に示すように、この窒化物半導体エピタキシャルウェハ構造は、ＳｉＣ基板３１上に、低温で成長を行ったＧａＮからなる厚さ５０ｎｍの初期成長層３２、第１の層としてのＡｌＮ層３３ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．４Ｇａ０．６Ｎ層３３ｂ（厚さ５ｎｍ）／第３の層としてのＡｌ０．２Ｇａ０．８Ｎ層３３ｃ（厚さ２５ｎｍ）を複数回繰り返し成長してなる多層膜バッファ層（超格子層）３３とを積層している。さらに、この多層膜バッファ層３３上に、ＧａＮからなる厚さ１．５μｍのチャネル層３４と、図示しない厚さ１ｎｍのＡｌＮ特性改善層と、厚さ２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層３５と、図示しない厚さ１ｎｍのＧａＮキャップ層とを積層している。
前記ＡｌＮ特性改善層、Ａｌ０．２Ｇａ０．８Ｎ障壁層３５及びＧａＮキャップ層は、電子供給層を構成する。
前記各層の膜厚、組成、形成プロセスは、第１〜第３実施形態と同様であるので、詳細な説明は省略する。
尤も、前記各層の膜厚、組成は、第１〜第４実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
リーク特性の歩留りとして、第４実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第４実施形態の多層膜バッファ層３３を使用していない従来例の場合は１８．０％であった。
前記ＳｉＣ基板３１に代えて、Ｓｉ、ＧａＮ、サファイア等からなる基板を使用できて、ＳｉＣに限定されるわけではない。
本第４実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第５実施形態）
図７は、本発明の窒化物半導体積層構造の一例としての第５実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図７に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板４１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層４２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層４３と、厚さ２００ｎｍのＡｌ０．５Ｇａ０．５Ｎ層４４と、厚さ３００ｎｍのＡｌ０．３Ｇａ０．７Ｎ層４５と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層４６とをこの順序で順次成長する。
前記Ａｌ０．７Ｇａ０．３Ｎ層４３、Ａｌ０．５Ｇａ０．５Ｎ層４４、Ａｌ０．３Ｇａ０．７Ｎ層４５及びＡｌ０．１Ｇａ０．９Ｎ層４６は、組成傾斜バッファ層を構成する。
その後、前記Ａｌ０．１Ｇａ０．９Ｎ層４６上に、第１の層としてのＡｌＮ層４７ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．６Ｇａ０．４Ｎ層４７ｂ（厚さ５ｎｍ）／第３の層としてのＧａＮ層４７ｃ（厚さ３０ｎｍ）を複数回この順序で繰り返し成長してなる多層膜バッファ層（超格子層）４７と、ＧａＮからなる厚さ１μｍのチャネル層４８と、電子供給層としてのＡｌ０．２Ｇａ０．８Ｎ障壁層４９とを成長している。
各層の膜厚、組成は、第５実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の膜厚、組成、形成プロセスは、第１〜第４実施形態と同様であるので、詳細な説明は省略する。
リーク特性の歩留りとして、第５実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第５実施形態の多層膜バッファ層４７を使用していない従来例の場合は３６．６％であった。
本第５実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第６実施形態）
図８は、本発明の窒化物半導体積層構造の一例としての第６実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図８に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板５１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層５２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層５３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層５４と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層５５とからなる組成傾斜バッファ層を成長する。その後、この組成傾斜バッファ層上に、第１の層としてのＡｌＮ層５６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．３Ｇａ０．７Ｎ層５６ｂ（厚さ３ｎｍ）／第３の層としてのＡｌ０．６Ｇａ０．４Ｎ層５６ｃ（厚さ５ｎｍ）／第４の層としてのＡｌ０．１Ｇａ０．９Ｎ層５６ｄ（厚さ２５ｎｍ）を複数回この順序で繰り返して成長してなる多層膜バッファ層（超格子層）５６と、ＧａＮからなる厚さ１μｍのチャネル層５７と、ＡｌＮ中間層としての１ｎｍのＡｌＮ特性改善層５８／２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層５９／１ｎｍのＧａＮキャップ層６０からなる電子供給層とを成長している。
各層の膜厚、組成は、第６実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の膜厚、組成、形成プロセスは、第１〜第５実施形態と同様であるので、詳細な説明は省略する。
リーク特性の歩留りとして、第６実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第６実施形態の多層膜バッファ層５６を使用していない従来例の場合は２４．６％であった。
本第６実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第７実施形態）
図９は、本発明の窒化物半導体積層構造の一例としての第７実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図９に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板６１上に、ＡｌＮからなる厚さ１２０ｎｍの初期成長層６２を成長する。
次に、この初期成長層６２の上に、第１の層としてのＡｌＮ層６３ａ（５ｎｍ）／第２の層としてのＡｌ０．４Ｇａ０．６Ｎ層６３ｂ（５ｎｍ）／第３の層としてのＡｌ０．２Ｇａ０．８Ｎ層６３ｃ（２５ｎｍ）をこの順序で複数回繰り返して成長してなる多層膜バッファ層（超格子層）６３と、ＧａＮからなる厚さ１．５μｍのチャネル層６４と、電子供給層としての２５ｎｍのＡｌ０．２２Ｇａ０．７８Ｎ障壁層６５とを成長する。
各層の膜厚、組成は、第７実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の膜厚、組成、形成プロセスは、第１〜第６実施形態と同様であるので、詳細な説明は省略する。
リーク特性の歩留りとして、第７実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第７実施形態の多層膜バッファ層６３を使用していない従来例の場合は３１．６％であった。
本第７実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第８実施形態）
図１０は、本発明の窒化物半導体積層構造の一例としての第８実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図１０に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板７１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層７２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層５３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層７４と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層７５とからなる組成傾斜バッファ層を成長している。その後、この組成傾斜バッファ層上に、第１の層としてのＡｌＮ層７６ａ（３ｎｍ）／第２の層としてのＡｌ０．５Ｇａ０．５Ｎ層７６ｂ（４ｎｍ）／第３の層としてのＡｌ０．６Ｇａ０．４Ｎ層７６ｃ（４ｎｍ）を複数回この順序で繰り返して成長してなる多層膜バッファ層（超格子層）７６と、ＧａＮからなる厚さ１μｍのチャネル層７７と、電子供給層としての厚さ２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層７８とを成長している。
各層の膜厚、組成は、第８実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の膜厚、組成、形成プロセスは、第１〜第７実施形態と同様であるので、詳細な説明は省略する。
リーク特性の歩留りとして、第８実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第８実施形態の多層膜バッファ層７６を使用していない従来例の場合は１６．６％であった。
本第８実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第９実施形態）
図１１は、本発明の窒化物半導体積層構造の一例としての第９実施形態の窒化物半導体エピタキシャルウェハ構造の断面図である。
図１１に示すように、この窒化物半導体エピタキシャルウェハ構造は、抵抗率０．０１Ω・ｃｍのボロンドープＣＺＳｉ基板８１上に、ＡｌＮからなる厚さ１００ｎｍの初期成長層８２と、厚さ２００ｎｍのＡｌ０．７Ｇａ０．３Ｎ層８３と、厚さ４００ｎｍのＡｌ０．４Ｇａ０．６Ｎ層８４と、厚さ４００ｎｍのＡｌ０．１Ｇａ０．９Ｎ層８５とからなる組成傾斜バッファ層を成長している。その後、この組成傾斜バッファ層上に、第１の層としてのＡｌＮ層８６ａ（厚さ３ｎｍ）／第２の層としてのＡｌ０．３Ｇａ０．７Ｎ層７６ｂ（厚さ３ｎｍ）／第３の層としてのＡｌ０．１Ｇａ０．９Ｎ層７６ｃ（厚さ２５ｎｍ）／第４の層としてのＡｌ０．６Ｇａ０．４Ｎ層８６ｄ（厚さ５ｎｍ）を複数回この順序で繰り返して成長してなる多層膜バッファ層（超格子層）８６と、ＧａＮからなる厚さ１μｍのチャネル層８７と、電子供給層としての厚さ２５ｎｍのＡｌ０．２Ｇａ０．８Ｎ障壁層８８とを成長している。
各層の膜厚、組成は、第９実施形態の数値に限定されるわけではなく、ウェハの反り調整等に応じて変化させることが可能である。
前記各層の膜厚、組成、形成プロセスは、第１〜第８実施形態と同様であるので、詳細な説明は省略する。
リーク特性の歩留りとして、第９実施形態の窒化物半導体エピタキシャルウェハ構造では１００％であり、第９実施形態の多層膜バッファ層８６を使用していない従来例の場合は２１．０％であった。
本第９実施形態の構成要素は、他の実施形態と適合できる範囲で適宜組み合わせることが可能である。
（第１０実施形態）
第１〜第９実施形態の窒化物半導体エピタキシャルウェハ構造に、チャネル層に通じるドレイン電極及びソース電極を設け、チャネル層上に絶縁膜を介して位置するゲート電極を設けて、電子デバイスの一例としての窒化物電界効果トランジスタを作製することができる。
この第１０実施形態では、電子デバイスとして、窒化物電界効果トランジスタを述べたが、電子デバイスは、窒化物ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよいことは勿論である。
前記第１〜第９実施形態において、多層膜バッファ層（超格子層）における繰返し層数は、６層まで確認したが、格子定数差による臨界膜厚の変化が転位の発生、しいてはリーク特性に影響を与えているモデルを考えると7層以上でも効果があると合理的に推認できる。
また、第１〜第９実施形態において、多層膜バッファ層の第１〜第ｎ層（ｎは３以上の任意の整数）の組成を適宜調整して、第１〜第ｎ層の格子定数を段階的に減少させてもよく、あるいは、第１〜第ｎ層の格子定数を段階的に増大させてもよい。
こうすれば、多層膜バッファ層における格子定数の急激な変化を抑制することが可能となり、臨界膜厚が伸び、転位の発生を低減できる。この結果、リーク電流特性等の電気特性を改善することができる。
第１〜第１０実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
本発明および実施形態を纏めると、次のようになる。
本発明の窒化物半導体積層構造は、
少なくとも、基板１，１１，２１，３１，４１，５１，６１，７１，８１、バッファ層、チャネル層７，１７，２４，３４，４８，５７，６４，７７，８７及び電子供給層８，１８，１９，２０，２５，３５，４９，５８，５９，６０，６５，７８，８８を有し、
前記バッファ層は、
組成式Ａｌ(ｘ１)Ｉｎ(ｙ１)Ｇａ（1−(ｘ１)−(ｙ１)）Ａｓ(ｕ１)Ｐ(ｖ１)Ｎ（1−(ｕ１)−(ｖ１)）（０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１＜１、０≦ｖ１＜１、ｕ１＋ｖ１＜１）からなる第１の層と、
組成式Ａｌ(ｘ２)Ｉｎ(ｙ２)Ｇａ（1−(ｘ２)−(ｙ２)）Ａｓ(ｕ２)Ｐ(ｖ２)Ｎ（１−(ｕ２)−(ｖ２)）（０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２＜１、０≦ｖ２＜１、ｕ２＋ｖ２＜１）からなる第２の層と、
ｋは、ｋ≧３を満たす整数として、ｎは３からｋまでの各整数をとるとして、
組成式Ａｌ(ｘ(ｎ))Ｉｎ(ｙ(ｎ))Ｇａ（1−(ｘ(ｎ))−(ｙ(ｎ)））Ａｓ(ｕ(ｎ))Ｐ(ｖ(ｎ))Ｎ（１―(ｕ(ｎ))―(ｖ(ｎ))）（０≦ｘ(ｎ)≦１、０≦ｙ(ｎ)≦１、ｘ(ｎ)＋ｙ(ｎ)≦１、０≦ｕ(ｎ)＜１、０≦ｖ(ｎ)＜１、ｕ(ｎ)＋ｖ(ｎ)＜１）からなる第ｎの層と
を有する多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６を含むことを特徴としている。
前記構成の窒化物半導体積層構造によれば、前記バッファ層は前記多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６を含むので、破壊耐圧の低減と、リーク電流特性の増大とを防止できる。
１実施形態では、
前記基板１，１１，４１，５１，７１，８１と前記多層膜バッファ層６，１６，４７，５６，７６，８６との間に、前記基板１，１１，４１，５１，７１，８１側から前記多層膜バッファ層６，１６，４７，５６，７６，８６に向けて、Ａｌ組成を段階的に減少させた複数のＡｌＧａＮ層３，４，５，１３，１４，１５，４３，４４，４５，４６，５３，５４，５５，７３，７４，７５，８３，８４，８５を有する。
前記実施形態によれば、前記基板１，１１，４１，５１，７１，８１側から前記多層膜バッファ層６，１６，４７，５６，７６，８６に向けて、Ａｌ組成を段階的に減少させた複数のＡｌＧａＮ層３，４，５，１３，１４，１５，４３，４４，４５，４６，５３，５４，５５，７３，７４，７５，８３，８４，８５が、組成傾斜バッファ層として機能して、この組成傾斜バッファ層と多層膜バッファ層６，１６，４７，５６，７６，８６との相乗作用によって、基板１，１１，４１，５１，７１，８１から表面方向に延びる転位の発生を低減して、表面と基板１，１１，４１，５１，７１，８１の間の縦方向の破壊耐圧の低減及びリーク電流特性の増大を防止できる。
１実施形態では、
前記多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
前記第１から第ｎの層の各層の格子定数が、
第１の層の格子定数＞第２の層の格子定数＞第３の層の格子定数＞……＞第（ｎ−１）の層の格子定数＞第ｎの層の格子定数
の関係がある。
前記実施形態によれば、多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６における第１〜第ｎの層の格子定数の急激な変化を抑制することが可能となり、臨界膜厚が伸び、転位の発生を低減できる。この結果、リーク電流特性等の電気特性を改善することができる。
１実施形態では、
前記多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
前記第ｎから第１の層の各層の格子定数が、
第ｎの層の格子定数＞第（ｎ−１）の層の格子定数＞……第３の層の格子定数＞＞第２の層の格子定数＞第１の層の格子定数
の関係がある。
前記実施形態によれば、多層膜バッファ層６，１６，２３，３３，４７，５６，６３，７６，８６における第１〜第ｎの層の格子定数の急激な変化を抑制することが可能となり、臨界膜厚が伸び、転位の発生を低減できる。この結果、リーク電流特性等の電気特性を改善することができる。
本発明の電子デバイスは、上述の窒化物半導体積層構造を用いている。
本発明の電子デバイスは、前記窒化物半導体積層構造を用いているので、破壊耐圧を増大でき、リーク電流を低減することができる。
１，１１，２１，３１，４１，５１，６１，７１，８１ 基板
３，４，５，１３，１４，１５，４３，４４，４５，４６，５３，５４，５５，７３，７４，７５，８３，８４，８５ ＡｌＧａＮ層
６，１６，２３，３３，４７，５６，６３，７６，８６ 多層膜バッファ層
７，１７，２４，３４，４８，５７，６４，７７，８７ チャネル層
８，１８，１９，２０，２５，３５，４９，５８，５９，６０，６５，７８，８８ 電子供給層

Claims (5)

  1. 少なくとも、基板、バッファ層、チャネル層及び電子供給層を有し、
    前記バッファ層は、
    組成式Ａｌ(ｘ１)Ｉｎ(ｙ１)Ｇａ（1−(ｘ１)−(ｙ１)）Ａｓ(ｕ１)Ｐ(ｖ１)Ｎ（1−(ｕ１)−(ｖ１)）（０≦ｘ１≦１、０≦ｙ１≦１、ｘ１＋ｙ１≦１、０≦ｕ１＜１、０≦ｖ１＜１、ｕ１＋ｖ１＜１）からなる第１の層と、
    組成式Ａｌ(ｘ２)Ｉｎ(ｙ２)Ｇａ（1−(ｘ２)−(ｙ２)）Ａｓ(ｕ２)Ｐ(ｖ２)Ｎ（１−(ｕ２)−(ｖ２)）（０≦ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１、０≦ｕ２＜１、０≦ｖ２＜１、ｕ２＋ｖ２＜１）からなる第２の層と、
    ｋは、ｋ≧３を満たす整数として、ｎは３からｋまでの各整数をとるとして、
    組成式Ａｌ(ｘ(ｎ))Ｉｎ(ｙ(ｎ))Ｇａ（1−(ｘ(ｎ))−(ｙ(ｎ)））Ａｓ(ｕ(ｎ))Ｐ(ｖ(ｎ))Ｎ（１―(ｕ(ｎ))―(ｖ(ｎ))）（０≦ｘ(ｎ)≦１、０≦ｙ(ｎ)≦１、ｘ(ｎ)＋ｙ(ｎ)≦１、０≦ｕ(ｎ)＜１、０≦ｖ(ｎ)＜１、ｕ(ｎ)＋ｖ(ｎ)＜１）からなる第ｎの層と
    を有する多層膜バッファ層
    を含むことを特徴とする窒化物半導体積層構造。
  2. 請求項１に記載の窒化物半導体積層構造において、
    前記基板と前記多層膜バッファ層との間に、前記基板側から前記多層膜バッファ層に向けて、Ａｌ組成を段階的に減少させた複数のＡｌＧａＮ層を有することを特徴とする窒化物半導体積層構造。
  3. 請求項１または２に記載の窒化物半導体積層構造において、
    前記多層膜バッファ層は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
    前記第１から第ｎの層の各層の格子定数が、
    第１の層の格子定数＞第２の層の格子定数＞第３の層の格子定数＞……＞第（ｎ−１）の層の格子定数＞第ｎの層の格子定数
    の関係があることを特徴とする窒化物半導体積層構造。
  4. 請求項１または２に記載の窒化物半導体積層構造において、
    前記多層膜バッファ層は、前記第１の層上に第２の層、第２の層上に第３の層、……第（ｎ−１）の層上に第ｎの層、第ｎの層上に第１の層という構成の繰返し構造を有し、
    前記第ｎから第１の層の各層の格子定数が、
    第ｎの層の格子定数＞第（ｎ−１）の層の格子定数＞……第３の層の格子定数＞＞第２の層の格子定数＞第１の層の格子定数
    の関係があることを特徴とする窒化物半導体積層構造。
  5. 請求項１から４のいずれか１つ記載の窒化物半導体積層構造を用いることを特徴とする電子デバイス。
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JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP5672926B2 (ja) * 2010-10-08 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法
JP5624940B2 (ja) * 2011-05-17 2014-11-12 古河電気工業株式会社 半導体素子及びその製造方法
JP5127978B1 (ja) * 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
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