KR101117484B1 - 반도체 발광소자 - Google Patents
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Abstract
본 개시는 기판; 기판 위에 구비되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층; 및 기판과 활성층의 사이에 구비되며 서로 다른 격자상수를 가지는 제1,2 반도체층이 교대로 적층된 변형 완화층으로서; 제1,2 반도체층 중 어느 하나는 양자점(quantum dot) 구조로 적층되는 변형 완화층;을 포함하는 반도체 발광소자에 관한 것이다.
반도체, 발광소자, 활성층, 변형완화, 양자점, 이종기판, 압전효과
Description
본 개시(Disclosure)는 전체적으로 반도체 발광소자에 관한 것으로, 특히 기판과 반도체층 사이의 격자상수 차이로 인한 내부양자효율의 저하가 개선된 반도체 발광소자에 관한 것이다.
여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체 층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.
기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.
기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않는 GaN층이 성 장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.
n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.
활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.
p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.
p측 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도 체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.
한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.
p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.
보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
최근에는, 기판(100)과 버퍼층(200) 사이, 버퍼층(200)과 n형 3족 질화물 반도체층(300) 사이, n형 3족 질화물 반도체층(300)과 활성층(400) 사이, 활성층(400) 내부의 양자우물층과 장벽층 사이의 격자상수의 차이로 발생되는 변형에너지에 의한 내부양자효율의 저하를 개선시키기 위한 연구가 활발히 진행되고 있다.
내부양자효율은 변형에너지에 의해 활성층에 피에조 전계(piezoelectric field)가 형성되며, 이에 의해 전자와 정공의 파동함수를 분리시킴으로써 저하된 다. 이를 압전효과(piezoelectric effect)라 한다.
압전효과의 완화를 위해 제안된 방법으로, 먼저 기존 버퍼층(200)의 두께를 두껍게하여 기판(100)과 n형 3족 질화물 반도체층(300) 사이의 격자상수 차이에 의한 변형에너지의 크기를 완화시키는 방법이 있다. 이 방법의 경우 버퍼층(200)을 수 um에서 수십 um까지 성장시켜야하므로 성장시간의 증가와 재료소모가 많아 단가 상승 요인이 되는 문제가 있다.
다음으로, 3원 화합물 반도체(예: Al(x)Ga(1-x)N (0≤x<1))로 버퍼층(200)을 형성하며, 기판(100)으로부터 n형 3족 질화물 반도체층(300) 방향으로 Ga의 조성비를 점차 늘려 격자상수를 n형 3족 질화물 반도체층(300)에 가깝게 하는 방법이다. 이 방법의 경우 고도의 성장기술이 필요한 문제가 있다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 기판; 기판 위에 구비되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층; 및 기판과 활성층의 사이에 구비되며 서로 다른 격자상수를 가지는 제1,2 반도체층이 교대로 적층된 변형 완화층으로서; 제1,2 반도체층 중 어느 하나는 양자점(quantum dot) 구조로 적층되는 변형 완화층;을 포함하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 2는 본 개시에 따른 반도체 발광소자의 일 예를 보인 도면으로서, 반도체 발광소자(10)는 사파이어(Al203) 기판(11), 변형 완화층(12), n형 3족 질화물 반도체층(13), 활성층(14), p형 3족 질화물 반도체층(15), p측 전극(16), p측 본딩 패드(17) 및 n측 전극(18)을 포함하며, 보호막(19)이 더 구비될 수 있다.
변형 완화층(12)은 사파이어 기판(11)과 n형 3족 질화물 반도체층(13) 사이에 구비되며, 사파이어 기판(11)으로부터 활성층(14) 방향으로 In(x)Ga(1-x)N(0<x≤1)층(12a)과 Al(y)Ga(1-y)N(0<x≤1)층(12b)이 교대로 반복 적층되어 형성된다.
여기서, In(x)Ga(1-x)N(0<x≤1)층(12a)은 양자점(quantum dot) 구조로 적층된다.
한편, 변형 완화층(12)과 사파이어 기판(11) 사이에는 변형 완화층(12)의 결정 결함을 최소화하기 위한 버퍼층(12c)이 구비될 수 있다.
버퍼층(12c)은 In(x)Ga(1-x)N(0<x≤1)층(12a)의 격자상수보다 작고 사파이어 기판(11)보다 큰 격자상수를 갖는 Al(z)Ga(1-z)N(0<z≤1)로 구비될 수 있다.
또한, 변형 완화층(12)과 n형 3족 질화물 반도체층(13) 사이에는 도핑되지 않는 GaN층(12d)이 성장될 수 있다.
다음으로, 본 예에 따른 반도체 발광소자의 변형 완화층(12)에 의해 압전효과가 완화되는 원리 및 결과를 구체적으로 설명한다.
도 3은 기판과 변형 완화층을 구성하는 물질의 격자상수와 밴드갭 에너지를 보인 그래프로서, 사파이어 기판(11) 위에 구비되는 In(x)Ga(1-x)N(0<x≤1)층(12a) 은 사파이어 기판(11)의 격자상수보다 큰 격자상수를 가지므로 압축 응력을 받게 되며, In(x)Ga(1-x)N(0<x≤1)층(12a) 위에 구비되는 Al(y)Ga(1-y)N(0<x≤1)층(12b)은 In(x)Ga(1-x)N(0<x≤1)층(12a)의 격자상수보다 작은 격자상수를 가지므로 인장 응력을 받게된다.
같은 원리로 교대로 반복 적층되는 In(x)Ga(1-x)N(0<x≤1)층(12a)과 Al(y)Ga(1-y)N(0<x≤1)층(12b)은 각각 압축 응력과 인장 응력을 받게 되고, 이들은 상호 보상효과(compensation effect)에 의해 상쇄된다.
그 결과로 변형 완화층(12) 위에 구비되는 활성층(14)에 작용하는 응력이 최소화되며 압전효과가 완화될 수 있다.
이와 같은 결과는, 변형 완화층(12)과 사파이어 기판(11) 사이에 Al(z)Ga(1-z)N(0<z≤1)으로 형성된 버퍼층(12c)이 구비되는 경우에도 같다.
한편, 본 예에서 In의 조성비(x)와 Al의 조성비(y)를 조절함으로써 압축 응력과 인장 응력의 크기를 제어할 수 있다.
따라서, 본 예에서 Al의 조성비(y)를 사파이어 기판(11)으로부터 활성층(14) 방향으로 점차 작게함으로써 활성층(14)에 미치는 응력의 크기를 보다 효과적으로 완화시킬 수 있다.
한편, 본 예에서 In(x)Ga(1-x)N(0<x≤1)층(12a)은 양자점(quantum dot) 구조로 형성되는데, 양자점(quantum dot) 구조는 3차원 구조이므로 2차원 구조에 비해 변형력이 완화된 가장 안정적인 격자상수를 가질 수 있게 된다.
따라서, 보다 효과적으로 압전효과를 완화시킬 수 있으며, 압전효과의 완화 를 위해 필요한 In(x)Ga(1-x)N(0<x≤1)층(12a)과 Al(y)Ga(1-y)N(0<x≤1)층(12b)의 반복 적층 회수를 최소화할 수 있게 된다.
본 예에서 In(x)Ga(1-x)N(0<x≤1)층(12a)과 Al(y)Ga(1-y)N(0<x≤1)층(12b)의 반복 적층 회수는, In(x)Ga(1-x)N(0<x≤1)층(12a)의 두께가 임계두께를 넘지 않도록 하기 위해 20 회 이내로 정해지는 것이 바람직하다.
또한, 본 예에서 양자점(quantum dot) 구조의 In(x)Ga(1-x)N(0<x≤1)층(12a)은 변형 완화층(12)의 결정 결함(예: 핀홀(pin-hole), 전위결함(threading dislocation) 등)을 완화시켜 반도체 발광소자의 내부양자효율을 향상시킬 수 있다.
도 4는 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층이 형성되는 과정을 설명하는 도면이며, 도 5는 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층을 보인 사진으로서, 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층(12a)은 Al(y)Ga(1-y)N(0<x≤1)층(12b)에 형성된 핀홀 등의 결정 결함에 자리잡는 성질이 있음을 알 수 있으며, 이에 의해 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층(12a)은 활성층(14)으로 결정 결함의 전위를 효과적으로 억제할 수 있음을 알 수 있다. 그 결과로, 반도체 발광소자의 내부양자효율을 높이는 효과를 기대할 수 있다.
도 5의 예는 MBE 성장법으로 사파이어 기판 위에, 성장온도 780℃에서 500 nm 두께의 Al0 .2Ga0 .8N 버퍼층을 성장한 후, 그 위에 성장온도 450℃에서 약 1 nm 두께의 In0 .2Ga0 .8N층과 성장온도 650℃에서 20 nm 두께의 Al0 .2Ga0 .8N층을 4회 반복 성장 시키고, 그 위에 성장온도 450℃에서 약 1 nm 두께의 In0 .2Ga0 .8N층을 성장시킨 결과를 보인 사진으로, In0 .2Ga0 .8N층이 양자점 구조로 형성됨을 볼 수 있다.
여기서, Al0 .2Ga0 .8N층의 두께는 실험을 위해 선택된 값으로, 효과적인 In0.2Ga0.8N 양자점 구조의 형성을 위해 10 nm ~ 50 nm의 범위 내의 두께로 형성되는 것이 바람직하다.
도 6은 본 예에 따른 반도체 발광소자의 활성층 내 파동함수를 종래의 것과 비교한 도면으로서, (a)는 종래의 반도체 발광소자의 경우, (b)는 본 예에 따른 반도체 발광소자의 경우를 보인 것이다.
(a)의 경우 압전효과에 의해 에너지 밴드갭이 변형되고, 활성층 내에서 전자와 정공의 파동함수가 분리됨을 알 수 있으며, 이로 인해 내부양자효율이 저하된다.
(b)의 경우 활성층 내의 압전효과가 완화되면서, 에너지 밴드갭의 변형이 방지되고, 전자와 정공의 파동함수가 활성층 내의 중앙에 분포되어 내부양자효율이 개선됨을 알 수 있다.
도 7은 본 예에 따른 반도체 발광소자의 광특성 변화 실험 결과를 보인 그래프로서, (a)는 AlGaN으로 이루어진 버퍼층만이 구비된 경우이며, (b)는 본 예에 따른 경우이다.
(a)의 경우 발광 파장이 467 nm이지만, (b)의 경우 발광 세기가 (a)의 경우에 비해 약 2배 이상 증가하면서 발광파장이 463 nm로 짧아짐을 알 수 있다. 이는 본 예에 따른 변형 완화층(12)에 의해 반도체 발광소자의 내부양자효율이 향상됨을 의미한다.
도 8은 본 개시에 따른 반도체 발광소자의 다른 예를 보인 도면으로서, 다른 구성은 도 2의 예와 같으나, 본 예에 따른 반도체 발광소자(20)는 실리콘(Si) 기판(21)이 사용되며, 변형 완화층(22)은 실리콘(Si) 기판(21)으로부터 활성층(24) 방향으로 Al(x)Ga(1-x)N(0<x≤1)층(22a)과 In(y)Ga(1-y)N(0<y≤1)층(22b)이 교대로 반복 적층되어 구비된다.
여기서, In(y)Ga(1-y)N(0<y≤1)층(22b)은 양자점(quantum dot) 구조로 적층되며, 변형 완화층(22)과 실리콘(Si) 기판(21) 사이에 변형 완화층(22)의 결정 결함을 최소화하기 위한 Al(z)Ga(1-z)N(0<z≤1)로 구비된 버퍼층(22c)이 구비되거나, 변형 완화층(22)과 n형 3족 질화물 반도체층(23) 사이에는 도핑되지 않는 GaN층(22d)이 성장될 수 있음은 물론이다.
도 3을 참조하면, 실리콘(Si) 기판(21)의 경우 변형 완화층(22)을 구성하는 Al(x)Ga(1-x)N(0<x≤1)층(22a)과 In(y)Ga(1-y)N(0<y≤1)층(22b)의 격자상수보다 큰 격자상수를 가지므로, 실리콘(Si) 기판(21) 위에 구비되는 Al(x)Ga(1-x)N(0<x≤1)층(22a)에는 인장 응력이 작용하게 되며, Al(x)Ga(1-x)N(0<x≤1)층(22a) 위에 구비되며 Al(x)Ga(1-x)N(0<x≤1)층(22a)에 비해 큰 격자상수를 갖는 In(y)Ga(1-y)N(0<y≤1)층(22b)에는 압축 응력이 작용하게 된다.
따라서, 도 2의 예와 유사하게, 반복 적층되는 Al(x)Ga(1-x)N(0<x≤1)층(22a)과 In(y)Ga(1-y)N(0<y≤1)층(22b)은 각각 인장 응력과 압축 응력을 받게 되 고, 이들은 상호 보상효과(compensation effect)에 의해 상쇄된다.
그 결과로 변형 완화층(22) 위에 구비되는 활성층(24)에 작용하는 응력이 최소화되며 압전효과가 완화될 수 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 제1,2 반도체층 중 어느 일방에는 압축 응력이 가해지고, 타방에 인장 응력이 가해지는 것을 특징으로 하는 반도체 발광소자. 이러한 구성에 의해 압축 응력과 인장 응력이 교대로 가해져 서로 상쇄되므로 기판과 활성층 사이의 격자상수 차이로 인해 활성층에 작용되는 응력을 최소화시킬 수 있다.
(2) 제1,2 반도체층은, 기판의 격자상수보다 큰 격자상수를 가지며, 제1 반도체층의 격자상수가 제2 반도체층의 격자상수보다 큰 것을 특징으로 하는 반도체 발광소자. 이러한 구성에 의해 압축 응력과 인장 응력이 교대로 가해지게 된다.
(3) 변형 완화층과 기판 사이에 제1 반도체층의 격자상수보다 작고 기판보다 큰 격자상수를 갖는 제1 완충층이 더 구비되는 것을 특징으로 하는 반도체 발광소자. 이러한 구성에 의해 변형 완화층과 기판 사이의 격자상수 차이로 인해 발생되는 변형 완화층의 결정 결함을 최소화시킬 수 있게 된다.
(4) 변형 완화층과 활성층 사이에 제2 반도체층의 격자상수보다 크고 제1 반도체층의 격자상수보다 작은 격자상수를 갖는 반도체로 구비되며 활성층에 전자를 공급하는 제2 완충층이 더 구비되는 것을 특징으로 하는 반도체 발광소자.
(5) 기판은 사파이어(Al203) 기판으로 구비되며, 제1 반도체층은 In(x)Ga(1- x)N (0<x≤1)으로 구비되고, 제2 반도체층은 Al(y)Ga(1-y)N (0<x≤1)으로 구비되는 것을 특징으로 하는 반도체 발광소자.
(6) 기판으로부터 활성층 방향으로 순차로 구비되는 제2 반도체층의 Al 조성비(y)는 점차 작아지는 것을 특징으로 하는 반도체 발광소자. 이러한 구성에 의해 기판으로부터 활성층 방향으로 제1 반도체층에 작용하는 압축 응력의 크기가 점차 작아지게 되므로 활성층의 변형을 보다 최소화시킬 수 있게 된다.
(7) 제1,2 반도체층은, 기판의 격자상수보다 작은 격자상수를 가지며, 제1 반도체층의 격자상수가 제2 반도체층의 격자상수보다 큰 것을 특징으로 하는 반도체 발광소자.
(8) 기판은 실리콘(Si) 기판으로 구비되며, 제1 반도체층은 Al(x)Ga(1-x)N (0<x≤1)으로 구비되고, 제2 반도체층은 In(y)Ga(1-y)N (0<y≤1)으로 구비되는 것을 특징으로 하는 반도체 발광소자.
(9) 기판으로부터 활성층 방향으로 순차로 구비되는 제1 반도체층의 Al 조성비(x)는 점차 작아지는 것을 특징으로 하는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 기판과 활성층 사이의 격자상수 차이로 인해 발생되는 응력이 인장 응력과 압축 응력을 받으며 교대로 적층된 제1,2 반도체층에 의해 상쇄되므로 활성층의 변형을 최소화시킬 수 있다.
또한 본 개시에 따른 다른 하나의 반도체 발광소자에 의하면, 격자상수 차이로 인해 활성층에 작용하는 응력이 최소화되므로 피에조 전계에 의한 내부양자효율의 저하를 개선시킬 수 있다.
또한 본 개시에 따른 또다른 하나의 반도체 발광소자에 의하면, 격자상수 차이로 인해 활성층에 작용하는 응력이 최소화되므로 격자상수 차이에 의한 발광소자의 결정 결함을 최소화시킬 수 있다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 본 개시에 따른 반도체 발광소자의 일 예를 보인 도면,
도 3은 기판과 변형 완화층을 구성하는 물질의 격자상수와 밴드갭 에너지를 보인 그래프,
도 4는 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층이 형성되는 과정을 설명하는 도면,
도 5는 양자점 구조의 In(x)Ga(1-x)N(0<x≤1)층을 보인 사진,
도 6은 본 예에 따른 반도체 발광소자의 활성층 내 파동함수를 종래의 것과 비교한 도면,
도 7은 본 예에 따른 반도체 발광소자의 광특성 변화 실험 결과를 보인 그래프,
도 8은 본 개시에 따른 반도체 발광소자의 다른 예를 보인 도면.
Claims (10)
- 기판;기판 위에 구비되며, 제1 도전성을 갖는 n형 반도체층;n형 반도체층 위에 위치하며, 제1 도전성과 다른 제2 도전성을 갖는 p형 반도체층;n형 반도체층과 p형 반도체층 사이에 위치하며, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층; 및기판과 n형 반도체층의 사이에 구비되며 서로 다른 격자상수를 가지는 제1,2 반도체층이 교대로 적층된 변형 완화층으로서; 제1,2 반도체층 중 어느 하나는 양자점(quantum dot) 구조로 적층되는 변형 완화층;을 포함하는 반도체 발광소자.
- 청구항 1에 있어서,제1,2 반도체층 중 어느 하나에는 압축 응력이 가해지고, 제1,2 반도체층 중 다른 하나에는 인장 응력이 가해지는 것을 특징으로 하는 반도체 발광소자.
- 청구항 1에 있어서,제1,2 반도체층은, 기판의 격자상수보다 큰 격자상수를 가지며,제1 반도체층의 격자상수가 제2 반도체층의 격자상수보다 큰 것을 특징으로 하는 반도체 발광소자.
- 청구항 3에 있어서,변형 완화층과 기판 사이에 제1 반도체층의 격자상수보다 작고 기판보다 큰 격자상수를 갖는 제1 완충층이 더 구비되는 것을 특징으로 하는 반도체 발광소자.
- 청구항 3에 있어서,변형 완화층과 n형 반도체층의 사이에 제2 반도체층의 격자상수보다 크고 제1 반도체층의 격자상수보다 작은 격자상수를 갖는 반도체로 구비되며, n형 반도체층에 전자를 공급하는 제2 완충층이 더 구비되는 것을 특징으로 하는 반도체 발광소자.
- 청구항 3에 있어서,기판은 사파이어(Al203) 기판으로 구비되며,제1 반도체층은 In(x)Ga(1-x)N (0<x≤1)으로 구비되고,제2 반도체층은 Al(y)Ga(1-y)N (0<x≤1)으로 구비되는 것을 특징으로 하는 반도체 발광소자.
- 청구항 6에 있어서,기판으로부터 활성층 방향으로 순차로 구비되는 제2 반도체층의 Al 조성비(y)는 점차 작아지는 것을 특징으로 하는 반도체 발광소자.
- 청구항 1에 있어서,제1,2 반도체층은, 기판의 격자상수보다 작은 격자상수를 가지며,제1 반도체층의 격자상수가 제2 반도체층의 격자상수보다 작은 것을 특징으 로 하는 반도체 발광소자.
- 청구항 8에 있어서,기판은 실리콘(Si) 기판으로 구비되며,제1 반도체층은 Al(x)Ga(1-x)N (0<x≤1)으로 구비되고,제2 반도체층은 In(y)Ga(1-y)N (0<y≤1)으로 구비되는 것을 특징으로 하는 반도체 발광소자.
- 청구항 9에 있어서,기판으로부터 활성층 방향으로 순차로 구비되는 제1 반도체층의 Al 조성비(x)는 점차 작아지는 것을 특징으로 하는 반도체 발광소자.
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