JP2007012884A - 半導体基板の製造方法及び、半導体装置の製造方法 - Google Patents
半導体基板の製造方法及び、半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007012884A JP2007012884A JP2005192034A JP2005192034A JP2007012884A JP 2007012884 A JP2007012884 A JP 2007012884A JP 2005192034 A JP2005192034 A JP 2005192034A JP 2005192034 A JP2005192034 A JP 2005192034A JP 2007012884 A JP2007012884 A JP 2007012884A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- forming
- factor
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 223
- 239000000758 substrate Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 45
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052796 boron Inorganic materials 0.000 claims abstract description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 52
- 125000004429 atom Chemical group 0.000 claims description 26
- 238000009826 distribution Methods 0.000 claims description 26
- 230000001629 suppression Effects 0.000 claims description 22
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 125000001153 fluoro group Chemical group F* 0.000 claims description 2
- 230000002708 enhancing effect Effects 0.000 claims 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 65
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910020328 SiSn Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052949 galena Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】 ＳＯＩ構造領域の大面積化を可能とした半導体基板の製造方法及び、半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１の表面の一部に犠牲ＳｉＧｅ層３を形成する工程と、犠牲ＳｉＧｅ層３にエッチング速度を向上させるボロン（Ｂ）と、Ｂの拡散を抑制するカーボン（Ｃ）とを含ませる工程と、犠牲ＳｉＧｅ層３上にＳｉ層５を形成する工程と、Ｓｉ層５が覆われるようにしてＳｉ基板１上に支持体膜９を形成する工程と、犠牲ＳｉＧｅ層３の端部の一部を露出させる開口面を支持体膜９に形成する工程と、ＢとＣとを含む犠牲ＳｉＧｅ層３を開口面を介してエッチングすることにより、Ｓｉ層５下に空洞部を形成する工程と、空洞部内にＳｉＯ２膜を形成する工程と、を含む。空洞部を形成する際に、犠牲ＳｉＧｅ層３のエッチングの選択比をさらに高めることが可能である。
【選択図】 図２
【解決手段】 Ｓｉ基板１の表面の一部に犠牲ＳｉＧｅ層３を形成する工程と、犠牲ＳｉＧｅ層３にエッチング速度を向上させるボロン（Ｂ）と、Ｂの拡散を抑制するカーボン（Ｃ）とを含ませる工程と、犠牲ＳｉＧｅ層３上にＳｉ層５を形成する工程と、Ｓｉ層５が覆われるようにしてＳｉ基板１上に支持体膜９を形成する工程と、犠牲ＳｉＧｅ層３の端部の一部を露出させる開口面を支持体膜９に形成する工程と、ＢとＣとを含む犠牲ＳｉＧｅ層３を開口面を介してエッチングすることにより、Ｓｉ層５下に空洞部を形成する工程と、空洞部内にＳｉＯ２膜を形成する工程と、を含む。空洞部を形成する際に、犠牲ＳｉＧｅ層３のエッチングの選択比をさらに高めることが可能である。
【選択図】 図２
Description
本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
現在、半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ（ＳＯＩ）技術の開発が盛んである。ＳＯＩ基板を用いたデバイスでは、トランジスタが持つ寄生容量を大幅に削減できるため、従来のデバイスより高速で、且つ低消費電力の特性が得られることが知られている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
その一方で、ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている。
例えば、非特許文献１に開示されているＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄｓ）技術は、上記提案されている方法の一つである。ＳＢＳＩ技術によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板の所望とする領域のみＳＯＩ構造とすることが出来、安価で高性能なＳＯＩデバイスを実現可能とする技術である。
具体的には、Ｓｉ基板上にＳｉＧｅ層とＳｉ層とを順次（選択）エピタキシャル成長させる。次に、Ｓｉ層とＳｉＧｅ層とのエッチングの選択比の違いを利用して、ＳｉＧｅ層のみを横方向からエッチングして除去し、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉを熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ２層を埋め込み、これをＢＯＸ層とする。
Ｔ，Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
Ｔ，Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、上述したＳＢＳＩ技術では、Ｓｉ層とＳｉＧｅ層とのエッチングの選択比はせいぜい１：１００程度であり、ＳｉＧｅ層だけでなくＳｉ層も多少削られていた。つまり、Ｓｉ層とＳｉＧｅ層とのエッチングの選択比には限界があり、Ｓｉ層を削らずにＳｉＧｅ層だけを横方向へ広くエッチングするということができなかった。このため、ＳＢＳＩ技術では、ＳＯＩ構造領域の大面積化が困難であった（問題点）。
本発明は、このような事情に鑑みてなされたものであって、ＳＯＩ構造領域の大面積化を可能とした半導体基板の製造方法及び、半導体装置の製造方法の提供を目的とする。
〔発明１〕 上記目的を達成するために、発明１の半導体基板の製造方法は、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子を含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである、
ここで、「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層である。また、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「速度向上因子」は例えばボロン（Ｂ）である。
ここで、「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層である。また、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「速度向上因子」は例えばボロン（Ｂ）である。
発明１の半導体基板の製造方法によれば、空洞部を形成する際に、速度向上因子によって第１半導体層を速くエッチングすることができるので、第２半導体層に対する第１半導体層のエッチングの選択比を高めることが可能である。このため、第２半導体層をあまりエッチングしないで、第１半導体層だけを横方向へ広くエッチングすることが可能であり、ＳＯＩ構造領域の大面積化が可能である。
〔発明２〕 発明２の半導体基板の製造方法は、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子と前記拡散抑制因子とを含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
ここで、第１半導体層内での速度向上因子の拡散係数が大きい場合には、途中の熱工程（例えば、第２半導体層の形成工程や、絶縁膜の形成工程、埋め込み酸化膜の形成工程等）で、第１半導体中の速度向上因子が上側の第２半導体層や下側の半導体基板へ拡散してしまうおそれがある。
発明２の半導体基板の製造方法によれば、空洞部を形成する際に、速度向上因子によって第１半導体層を速くエッチングすることができる。しかも、拡散抑制因子によって速度向上因子の第２半導体層や半導体基板への拡散は抑制されるので、第２半導体層を速くエッチングしないようにすることができる。従って、発明１と比べて、第１半導体層のエッチングの選択比をさらに高めることが可能であり、第１半導体層だけを横方向へより広くエッチングすることが可能である。半導体基板においてＳＯＩ構造領域の大面積化が可能である。
発明２の半導体基板の製造方法によれば、空洞部を形成する際に、速度向上因子によって第１半導体層を速くエッチングすることができる。しかも、拡散抑制因子によって速度向上因子の第２半導体層や半導体基板への拡散は抑制されるので、第２半導体層を速くエッチングしないようにすることができる。従って、発明１と比べて、第１半導体層のエッチングの選択比をさらに高めることが可能であり、第１半導体層だけを横方向へより広くエッチングすることが可能である。半導体基板においてＳＯＩ構造領域の大面積化が可能である。
〔発明３〕 発明３の半導体基板の製造方法は、発明２の半導体基板の製造方法において、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、前記第１半導体層内で前記速度向上因子の分布と前記拡散抑制因子の分布とが重なり合ように、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とするものである。
このような構成であれば、第１半導体層内での速度向上因子の拡散が抑えられるので、第２半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
このような構成であれば、第１半導体層内での速度向上因子の拡散が抑えられるので、第２半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
〔発明４〕 発明４の半導体基板の製造方法は、発明２又は発明３の半導体基板の製造方法において、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、深さ方向で前記速度向上因子の分布のピークの両側に前記拡散抑制因子の分布のピークがくるように、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とするものである。
ここで、「深さ方向で速度向上因子の分布のピークの両側に拡散抑制因子の分布のピークがくるように」とは、即ち、「拡散抑制因子の分布のピークを深さ方向で少なくとも２つ以上形成し、形成したピークのうちの一のピークと他のピークとによって、速度向上因子の分布のピークを挟むように」ということである。
発明４の半導体基板の製造方法によれば、途中の熱工程（例えば、第２半導体層の形成工程や、絶縁膜の形成工程、埋め込み酸化膜の形成工程等）を経た後でも、速度向上因子の拡散する範囲は、その両側に分布のピークをもつ拡散抑制因子によって第１半導体層内にほぼ限定される。従って、第２半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
発明４の半導体基板の製造方法によれば、途中の熱工程（例えば、第２半導体層の形成工程や、絶縁膜の形成工程、埋め込み酸化膜の形成工程等）を経た後でも、速度向上因子の拡散する範囲は、その両側に分布のピークをもつ拡散抑制因子によって第１半導体層内にほぼ限定される。従って、第２半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
〔発明５〕 発明５の半導体基板の製造方法は、発明２から発明４の何れか一の半導体基板の製造方法において、前記速度向上因子はボロンであり、且つ前記拡散抑制因子はカーボンであることを特徴とするものである。
ここで、Ｂは通常、格子間原子を介して（即ち、Ｂからみてエネルギーの低い所）熱拡散する傾向がある。また、カーボン（Ｃ）には、格子間原子を捕獲し易いという性質がある。
発明５の半導体基板の製造方法によれば、ＢとＣとを含む第１半導体中では、Ｃによって格子間原子が減少し、Ｂは格子間原子が少ないので多少の熱工程を経てもそれほど拡散しない。従って、Ｂの多くを第１半導体層中に残留させることができる。
ここで、Ｂは通常、格子間原子を介して（即ち、Ｂからみてエネルギーの低い所）熱拡散する傾向がある。また、カーボン（Ｃ）には、格子間原子を捕獲し易いという性質がある。
発明５の半導体基板の製造方法によれば、ＢとＣとを含む第１半導体中では、Ｃによって格子間原子が減少し、Ｂは格子間原子が少ないので多少の熱工程を経てもそれほど拡散しない。従って、Ｂの多くを第１半導体層中に残留させることができる。
〔発明６〕 発明６の半導体基板の製造方法は、発明２から発明５の何れか一の半導体基板の製造方法において、前記カーボンの濃度は、前記第１半導体層中の格子間原子濃度に合わせて、１×１０１７〜１×１０２２［ｃｍ−３］の範囲で設定される事を特徴とするものである。
ここで、「格子間原子濃度に合わせて」とは、格子間原子濃度の大小の傾向に合わせて、ということである。格子間原子濃度の大小の傾向に合わせて、カーボンの濃度を上記範囲内で大きく又は小さく設定するということを意味し、必ずしも、格子間原子濃度の数値とカーボン濃度の数値とを一致させることを意味するものではない。
例えば、格子間原子の濃度が小さい場合には、カーボンの濃度を１０１７〜１０１８［ｃｍ−３］付近に設定する。また、格子間原子の濃度が大きい場合には、カーボンの濃度を１０２１〜１０２２［ｃｍ−３］付近に設定する。さらに、格子間原子の濃度が中くらいであれば、カーボンの濃度を１０１９〜１０２０［ｃｍ−３］付近に設定する。
ここで、「格子間原子濃度に合わせて」とは、格子間原子濃度の大小の傾向に合わせて、ということである。格子間原子濃度の大小の傾向に合わせて、カーボンの濃度を上記範囲内で大きく又は小さく設定するということを意味し、必ずしも、格子間原子濃度の数値とカーボン濃度の数値とを一致させることを意味するものではない。
例えば、格子間原子の濃度が小さい場合には、カーボンの濃度を１０１７〜１０１８［ｃｍ−３］付近に設定する。また、格子間原子の濃度が大きい場合には、カーボンの濃度を１０２１〜１０２２［ｃｍ−３］付近に設定する。さらに、格子間原子の濃度が中くらいであれば、カーボンの濃度を１０１９〜１０２０［ｃｍ−３］付近に設定する。
〔発明７〕 発明７の半導体基板の製造方法は、発明２から発明４の何れか一の半導体基板の製造方法において、前記拡散抑制因子はフッ素であることを特徴とするものである。
〔発明８〕 発明８の半導体基板の製造方法は、発明１から発明７の半導体基板の製造方法において、前記第１半導体層を形成する前に、前記半導体基板の表面に高純度半導体層を形成する工程を含み、前記第１半導体層を形成する工程では、前記高純度半導体層上に前記第１半導体層を形成することを特徴とするものである。
このような構成であれば、本来半導体基板中に内在する格子間原子が、高純度半導体層の存在により第１半導体層へ直接拡散していく事が抑制できる為、第１半導体層を可能な限り格子間原子の無い層とすることができる。
このような構成であれば、本来半導体基板中に内在する格子間原子が、高純度半導体層の存在により第１半導体層へ直接拡散していく事が抑制できる為、第１半導体層を可能な限り格子間原子の無い層とすることができる。
〔発明９〕 発明９の半導体装置の製造方法は、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子を含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、前記埋め込み酸化膜上の前記第２半導体層にトランジスタを形成する工程と、を含むことを特徴とするものである。
このような構成であれば、空洞部を形成する際に、速度向上因子によって第１半導体層を速くエッチングすることができるので、第２半導体層に対する第１半導体層のエッチングの選択比を高めることが可能である。このため、第２半導体層をあまりエッチングしないで、第１半導体層だけを横方向へ広くエッチングすることが可能であり、ＳＯＩ構造領域の大面積化が可能である。
これにより、半導体基板にＳＯＩ構造のトランジスタ（以下、「ＳＯＩトランジスタ」という。）を多く形成することが可能である。
これにより、半導体基板にＳＯＩ構造のトランジスタ（以下、「ＳＯＩトランジスタ」という。）を多く形成することが可能である。
〔発明１０〕 発明１０の半導体装置の製造方法は、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子と前記拡散抑制因子とを含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、前記埋め込み酸化膜上の前記第２半導体層にトランジスタを形成する工程と、を含むことを特徴とするものである。
このような構成であれば、空洞部を形成する際に、速度向上因子によって第１半導体層を速くエッチングすることができる。しかも、拡散抑制因子によって速度向上因子の第２半導体層や半導体基板への拡散は抑制されるので、第２半導体層を速くエッチングしないようにすることができる。従って、発明１と比べて、第１半導体層のエッチングの選択比をさらに高めることが可能であり、第１半導体層だけを横方向へより広くエッチングすることが可能である。
これにより、半導体基板においてＳＯＩ構造領域の大面積化が可能であり、ＳＯＩトランジスタを多く形成することが可能である。また、空洞部を形成する際に、第１半導体層を十分にオーバーエッチングすることができるので、パーティクルの発生を抑えることができる。これにより、ＳＯＩトランジスタの歩留まりを向上させることができる。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図であり、図２（Ａ）、図３（Ａ）及び図４（Ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図である。また、図２（Ｂ）は図２（Ａ）のＸ１−Ｘ１′矢視断面図であり、図２（Ｃ）は図２（Ａ）のＹ１−Ｙ１ ′矢視断面図である。さらに、図３（Ｂ）は図３（Ａ）のＸ２−Ｘ２′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ２−Ｙ２ ′矢視断面図である。また、図４（Ｂ）は図４（Ａ）のＸ３−Ｘ３′矢視断面図であり、図４（Ｃ）は図４（Ａ）のＹ３−Ｙ３ ′矢視断面図である。
図１は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図であり、図２（Ａ）、図３（Ａ）及び図４（Ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図である。また、図２（Ｂ）は図２（Ａ）のＸ１−Ｘ１′矢視断面図であり、図２（Ｃ）は図２（Ａ）のＹ１−Ｙ１ ′矢視断面図である。さらに、図３（Ｂ）は図３（Ａ）のＸ２−Ｘ２′矢視断面図であり、図３（Ｃ）は図３（Ａ）のＹ２−Ｙ２ ′矢視断面図である。また、図４（Ｂ）は図４（Ａ）のＸ３−Ｘ３′矢視断面図であり、図４（Ｃ）は図４（Ａ）のＹ３−Ｙ３ ′矢視断面図である。
図１（Ａ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、ボロン（Ｂ）原子とカーボン（Ｃ）原子とを含む犠牲ＳｉＧｅ層３を形成し、その上にＳｉ層５を形成する。犠牲ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長（又は、選択エピタキシャル成長）によって形成する。
ここで、ＳｉＧｅ中にＢを含ませると、ＳｉＧｅとＳｉの選択エッチ比が向上する（つまり、ＳｉＧｅがエッチングされ易くなる。）が、ＢはＳｉＧｅ等の半導体中で拡散係数が大きく、途中の熱工程（Ｓｉ層５のエピタキシャル成長、ＣＶＤ、酸化などの工程）で拡散しやすい。そのため、Ｂの熱拡散を考慮すると、ＳｉＧｅ中にＢを含ませただけでは、必ずしも選択比向上の効果が得られるとは言えない面がある。そこで、本実施の形態では、犠牲ＳｉＧｅ層３をエピタキシャル成長させる際に、犠牲ＳｉＧｅ層３中にＢとＣの両方を含ませる。
ここで、ＳｉＧｅ中にＢを含ませると、ＳｉＧｅとＳｉの選択エッチ比が向上する（つまり、ＳｉＧｅがエッチングされ易くなる。）が、ＢはＳｉＧｅ等の半導体中で拡散係数が大きく、途中の熱工程（Ｓｉ層５のエピタキシャル成長、ＣＶＤ、酸化などの工程）で拡散しやすい。そのため、Ｂの熱拡散を考慮すると、ＳｉＧｅ中にＢを含ませただけでは、必ずしも選択比向上の効果が得られるとは言えない面がある。そこで、本実施の形態では、犠牲ＳｉＧｅ層３をエピタキシャル成長させる際に、犠牲ＳｉＧｅ層３中にＢとＣの両方を含ませる。
Ｂは通常、格子間原子を介して（即ち、Ｂからみてエネルギーの低い所）熱拡散する傾向がある。また、Ｃには、格子間原子を捕獲し易いという性質がある。そのため、ＢとＣとを含むＳｉＧｅ中では、Ｃによって格子間原子が減少し、Ｂは格子間原子が少ないので多少の熱工程を経てもそれほど拡散せず、Ｂの多くがＳｉＧｅ中に留まり続ける。ＳｉＧｅ中でのＣ濃度は、その格子間原子密度に合わせて１×１０１７〜１０２２［ｃｍ−３］程度に設定するのが良いが、本実施例ではＳｉＧｅ中でのＣ濃度を１×１０１９〜１０２０［ｃｍ−３］程度とした。また本実施例ではＢの拡散抑制因子としてＣを用いたが、本発明はこれに限るものではない。フッ素なども格子間原子を捕獲する性質があるという報告もあり、このような原子を拡散抑制因子として用いればよい。
つまり、Ｂは犠牲ＳｉＧｅ層３のエッチング速度を向上させる速度向上因子として働き、ＣはＢの拡散を抑制する拡散抑制因子として働く。そのため、ＢとＣとを含む犠牲ＳｉＧｅ層３は、途中の熱工程を経た後も、その上下を挟むＳｉ基板１やＳｉ層５に対してＢの分布をおよそ急峻に維持し続けることができる。このようなＢとＣとを含む犠牲ＳｉＧｅ層３のエピタキシャル成長は、例えば、ジシランガス、ゲルマンガス、ジボランガス、ジメチルシランガス、等を用いて行う。また、Ｂの濃度はジボランガスの流量で、Ｃの濃度はジメチルシランガスの流量でそれぞれ調整する。
なお、この犠牲ＳｉＧｅ層３のエピタキシャル成長では、例えば、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとを一致させることで、図５（Ａ）に示すように、Ｂの分布とＣの分布とを重ね合わせておく。犠牲ＳｉＧｅ層３およびＳｉ層５の膜厚は、例えば１０〜２００［ｎｍ］程度である。
次に、図１（Ａ）に示すように、ＣＶＤなどの方法により、犠牲ＳｉＧｅ層３上にシリコン酸化（ＳｉＯ２）膜７を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、図１（Ｂ）に示すように、犠牲ＳｉＧｅ層３、Ｓｉ層５およびＳｉＯ２膜７をパターニングすることにより、ＳＯＩ構造となるアクティブ領域以外の半導体基板１を露出させる。
次に、図１（Ａ）に示すように、ＣＶＤなどの方法により、犠牲ＳｉＧｅ層３上にシリコン酸化（ＳｉＯ２）膜７を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、図１（Ｂ）に示すように、犠牲ＳｉＧｅ層３、Ｓｉ層５およびＳｉＯ２膜７をパターニングすることにより、ＳＯＩ構造となるアクティブ領域以外の半導体基板１を露出させる。
次に、図１（Ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１上の全面に支持体膜９を形成する。この支持体膜９は、Ｓｉ層５下に空洞部を形成する際にＳｉ層５を支持するための膜であり、その膜の材料は例えば、シリコン室化膜またはシリコン酸化膜等である。
次に、図２（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支特体膜をパターニングすることにより、犠牲ＳｉＧｅ層３の側面（端部）の一部を露出させる開口面を形成する。ここで、犠牲ＳｉＧｅ層３の側面の一部を露出させる場合、犠牲ＳｉＧｅ層３の側面の残りの一部は支持体膜９で覆われたままにする。
次に、図２（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支特体膜をパターニングすることにより、犠牲ＳｉＧｅ層３の側面（端部）の一部を露出させる開口面を形成する。ここで、犠牲ＳｉＧｅ層３の側面の一部を露出させる場合、犠牲ＳｉＧｅ層３の側面の残りの一部は支持体膜９で覆われたままにする。
次に、図３（Ａ）〜（Ｃ）に示すように、支持体膜９に形成された開口面を介してフッ硝酸等のエッチング液を犠牲ＳｉＧｅ層３およびＳｉ層５に接触させることにより、ＳｉＧｅ層をエッチングして除去し、Ｓｉ基板１とＳｉ層５との間に空洞部１１を形成する。
ここでは、犠牲ＳｉＧｅ層３の側面の残りの一部は支持体膜９で覆われたままであり、それゆえ、犠牲ＳｉＧｅ層３が除去された場合においても、支持体膜９によってＳｉ層５及びＳｉＯ２膜７はＳｉ基板１上で支持された状態を維持することができる。
ここでは、犠牲ＳｉＧｅ層３の側面の残りの一部は支持体膜９で覆われたままであり、それゆえ、犠牲ＳｉＧｅ層３が除去された場合においても、支持体膜９によってＳｉ層５及びＳｉＯ２膜７はＳｉ基板１上で支持された状態を維持することができる。
図５（Ｂ）は、途中の熱工程を経た後のＢとＣの分布の一例を示す図である。犠牲ＳｉＧｅ層３を形成してから空洞部１１を形成するまでの途中の熱工程で、ＣはＳｉ基板１側とＳｉ層５側とに熱拡散しているが、ＢはＣの存在によって犠牲ＳｉＧｅ層３中での熱拡散が抑制されており、図５（Ｂ）に示すように、Ｓｉ基板１やＳｉ層５方向にあまり拡散していない。
従って、空洞部１１を形成する工程では、犠牲ＳｉＧｅ層３を速くエッチングすることができ、且つＳｉ層５を速くエッチングしないようにすることができる。これにより、空洞部１１を形成する際に犠牲ＳｉＧｅ層３だけを横方向へより広くエッチングすることが可能である。
次に、Ｓｉ基板１およびＳｉ層５の熱酸化を行う。これより、図４（Ａ）〜（Ｃ）に、Ｓｉ基板１とＳｉ層５との間の空洞部を埋め込むようにしてＳｉＯ２膜１３が形成される。ＳｉＯ２膜１３による空洞部の埋め込みが十分でない場合には、熱酸化の後でＣＶＤなどの方法により空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。
次に、Ｓｉ基板１およびＳｉ層５の熱酸化を行う。これより、図４（Ａ）〜（Ｃ）に、Ｓｉ基板１とＳｉ層５との間の空洞部を埋め込むようにしてＳｉＯ２膜１３が形成される。ＳｉＯ２膜１３による空洞部の埋め込みが十分でない場合には、熱酸化の後でＣＶＤなどの方法により空洞部内にＳｉＯ２膜等を堆積させるようにしても良い。
その後、Ｓｉ基板１上の全面に酸化膜（図示せず）を堆積する。そして、ＣＭＰ（化学的機械的研磨）を行うことにより酸化膜を平坦化し、Ｓｉ層５の表面を露出させる。次に、Ｓｉ層５の表面の熱酸化を行うことにより、Ｓｉ層５の表面にゲート絶縁膜（図示せず）を形成する。そして、ゲート絶縁膜が形成されたＳｉ層５上にゲート電極（図示せず）を形成する。また、このゲート電極等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、ソース及びドレイン（図示せず）を形成し、Ｓｉ基板１にＳＯＩトランジスタを完成させる。
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、空洞部１１を形成する際に、Ｂによって犠牲ＳｉＧｅ層３を速くエッチングすることができる。しかも、ＣによってＢのＳｉ層５やＳｉ基板１への拡散は抑制されるので、Ｓｉ層５を速くエッチングしないようにすることができる。従って、発明１と比べて、犠牲ＳｉＧｅ層３のエッチングの選択比をさらに高めることが可能であり、犠牲ＳｉＧｅ層３だけを横方向へより広くエッチングすることが可能である。
これにより、ＳｉＧｅ選択エッチに高選択比を得る事が可能となり、Ｓｉ基板１においてＳＯＩ構造領域の大面積化が可能となる。高面積で、欠陥の少ないＳＯＩ領域を通常のバルクウエーハ上に形成することができ、バルクウエーハ上にＳＯＩトランジスタを多く形成することが可能となる。それゆえ、低消費と高耐圧を両立した低消費Ｍｉｘｅｄ−Ｓｉｇｎａｌｅｄ集積回路が実現できる。安価で、低消費電力なデバイスの提供が可能となる。
また、空洞部１１を形成する際に、犠牲ＳｉＧｅ層３を十分にオーバーエッチングすることができるので、パーティクルの発生を抑えることができる。これにより、ＳＯＩトランジスタの歩留まりを向上させることができる。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、犠牲ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、ボロン（Ｂ）が本発明の「速度向上因子」に対応し、カーボン（Ｃ）が本発明の「拡散抑制因子」に対応している。さらに、Ｓｉ層５が本発明の「第２半導体層」に対応し、支持体膜９が本発明の「絶縁膜」に対応している。また、ＳｉＯ２膜１３が本発明の「埋め込み酸化膜」に対応している。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、犠牲ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、ボロン（Ｂ）が本発明の「速度向上因子」に対応し、カーボン（Ｃ）が本発明の「拡散抑制因子」に対応している。さらに、Ｓｉ層５が本発明の「第２半導体層」に対応し、支持体膜９が本発明の「絶縁膜」に対応している。また、ＳｉＯ２膜１３が本発明の「埋め込み酸化膜」に対応している。
なお、この実施の形態では、犠牲ＳｉＧｅ層３をエピタキシャル成長により形成する際に、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとを一致させることで、図５（Ａ）に示すように、Ｂの分布とＣの分布とを重ね合わせる場合について説明した。
しかしながら、この犠牲ＳｉＧｅ層３を形成する工程では、図６（Ａ）に示すように、深さ方向でＢの分布のピークの両側にＣの分布のピークがくるようにしても良い。このようなピークのズレは、例えばエピタキシャル成長時に変調ドープを行う、又は、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとをずらすことで、実現可能である。図６（Ａ）に示すような分布であれば、途中の熱工程を経た後でも図６（Ｂ）に示すように、Ｂの拡散する範囲は、その両側に分布のピークをもつＣによって犠牲ＳｉＧｅ層３内にほぼ限定される。従って、Ｓｉ層５及びＳｉ基板１へのＢの拡散を効率良く抑制することができる。
しかしながら、この犠牲ＳｉＧｅ層３を形成する工程では、図６（Ａ）に示すように、深さ方向でＢの分布のピークの両側にＣの分布のピークがくるようにしても良い。このようなピークのズレは、例えばエピタキシャル成長時に変調ドープを行う、又は、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとをずらすことで、実現可能である。図６（Ａ）に示すような分布であれば、途中の熱工程を経た後でも図６（Ｂ）に示すように、Ｂの拡散する範囲は、その両側に分布のピークをもつＣによって犠牲ＳｉＧｅ層３内にほぼ限定される。従って、Ｓｉ層５及びＳｉ基板１へのＢの拡散を効率良く抑制することができる。
また、この実施の形態では、Ｓｉ基板１の上に犠牲ＳｉＧｅ層３を直接形成する場合について説明したが、Ｓｉ基板１と犠牲ＳｉＧｅ層３との間にバッファ層として高純度Ｓｉ層（本発明の「高純度半導体層」に対応）を形成しても良い。即ち、Ｓｉ基板１上に高純度Ｓｉ層を形成し、その上に犠牲ＳｉＧｅ層３を形成する。この高純度Ｓｉ層は、例えばエピタキシャル成長により形成する。
このような構成であれば、Ｓｉ基板１側から犠牲ＳｉＧｅ層３へ格子間原子が直接拡散していく事が抑えられるため、犠牲ＳｉＧｅ層３を可能な限り格子間原子の無い層とすることができる。従って、Ｂの拡散をさらに抑制することができる。
さらに、この実施の形態では、「半導体基板」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板１および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
さらに、この実施の形態では、「半導体基板」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板１および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
１ Ｓｉ基板、３ 犠牲ＳｉＧｅ層、５ Ｓｉ層、７ ＳｉＯ２膜、９ 支持体膜、１１ 空洞部、１３ （埋め込み）ＳｉＯ２膜
Claims (10)
- 半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、
前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子を含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。 - 半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、
前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子と前記拡散抑制因子とを含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。 - 前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、
前記第１半導体層内で前記速度向上因子の分布と前記拡散抑制因子の分布とが重なり合ように、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とする請求項２に記載の半導体基板の製造方法。 - 前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、
深さ方向で前記速度向上因子の分布のピークの両側に前記拡散抑制因子の分布のピークがくるように、前記第１半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とする請求項２又は請求項３に記載の半導体基板の製造方法。 - 前記速度向上因子はボロンであり、且つ前記拡散抑制因子はカーボンであ
ることを特徴とする請求項２から請求項４の何れか一項に記載の半導体基板の製造方法。 - 前記カーボンの濃度は、前記第１半導体層中の格子間原子濃度に合わせて、１×１０１７〜１×１０２２［ｃｍ−３］の範囲で設定される事を特徴とする請求項２から請求項５の何れか一項に記載の半導体基板の製造方法。
- 前記拡散抑制因子はフッ素であることを特徴とする請求項２から請求項４の何れか一項に記載の半導体基板の製造方法。
- 前記第１半導体層を形成する前に、前記半導体基板の表面に高純度半導体層を形成する工程を含み、
前記第１半導体層を形成する工程では、前記高純度半導体層上に前記第１半導体層を形成することを特徴とする請求項１から請求項７の何れか一項に記載の半導体基板の製造方法。 - 半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、
前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子を含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、
前記埋め込み酸化膜上の前記第２半導体層にトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、
前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子と前記拡散抑制因子とを含む前記第１半導体層を前記開口面を介してエッチングすることにより、前記第２半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、
前記埋め込み酸化膜上の前記第２半導体層にトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005192034A JP4867216B2 (ja) | 2005-06-30 | 2005-06-30 | 半導体基板の製造方法及び、半導体装置の製造方法 |
| US11/479,247 US20070004212A1 (en) | 2005-06-30 | 2006-06-29 | Method for manufacturing a semiconductor substrate and method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005192034A JP4867216B2 (ja) | 2005-06-30 | 2005-06-30 | 半導体基板の製造方法及び、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007012884A true JP2007012884A (ja) | 2007-01-18 |
| JP4867216B2 JP4867216B2 (ja) | 2012-02-01 |
Family
ID=37590173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005192034A Expired - Fee Related JP4867216B2 (ja) | 2005-06-30 | 2005-06-30 | 半導体基板の製造方法及び、半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070004212A1 (ja) |
| JP (1) | JP4867216B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014017063A1 (ja) * | 2012-07-24 | 2014-01-30 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法及び複合基板の製造方法 |
| CN110957257A (zh) * | 2018-09-26 | 2020-04-03 | 台湾积体电路制造股份有限公司 | 绝缘体上半导体衬底、其形成方法以及集成电路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128428A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US8017505B2 (en) * | 2006-11-30 | 2011-09-13 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
| WO2008087576A1 (en) * | 2007-01-16 | 2008-07-24 | Nxp B.V. | Semiconductor substrate processing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137730A (ja) * | 1990-09-28 | 1992-05-12 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| WO2004068588A1 (ja) * | 2003-01-31 | 2004-08-12 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4134545B2 (ja) * | 2001-10-02 | 2008-08-20 | 日本電気株式会社 | 半導体装置 |
| JP4004448B2 (ja) * | 2003-09-24 | 2007-11-07 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP4367357B2 (ja) * | 2005-02-28 | 2009-11-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-06-30 JP JP2005192034A patent/JP4867216B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-29 US US11/479,247 patent/US20070004212A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137730A (ja) * | 1990-09-28 | 1992-05-12 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| WO2004068588A1 (ja) * | 2003-01-31 | 2004-08-12 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005036638A1 (ja) * | 2003-10-10 | 2005-04-21 | Tokyo Institute Of Technology | 半導体基板、半導体装置及び半導体基板の作製方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014017063A1 (ja) * | 2012-07-24 | 2014-01-30 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法及び複合基板の製造方法 |
| CN110957257A (zh) * | 2018-09-26 | 2020-04-03 | 台湾积体电路制造股份有限公司 | 绝缘体上半导体衬底、其形成方法以及集成电路 |
| CN110957257B (zh) * | 2018-09-26 | 2024-04-12 | 台湾积体电路制造股份有限公司 | 绝缘体上半导体衬底、其形成方法以及集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070004212A1 (en) | 2007-01-04 |
| JP4867216B2 (ja) | 2012-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI505402B (zh) | 在塊體半導體材料上形成隔離鰭結構的方法 | |
| JP4670524B2 (ja) | 半導体装置の製造方法 | |
| JP4737378B2 (ja) | 半導体装置の製造方法 | |
| JP4029884B2 (ja) | 半導体装置の製造方法 | |
| JP4867216B2 (ja) | 半導体基板の製造方法及び、半導体装置の製造方法 | |
| JP2006093268A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| US7541258B2 (en) | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device | |
| JP2007165677A (ja) | 半導体基板の製造方法及び半導体装置 | |
| JP4678163B2 (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP2008028359A (ja) | 半導体装置の製造方法 | |
| JP2006253182A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006210552A (ja) | 半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| JP2006344769A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7847352B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2006156731A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP2007035702A (ja) | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 | |
| JP2007042877A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4806939B2 (ja) | 半導体装置の製造方法 | |
| JP2007149804A (ja) | 半導体基板の製造方法及び半導体装置の製造方法、半導体装置 | |
| JP2007207960A (ja) | 半導体基板、半導体基板の製造方法及び半導体装置 | |
| JP4670490B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2007035675A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006100322A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| JP2007299977A (ja) | 半導体装置の製造方法 | |
| JP2007207825A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111031 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |