JP2014026999A - 半導体装置、テンプレート基板、半導体装置の製造方法 - Google Patents
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Abstract
【課題】所望の性能を有する半導体装置、この半導体装置に使用されるテンプレート基板、半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、下地基板１１および下地基板１１に加熱接合された閃亜鉛鉱型構造の単結晶から構成される半導体層１２を含むテンプレート基板と、このテンプレート基板の半導体層１２上に単結晶の半導体層１３１〜１３３を成長させることで得られたデバイス構造１３とを含む。
【選択図】図１
Description
本発明は、半導体装置、テンプレート基板、半導体装置の製造方法に関する。
従来、シリコン基板等の下地基板上に化合物半導体デバイスを作製する方法としては、以下のような方法がある。
下地基板上に化合物半導体を気相成長法あるいは分子線エピタキシー法等の成長技術によって直接成長させ、デバイス作製を行う（特許文献１参照）。
下地基板上に化合物半導体を気相成長法あるいは分子線エピタキシー法等の成長技術によって直接成長させ、デバイス作製を行う（特許文献１参照）。
なお、本願の背景技術を記載した文献としては、特許文献２，３もある。
しかしながら、従来の方法で製造された半導体装置においては、以下のような課題が生じることがわかった。
下地基板と化合物半導体の格子定数差等の問題により、高品質な化合物半導体を得ることが困難である。
下地基板と化合物半導体の格子定数差等の問題により、高品質な化合物半導体を得ることが困難である。
本発明によれば、
下地基板およびこの下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層を含むテンプレート基板と、
前記テンプレート基板の前記第一の単結晶半導体層上で成長した、第二の単結晶半導体層を含むデバイス構造とを含む半導体装置が提供される。
下地基板およびこの下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層を含むテンプレート基板と、
前記テンプレート基板の前記第一の単結晶半導体層上で成長した、第二の単結晶半導体層を含むデバイス構造とを含む半導体装置が提供される。
このような半導体装置では、閃亜鉛鉱型構造の第一の単結晶半導体層は、下地基板に加熱接合されている。そのため、この第一の単結晶半導体層の下地基板側と反対側の表面には、下地基板と第一の単結晶半導体層との格子不整合に起因する歪等が発生しにくい。そのため、第一の単結晶半導体層上で成長したデバイス構造を所望の性能のものとすることができる。
なお、第二の単結晶半導体層は、第一の単結晶半導体層上に直接形成されていてもよく、また、他の半導体層等を介して形成されていてもよい。
また、本発明の半導体装置では、テンプレート基板において、加熱接合性のよい閃亜鉛鉱型構造の第一の単結晶半導体層を採用している。これにより、製造安定性に優れた半導体装置を提供できる。
なお、第二の単結晶半導体層は、第一の単結晶半導体層上に直接形成されていてもよく、また、他の半導体層等を介して形成されていてもよい。
また、本発明の半導体装置では、テンプレート基板において、加熱接合性のよい閃亜鉛鉱型構造の第一の単結晶半導体層を採用している。これにより、製造安定性に優れた半導体装置を提供できる。
さらに、本発明によれば、上述した半導体装置に使用されるテンプレート基板を提供することができる。
すなわち、本発明によれば、
単結晶半導体層を含むデバイス構造を積層するためのテンプレート基板であって、
下地基板と、
この下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層とを備えるテンプレート基板を提供することができる。
単結晶半導体層を含むデバイス構造を積層するためのテンプレート基板であって、
下地基板と、
この下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層とを備えるテンプレート基板を提供することができる。
また、本発明によれば、上述した半導体装置の製造方法も提供できる。
すなわち、本発明によれば、
下地基板を用意する工程と、
前記下地基板に、閃亜鉛鉱型構造の第一の単結晶半導体層を加熱接合し、前記下地基板と前記第一の単結晶半導体層とを含むテンプレート基板を得る工程と、
前記第一の単結晶半導体層上に、第二の単結晶半導体層を成長させて、デバイス構造を形成する工程とを含む半導体装置の製造方法も提供できる。
すなわち、本発明によれば、
下地基板を用意する工程と、
前記下地基板に、閃亜鉛鉱型構造の第一の単結晶半導体層を加熱接合し、前記下地基板と前記第一の単結晶半導体層とを含むテンプレート基板を得る工程と、
前記第一の単結晶半導体層上に、第二の単結晶半導体層を成長させて、デバイス構造を形成する工程とを含む半導体装置の製造方法も提供できる。
本発明によれば、所望の性能を有する半導体装置、この半導体装置に使用されるテンプレート基板、半導体装置の製造方法が提供される。
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。
（第一実施形態）
はじめに、図１を参照して本実施形態の半導体装置１の概要について説明する。図１は、半導体装置１の積層方向に沿った断面図である。
本実施形態の半導体装置１は、下地基板１１および下地基板１１に加熱接合された閃亜鉛鉱型構造の単結晶から構成される半導体層（第一の単結晶半導体層）１２を含むテンプレート基板と、このテンプレート基板の半導体層１２上に単結晶の半導体層１３１〜１３３を成長させることで得られたデバイス構造１３とを含む。
ここでデバイス構造は、デバイスの機能を奏する半導体層を備える構造体である。デバイス構造としては、光デバイス構造または電子デバイス構造があげられる。光デバイス構造、たとえば発光デバイス構造の場合には、一対のクラッド層およびこれらのクラッド層間に挟まれた発光層を有する構造となる。また、電子デバイス構造としては、たとえば、電子走行層と、電子供給層とを有する構造となる。本実施形態では、デバイス構造１３は発光デバイス構造である。
（第一実施形態）
はじめに、図１を参照して本実施形態の半導体装置１の概要について説明する。図１は、半導体装置１の積層方向に沿った断面図である。
本実施形態の半導体装置１は、下地基板１１および下地基板１１に加熱接合された閃亜鉛鉱型構造の単結晶から構成される半導体層（第一の単結晶半導体層）１２を含むテンプレート基板と、このテンプレート基板の半導体層１２上に単結晶の半導体層１３１〜１３３を成長させることで得られたデバイス構造１３とを含む。
ここでデバイス構造は、デバイスの機能を奏する半導体層を備える構造体である。デバイス構造としては、光デバイス構造または電子デバイス構造があげられる。光デバイス構造、たとえば発光デバイス構造の場合には、一対のクラッド層およびこれらのクラッド層間に挟まれた発光層を有する構造となる。また、電子デバイス構造としては、たとえば、電子走行層と、電子供給層とを有する構造となる。本実施形態では、デバイス構造１３は発光デバイス構造である。
下地基板１１は、半導体層１２とは異種材料で構成される基板である。下地基板１１としては、耐熱性の高いものが好ましく、たとえば、シリコン基板、ＳｉＯ２膜が設けられた基板、ガラス基板のいずれかを使用することができる。
ＳｉＯ２膜が設けられた基板を使用する場合には、図２に示すような構造となる。基板１１１（たとえば、シリコン基板）上に厚さ２〜１０μｍのＳｉＯ２膜１１２を形成する。ＳｉＯ２膜１１２は、基板１１１全面を被覆することが好ましい。そして、このＳｉＯ２膜１１２上に半導体層１２を加熱接合する。
ＳｉＯ２膜が設けられた基板を使用する場合には、図２に示すような構造となる。基板１１１（たとえば、シリコン基板）上に厚さ２〜１０μｍのＳｉＯ２膜１１２を形成する。ＳｉＯ２膜１１２は、基板１１１全面を被覆することが好ましい。そして、このＳｉＯ２膜１１２上に半導体層１２を加熱接合する。
半導体層１２は、閃亜鉛鉱型構造の単結晶から構成される。半導体層１２は、III-V族半導体層であることが好ましく、半導体層１２は、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含むことが好ましい。
たとえば、半導体層１２としては、ＩｎＰ層、ＧａＡｓ層、ＧａＰ層、ＩｎＡｓ層、ＩｎＧａＡｓ層、ＩｎＰＧａＡｓ層が挙げられる。
ここで、半導体層１２のデバイス構造１３側の表面粗さ（ＲＭＳ（二乗平均粗さ））は、１〜３０ｎｍであることが好ましい。表面粗さ（ＲＭＳ）は、より好ましくは、２０ｎｍ以下、さらに好ましくは１０ｎｍ以下である。
このようにすることで、デバイス構造１３の発光特性を向上させることができる。半導体層１２のデバイス構造１３側の表面全面が上述した表面粗さであってもよく、その一部が上述した表面粗さであってもよい。
なお、表面粗さ（ＲＭＳ：Root Mean Square）は、ＡＦＭ（原子間力顕微鏡）を用いて、１０μｍ角の領域を基準領域として測定することができ、測定曲線の平均線から測定曲線までの偏差の二乗を平均した値の平方根で示される値である。
たとえば、半導体層１２としては、ＩｎＰ層、ＧａＡｓ層、ＧａＰ層、ＩｎＡｓ層、ＩｎＧａＡｓ層、ＩｎＰＧａＡｓ層が挙げられる。
ここで、半導体層１２のデバイス構造１３側の表面粗さ（ＲＭＳ（二乗平均粗さ））は、１〜３０ｎｍであることが好ましい。表面粗さ（ＲＭＳ）は、より好ましくは、２０ｎｍ以下、さらに好ましくは１０ｎｍ以下である。
このようにすることで、デバイス構造１３の発光特性を向上させることができる。半導体層１２のデバイス構造１３側の表面全面が上述した表面粗さであってもよく、その一部が上述した表面粗さであってもよい。
なお、表面粗さ（ＲＭＳ：Root Mean Square）は、ＡＦＭ（原子間力顕微鏡）を用いて、１０μｍ角の領域を基準領域として測定することができ、測定曲線の平均線から測定曲線までの偏差の二乗を平均した値の平方根で示される値である。
半導体層１２の厚さは、たとえば、５００ｎｍ以上、２０００ｎｍ以下である。なかでも、半導体装置の小型化の観点から、８００ｎｍ以下であることが好ましい。
ここで本実施形態では、半導体層１２はｎ型半導体層であり、前述したIII-V族半導体層にｎ型不純物が添加されている。
また、半導体層１２上には、ｎ型電極１６が設けられている。
ここで、半導体層１２の下地基板１１と反対側の表面（デバイス構造１３が設けられた表面）は、結晶面で構成されている。
ここで本実施形態では、半導体層１２はｎ型半導体層であり、前述したIII-V族半導体層にｎ型不純物が添加されている。
また、半導体層１２上には、ｎ型電極１６が設けられている。
ここで、半導体層１２の下地基板１１と反対側の表面（デバイス構造１３が設けられた表面）は、結晶面で構成されている。
デバイス構造１３は、半導体層１２上に設けられたものであり、本実施形態では、発光機能を有する光デバイス構造である。
デバイス構造１３は、単結晶の閃亜鉛鉱型構造のIII-V族半導体層を積層した積層体であり、この積層体は、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む半導体層の積層体からなることが好ましい。
デバイス構造１３は、単結晶の閃亜鉛鉱型構造のIII-V族半導体層を積層した積層体であり、この積層体は、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む半導体層の積層体からなることが好ましい。
デバイス構造１３は、クラッド層１３１となるｎ型ＩｎＰ層、活性層である量子井戸層１３２、クラッド層１３３となるｐ型ＩｎＰ層とを備える。
クラッド層１３１は、たとえば、厚みが０．１〜１μｍ程度であり、ＩｎＰ層にｎ型不純物が添加されている。
クラッド層１３３は、たとえば、厚みが０．０５〜１μｍ程度であり、ＩｎＰ層にｐ型不純物が添加されている。クラッド層１３３上にはｐ型電極１７が接続されている。
量子井戸層１３２は、たとえば、５〜１０ｎｍのＧａＩｎＡｓ層と、５〜１０ｎｍのＩｎＰ層とをこの順に交互に積層した層である。量子井戸層１３２は、たとえば、ＧａＩｎＡｓ層と、ＩｎＰ層とをそれぞれ１０層交互に積層したものである。
クラッド層１３１は、たとえば、厚みが０．１〜１μｍ程度であり、ＩｎＰ層にｎ型不純物が添加されている。
クラッド層１３３は、たとえば、厚みが０．０５〜１μｍ程度であり、ＩｎＰ層にｐ型不純物が添加されている。クラッド層１３３上にはｐ型電極１７が接続されている。
量子井戸層１３２は、たとえば、５〜１０ｎｍのＧａＩｎＡｓ層と、５〜１０ｎｍのＩｎＰ層とをこの順に交互に積層した層である。量子井戸層１３２は、たとえば、ＧａＩｎＡｓ層と、ＩｎＰ層とをそれぞれ１０層交互に積層したものである。
なお、本実施形態では、電極１６を半導体層１２表面に設けたが、これに限らず、下地基板１１にｎ型の不純物をドープし、ｎ型の下地基板とし、下地基板１１の裏面（半導体層１２と反対側の面）に電極１６を設けてもよい。
ここで、デバイス構造の最上層の半導体層であるクラッド層１３３の電極１７側の表面の表面粗さ（ＲＭＳ）は、１〜３０ｎｍであることが好ましい。より好ましくは、２０ｎｍ以下、さらに好ましくは１０ｎｍ以下である。
このような表面粗さのクラッド層１３３は、テンプレート基板の半導体層１２の表面粗さを小さくすることにより、得られる。クラッド層１３３の表面全面が上述した表面粗さであってもよく、その一部が上述した表面粗さであってもよい。
このような表面粗さのクラッド層１３３は、テンプレート基板の半導体層１２の表面粗さを小さくすることにより、得られる。クラッド層１３３の表面全面が上述した表面粗さであってもよく、その一部が上述した表面粗さであってもよい。
以上のような半導体装置１は、次のようにして製造することができる。
はじめに、下地基板１１および半導体層１２からなるテンプレート基板を製造する。
まず、図３（ａ）に示すように、半導体層１２を層２０（基板２１および下地層２２で構成される）上にＭＯＶＰＥ法によりエピタキシャル成長させる。ここで、層２０の下地層２２は半導体層１２を成長させるための成長面が結晶面で構成される。また、層２０の基板２１，下地層２２は、閃亜鉛鉱型構造の単結晶から構成され、なかでも、III-V族半導体層であることが好ましく、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含むことが好ましい。ただし、後述するエッチングのしやすさを考慮し、層２０のうち半導体層１２に当接する下地層２２は、半導体層１２とは異なる組成、なかでも、前述したIII族元素あるいはV族元素として異なる元素を構成元素として含むものであることが好ましい。
はじめに、下地基板１１および半導体層１２からなるテンプレート基板を製造する。
まず、図３（ａ）に示すように、半導体層１２を層２０（基板２１および下地層２２で構成される）上にＭＯＶＰＥ法によりエピタキシャル成長させる。ここで、層２０の下地層２２は半導体層１２を成長させるための成長面が結晶面で構成される。また、層２０の基板２１，下地層２２は、閃亜鉛鉱型構造の単結晶から構成され、なかでも、III-V族半導体層であることが好ましく、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含むことが好ましい。ただし、後述するエッチングのしやすさを考慮し、層２０のうち半導体層１２に当接する下地層２２は、半導体層１２とは異なる組成、なかでも、前述したIII族元素あるいはV族元素として異なる元素を構成元素として含むものであることが好ましい。
次に、図３（ｂ）に示すように、半導体層１２と下地基板１１とを加熱接合する。その後、層２０をウェットエッチングにより除去し、半導体層１２と下地基板１１とで構成されるテンプレート基板を得る。
ここで、ウェットエッチングを行なう際、下地層２２のエッチング速度を半導体層１２のエッチング速度よりも大きくする。たとえば、ウェットエッチングの際の半導体層１２と下地層２２（下地層２２のエッチング速度／半導体層１２のエッチング速度で示されるエッチング速度比）を、１０以上、好ましくは５０以上とする。選択比の上限に限定はないが、たとえば２００以下である。
なお、半導体層１２から層２０をウェットエッチングにより除去した後、半導体層１２と下地基板１１とを加熱接合してもよい。ただし、半導体層１２は非常に薄い層であるため、製造効率の観点からは、本実施形態のように、層２０および半導体層１２からなる積層体を下地基板１１に加熱接合した後、層２０を除去する方法が好ましい。
以上のような製造方法によれば、下地基板１１と反対側の表面が結晶面で構成され、かつ、厚みが２０００ｎｍ以下と非常に薄い半導体層１２を有するテンプレート基板を得ることができる。
ここで、ウェットエッチングを行なう際、下地層２２のエッチング速度を半導体層１２のエッチング速度よりも大きくする。たとえば、ウェットエッチングの際の半導体層１２と下地層２２（下地層２２のエッチング速度／半導体層１２のエッチング速度で示されるエッチング速度比）を、１０以上、好ましくは５０以上とする。選択比の上限に限定はないが、たとえば２００以下である。
なお、半導体層１２から層２０をウェットエッチングにより除去した後、半導体層１２と下地基板１１とを加熱接合してもよい。ただし、半導体層１２は非常に薄い層であるため、製造効率の観点からは、本実施形態のように、層２０および半導体層１２からなる積層体を下地基板１１に加熱接合した後、層２０を除去する方法が好ましい。
以上のような製造方法によれば、下地基板１１と反対側の表面が結晶面で構成され、かつ、厚みが２０００ｎｍ以下と非常に薄い半導体層１２を有するテンプレート基板を得ることができる。
ここで、半導体層１２がＩｎＰ層である場合のテンプレート基板の製造方法について具体的に説明する。
はじめに、図３に示すように、ＩｎＰ基板２１を用意し、このＩｎＰ基板２１の（１００）面上に下地層となるＧａＩｎＡｓ層２２を、たとえば、ＴＥＧ（tri-ethyl-gallium）、ＴＭＩ（tri-methyl-indium）、ＴＢＡ（tertiary-butyl-arsine）を原料としたＭＯＶＰＥ法により、エピタキシャル成長させる。その後、ＧａＩｎＡｓ層２２上に半導体層１２となるＩｎＰ層１２を形成する。ＩｎＰ層１２は、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料としたＭＯＶＰＥ法でエピタキシャル成長させることで得られる。
これにより、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２およびＩｎＰ層１２からなる積層体を得る。
ＩｎＰ基板２１の厚みは、たとえば、３５０〜５００μｍであり、ＧａＩｎＡｓ層２２の厚みは１００〜２００ｎｍであることが好ましい。
はじめに、図３に示すように、ＩｎＰ基板２１を用意し、このＩｎＰ基板２１の（１００）面上に下地層となるＧａＩｎＡｓ層２２を、たとえば、ＴＥＧ（tri-ethyl-gallium）、ＴＭＩ（tri-methyl-indium）、ＴＢＡ（tertiary-butyl-arsine）を原料としたＭＯＶＰＥ法により、エピタキシャル成長させる。その後、ＧａＩｎＡｓ層２２上に半導体層１２となるＩｎＰ層１２を形成する。ＩｎＰ層１２は、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料としたＭＯＶＰＥ法でエピタキシャル成長させることで得られる。
これにより、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２およびＩｎＰ層１２からなる積層体を得る。
ＩｎＰ基板２１の厚みは、たとえば、３５０〜５００μｍであり、ＧａＩｎＡｓ層２２の厚みは１００〜２００ｎｍであることが好ましい。
次に、図３（ｂ）に示すように、積層体のＩｎＰ層１２と下地基板１１とを加熱圧着し、下地基板１１とＩｎＰ層１２とを加熱接合する。
たとえば、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２、ＩｎＰ層１２、下地基板１１からなる積層体を４５０〜５００℃で加熱しながら、積層方向に沿って挟圧する。
これにより、下地基板１１とＩｎＰ層１２とが溶融圧着することとなる。下地基板１１とＩｎＰ層１２の界面には、数原子層の厚さの遷移層（下地基板１１を構成する原子と、ＩｎＰ層１２を構成する原子とが混ざり合った層）が形成されている。ただし、この遷移層以外の領域においては、遷移層は存在せず、ＩｎＰ層１２本来の結晶格子の形状が維持されている。
たとえば、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２、ＩｎＰ層１２、下地基板１１からなる積層体を４５０〜５００℃で加熱しながら、積層方向に沿って挟圧する。
これにより、下地基板１１とＩｎＰ層１２とが溶融圧着することとなる。下地基板１１とＩｎＰ層１２の界面には、数原子層の厚さの遷移層（下地基板１１を構成する原子と、ＩｎＰ層１２を構成する原子とが混ざり合った層）が形成されている。ただし、この遷移層以外の領域においては、遷移層は存在せず、ＩｎＰ層１２本来の結晶格子の形状が維持されている。
次に、図３（ｂ）のＩｎＰ基板２１をエッチャント（たとえば、塩酸）に浸漬して、ＩｎＰ基板２１を除去する。ここで使用するエッチャントは、ＩｎＰ基板２１をウェットエッチングするものの、ＧａＩｎＡｓ層２２はほとんどウェットエッチングしない。ＧａＩｎＡｓ層２２はエッチングストッパ層となる。ＩｎＰ基板２１と、ＧａＩｎＡｓ層２２との選択比（ＩｎＰ基板２１のエッチング速度／ＧａＩｎＡｓ層２２のエッチング速度で示されるエッチング速度比）は、５０００以上であることが好ましい。これにより、ＩｎＰ基板２１のみを選択的に除去できる。
次に、ＧａＩｎＡｓ層２２をエッチャント（たとえば、硫酸）に浸漬して、ＧａＩｎＡｓ層２２を除去する。エッチャントにより、ＧａＩｎＡｓ層２２がウェットエッチングされるものの、ＩｎＰ層１２はほとんどウェットエッチングされない。ＩｎＰ層１２と、ＧａＩｎＡｓ層２２との選択比（ＧａＩｎＡｓ層２２のエッチング速度／ＩｎＰ層２２のエッチング速度で示されるエッチング速度比）は１０以上、好ましくは５０以上とする。選択比の上限に限定はないが、たとえば２００以下である。これにより、ＧａＩｎＡｓ層２２のみを選択的に除去できる。
なお、前述したように、ＩｎＰ層１２の下地基板１１と反対側の面は結晶面となり、研磨がほどこされていない面となる。
以上により、下地基板１１とＩｎＰ層１２とで構成されるテンプレート基板を得ることができる。
次に、ＧａＩｎＡｓ層２２をエッチャント（たとえば、硫酸）に浸漬して、ＧａＩｎＡｓ層２２を除去する。エッチャントにより、ＧａＩｎＡｓ層２２がウェットエッチングされるものの、ＩｎＰ層１２はほとんどウェットエッチングされない。ＩｎＰ層１２と、ＧａＩｎＡｓ層２２との選択比（ＧａＩｎＡｓ層２２のエッチング速度／ＩｎＰ層２２のエッチング速度で示されるエッチング速度比）は１０以上、好ましくは５０以上とする。選択比の上限に限定はないが、たとえば２００以下である。これにより、ＧａＩｎＡｓ層２２のみを選択的に除去できる。
なお、前述したように、ＩｎＰ層１２の下地基板１１と反対側の面は結晶面となり、研磨がほどこされていない面となる。
以上により、下地基板１１とＩｎＰ層１２とで構成されるテンプレート基板を得ることができる。
なお、半導体層１２と、下地基板１１とを加熱により接合する前段で、以下の工程を実施することが好ましい。
半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面を超音波洗浄する。その後、半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面をアンモニアおよび過酸化水素水を含有する溶液で、洗浄する。さらに、半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面を、硫酸および過酸化水素水を含有する溶液で洗浄する。
このようにすることで、下地基板１１と半導体層１２との接合強度を高めることができる。
半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面を超音波洗浄する。その後、半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面をアンモニアおよび過酸化水素水を含有する溶液で、洗浄する。さらに、半導体層１２の下地基板１１に接合する面および下地基板１１の半導体層１２に接合する面を、硫酸および過酸化水素水を含有する溶液で洗浄する。
このようにすることで、下地基板１１と半導体層１２との接合強度を高めることができる。
その後、半導体層１２上にデバイス構造１３を形成する。たとえば、ＭＯＶＰＥ法によりデバイス構造１３を構成する半導体層を積層することができる。
たとえば、ＭＯＶＰＥ法により、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とし、ＩｎＰ層１３１をエピタキシャル成長させる。
次に、このＩｎＰ層１３１上にＭＯＶＰＥ法により、量子井戸層１３２をエピタキシャル成長させる。
この際、ＧａＩｎＡｓ層は、ＴＥＧ（tri-ethyl-gallium）、ＴＭＩ（tri-methyl-indium）、ＴＢＡ（tertiary-butyl-arsine）を原料とし、ＩｎＰ層は、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とする。
その後、量子井戸層上に、ＭＯＶＰＥ法により、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とし、ＩｎＰ層１３３をエピタキシャル成長させる。
たとえば、ＭＯＶＰＥ法により、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とし、ＩｎＰ層１３１をエピタキシャル成長させる。
次に、このＩｎＰ層１３１上にＭＯＶＰＥ法により、量子井戸層１３２をエピタキシャル成長させる。
この際、ＧａＩｎＡｓ層は、ＴＥＧ（tri-ethyl-gallium）、ＴＭＩ（tri-methyl-indium）、ＴＢＡ（tertiary-butyl-arsine）を原料とし、ＩｎＰ層は、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とする。
その後、量子井戸層上に、ＭＯＶＰＥ法により、ＴＭＩ（tri-methyl-indium）、ＴＢＰ（tertiary-butyl-phosphorus）を原料とし、ＩｎＰ層１３３をエピタキシャル成長させる。
以上のような本実施形態によれば、以下の効果を奏することができる。
半導体装置１では、閃亜鉛鉱型構造の単結晶から構成される半導体層１２は、下地基板１１に加熱接合されている。下地基板１１上に半導体層１２を成長させて設ける場合には、下地基板１１と半導体層１２との格子不整合により、半導体層１２に歪が生じやすい。
しかしながら、本実施形態では、半導体層１２は、下地基板１１に加熱接合されているため、半導体層１２には、半導体層１２と下地基板１１との格子不整合に起因する歪が発生しにくい。そのため、半導体層１２上で成長したデバイス構造１３に、半導体層１２と下地基板１１との格子不整合に起因した影響が及び、たとえば、発光波長がずれてしまう等の現象の発生を防止することができる。すなわち、所望の性能のデバイス構造１３を得ることができる。
また、下地基板１１上に半導体層１２を成長させて設ける場合には、半導体層１２にアンチフェーズドメインが形成されて、半導体層１２の結晶性が悪化することが懸念される。これに対し、本実施形態では、半導体層１２を下地基板１１に加熱接合しているため、このような問題が発生しない。そのため、所望の性能のデバイス構造１３を得ることができる。
半導体装置１では、閃亜鉛鉱型構造の単結晶から構成される半導体層１２は、下地基板１１に加熱接合されている。下地基板１１上に半導体層１２を成長させて設ける場合には、下地基板１１と半導体層１２との格子不整合により、半導体層１２に歪が生じやすい。
しかしながら、本実施形態では、半導体層１２は、下地基板１１に加熱接合されているため、半導体層１２には、半導体層１２と下地基板１１との格子不整合に起因する歪が発生しにくい。そのため、半導体層１２上で成長したデバイス構造１３に、半導体層１２と下地基板１１との格子不整合に起因した影響が及び、たとえば、発光波長がずれてしまう等の現象の発生を防止することができる。すなわち、所望の性能のデバイス構造１３を得ることができる。
また、下地基板１１上に半導体層１２を成長させて設ける場合には、半導体層１２にアンチフェーズドメインが形成されて、半導体層１２の結晶性が悪化することが懸念される。これに対し、本実施形態では、半導体層１２を下地基板１１に加熱接合しているため、このような問題が発生しない。そのため、所望の性能のデバイス構造１３を得ることができる。
また、本実施形態では、半導体装置１のテンプレート基板において、閃亜鉛鉱型構造の半導体層１２を採用している。特許文献２，３には、ＧａＮ層を下地基板に加熱接合することが開示されているがＧａＮ層は、化学的安定性が非常に高いため、下地基板に対する加熱接合性が良好ではない。これに対して上述した半導体層１２は、ＧａＮ層に比べて加熱接合性が良好である。従って、製造安定性に優れた半導体装置１を提供できる。
さらには、本実施形態では、テンプレート基板の半導体層１２を、閃亜鉛鉱型構造のIII-V族半導体層であり、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含むものとしている。そのためテンプレート基板の半導体層１２の表面を平坦性に優れたものとすることができる。
この点について、以下により詳細に説明する。
前述したように、本実施形態では、半導体層１２を、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む閃亜鉛鉱型構造のIII-V族半導体層としている。半導体層１２に対する格子不整合を抑制する観点から、半導体層１２をエピタキシャル成長させるための下地層２２も、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む閃亜鉛鉱型構造のIII-V族半導体層となる。
そして、下地層２２の構成元素を上述した条件内で適宜選択するとともに、エッチャント等のエッチング条件を適宜選択すれば、下地層２２を半導体層１２に対する選択比が大きくなる条件で、下地層２２をウェットエッチングにより除去することが可能となる。そのため、研磨等で下地層２２を除去する場合に比べて、平坦な表面を有する半導体層１２を得ることができる。
これにより、半導体層１２の表面粗さ（ＲＭＳ）を１〜３０ｎｍとすることができ、量子井戸層の厚みにばらつきが生じることを抑制することができる。これにより所望の発光波長のデバイス構造１３を得ることができる。
また、半導体層１２の表面粗さ（ＲＭＳ）を１〜３０ｎｍとすることができ、半導体層１２上に形成されるデバイス構造１３の各半導体層の結晶軸が大きく乱れてしまうことを抑制することができる。これにより、所望の発光特性を有するデバイス構造１３を得ることができる。
なお、特許文献２，３には、下地基板上にＧａＮ薄膜が形成されたテンプレート基板が開示されているが、特許文献２，３に開示されたテンプレート基板は、上述したようなウェットエッチングによる製造方法では製造することが非常に困難である。すなわち、上述したウェットエッチングにより、ＧａＮ薄膜が形成されたテンプレート基板を得ようとした場合には、ＧａＮ系の下地層上に、ＧａＮ薄膜を形成し、ＧａＮ薄膜を下地基板と接合した後、ＧａＮ系の下地層を除去することとなる。ＧａＮ系の下地層は、化学的安定性に非常に優れているため、ウェットエッチングすることが非常に困難である。従って、特許文献２，３のように、テンプレート基板表面をＧａＮ薄膜とする場合には、平滑性に優れたテンプレート基板を得ることが困難である。
この点について、以下により詳細に説明する。
前述したように、本実施形態では、半導体層１２を、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む閃亜鉛鉱型構造のIII-V族半導体層としている。半導体層１２に対する格子不整合を抑制する観点から、半導体層１２をエピタキシャル成長させるための下地層２２も、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、V族元素として、ＡｓおよびＰのうち１種以上を含む閃亜鉛鉱型構造のIII-V族半導体層となる。
そして、下地層２２の構成元素を上述した条件内で適宜選択するとともに、エッチャント等のエッチング条件を適宜選択すれば、下地層２２を半導体層１２に対する選択比が大きくなる条件で、下地層２２をウェットエッチングにより除去することが可能となる。そのため、研磨等で下地層２２を除去する場合に比べて、平坦な表面を有する半導体層１２を得ることができる。
これにより、半導体層１２の表面粗さ（ＲＭＳ）を１〜３０ｎｍとすることができ、量子井戸層の厚みにばらつきが生じることを抑制することができる。これにより所望の発光波長のデバイス構造１３を得ることができる。
また、半導体層１２の表面粗さ（ＲＭＳ）を１〜３０ｎｍとすることができ、半導体層１２上に形成されるデバイス構造１３の各半導体層の結晶軸が大きく乱れてしまうことを抑制することができる。これにより、所望の発光特性を有するデバイス構造１３を得ることができる。
なお、特許文献２，３には、下地基板上にＧａＮ薄膜が形成されたテンプレート基板が開示されているが、特許文献２，３に開示されたテンプレート基板は、上述したようなウェットエッチングによる製造方法では製造することが非常に困難である。すなわち、上述したウェットエッチングにより、ＧａＮ薄膜が形成されたテンプレート基板を得ようとした場合には、ＧａＮ系の下地層上に、ＧａＮ薄膜を形成し、ＧａＮ薄膜を下地基板と接合した後、ＧａＮ系の下地層を除去することとなる。ＧａＮ系の下地層は、化学的安定性に非常に優れているため、ウェットエッチングすることが非常に困難である。従って、特許文献２，３のように、テンプレート基板表面をＧａＮ薄膜とする場合には、平滑性に優れたテンプレート基板を得ることが困難である。
また、下地基板１１は、半導体層１２と加熱接合できるものであればよく、その材料は特に限定されない。そのため、シリコン基板、ガラス基板、さらには、ＳｉＯ２膜が形成された基板等を使用することができ、下地基板１１の選択の幅が広がる。
また、本実施形態では、半導体層１２は、ＩＩＩ−Ｖ族半導体層であり、この半導体層１２上に形成されるデバイス構造１３もＩＩＩ−Ｖ族半導体層であるので、格子不整合が生じにくく、所望の発光波長のデバイス構造１３とすることができる。
特許文献２，３には、シリコン基板と、このシリコン基板上に設けられたＧａＮ薄膜とを有するテンプレート基板が開示されている。
このテンプレート基板は、次のようにして製造される。
はじめにＧａＮ基板を用意し、ＧａＮ基板の表面から数μｍの深さにイオン注入を行い、イオン注入層を形成する。その後、ＧａＮ基板とシリコン基板とを熱処理して貼り合わせるが、このときの熱処理によりイオン注入層は亀裂層となる。そのため、ＧａＮ基板の一部が亀裂層で剥離されて、シリコン基板に残存したＧａＮ基板の一部がＧａＮ薄膜となる。
特許文献２，３では、亀裂層部分を熱処理して除去すると記載されている。熱処理を施して亀裂層部分を除去する工程では熱処理によりシリコン原子が再配列して平坦化すると考えられるが、このような平坦化方法では、シリコン基板に残存したＧａＮ薄膜表面は比較的表面粗さが大きいものとなる。しかしながら、成長条件によってはＧａＮは、比較的横方向成長の速度が速くなるため、ＧａＮ薄膜をさらに成長させることで表面の凹凸を埋め込むことができる。
これに対し、閃亜鉛鉱型構造の単結晶、たとえば、ＩｎＰから構成される半導体層１２は、ＧａＮに比べて横方向成長しにくいため、半導体層１２の表面が比較的粗い面となった場合には、その上部に所望の特性を有するデバイス構造を形成することが困難となる。従って、特許文献２，３からは、本実施形態のような閃亜鉛鉱型構造の単結晶から構成される半導体層１２と下地基板１１とを有するテンプレート基板を作製することは、想定できない。
このテンプレート基板は、次のようにして製造される。
はじめにＧａＮ基板を用意し、ＧａＮ基板の表面から数μｍの深さにイオン注入を行い、イオン注入層を形成する。その後、ＧａＮ基板とシリコン基板とを熱処理して貼り合わせるが、このときの熱処理によりイオン注入層は亀裂層となる。そのため、ＧａＮ基板の一部が亀裂層で剥離されて、シリコン基板に残存したＧａＮ基板の一部がＧａＮ薄膜となる。
特許文献２，３では、亀裂層部分を熱処理して除去すると記載されている。熱処理を施して亀裂層部分を除去する工程では熱処理によりシリコン原子が再配列して平坦化すると考えられるが、このような平坦化方法では、シリコン基板に残存したＧａＮ薄膜表面は比較的表面粗さが大きいものとなる。しかしながら、成長条件によってはＧａＮは、比較的横方向成長の速度が速くなるため、ＧａＮ薄膜をさらに成長させることで表面の凹凸を埋め込むことができる。
これに対し、閃亜鉛鉱型構造の単結晶、たとえば、ＩｎＰから構成される半導体層１２は、ＧａＮに比べて横方向成長しにくいため、半導体層１２の表面が比較的粗い面となった場合には、その上部に所望の特性を有するデバイス構造を形成することが困難となる。従って、特許文献２，３からは、本実施形態のような閃亜鉛鉱型構造の単結晶から構成される半導体層１２と下地基板１１とを有するテンプレート基板を作製することは、想定できない。
本実施形態では、半導体層１２のデバイス構造１３側の表面が結晶面で構成されている。
そのため、半導体層１２上に半導体層１２の結晶構造を引き継いだデバイス構造１３を作製することができ、所望の発光特性を有するデバイス構造１３を容易に得ることができる。
なお、特許文献２，３で開示された製造方法では、前述したようにＧａＮ基板とシリコン基板とを貼り合わせ、ＧａＮ基板中で亀裂を生じさせてＧａＮ薄膜を得ている。そのため、ＧａＮ薄膜の表面には、結晶面が現れない。
そのため、半導体層１２上に半導体層１２の結晶構造を引き継いだデバイス構造１３を作製することができ、所望の発光特性を有するデバイス構造１３を容易に得ることができる。
なお、特許文献２，３で開示された製造方法では、前述したようにＧａＮ基板とシリコン基板とを貼り合わせ、ＧａＮ基板中で亀裂を生じさせてＧａＮ薄膜を得ている。そのため、ＧａＮ薄膜の表面には、結晶面が現れない。
また、本実施形態では、半導体層１２を下地基板１１に貼り付ける前後において、半導体層１２にイオン注入を行なう工程を実施していない。
そのため、半導体層１２内の不純物量を正確にコントロールでき、不要な不純物が混入してしまうことを抑制することができる。
そのため、半導体層１２内の不純物量を正確にコントロールでき、不要な不純物が混入してしまうことを抑制することができる。
また、本実施形態では、半導体装置１のテンプレート基板において、閃亜鉛鉱型構造の半導体層１２を採用し、さらにその上部に成長させるデバイス構造１３も閃亜鉛鉱型構造の半導体層が使用されている。
閃亜鉛鉱型構造の半導体層のバンド端波長は、種々のものがあり、たとえば、０．５μm（GaP）〜７μm（InSb）となっている。従って、閃亜鉛鉱型構造の半導体層を適宜選択することで、様々な波長に対応したデバイス構造を製造することができる。
閃亜鉛鉱型構造の半導体層のバンド端波長は、種々のものがあり、たとえば、０．５μm（GaP）〜７μm（InSb）となっている。従って、閃亜鉛鉱型構造の半導体層を適宜選択することで、様々な波長に対応したデバイス構造を製造することができる。
（第二実施形態）
図４を参照して、本発明の第二実施形態について説明する。
本実施形態の半導体装置３は、前記実施形態の半導体装置１とデバイス構造の形状が異なっている。他の点は、前記実施形態と同様である。
本実施形態のデバイス構造３３は、前記実施形態と同様、クラッド層３３１となるｎ型ＩｎＰ層、量子井戸層３３２、クラッド層３３３となるｐ型ＩｎＰ層とを備える。量子井戸層３３２の層構成は、量子井戸層１３２と同様である。
図４を参照して、本発明の第二実施形態について説明する。
本実施形態の半導体装置３は、前記実施形態の半導体装置１とデバイス構造の形状が異なっている。他の点は、前記実施形態と同様である。
本実施形態のデバイス構造３３は、前記実施形態と同様、クラッド層３３１となるｎ型ＩｎＰ層、量子井戸層３３２、クラッド層３３３となるｐ型ＩｎＰ層とを備える。量子井戸層３３２の層構成は、量子井戸層１３２と同様である。
さらに、デバイス構造３３は、レーザ部３３Ａ、第一導波路部３３Ｂ、第二導波路部３３Ｃを備える。レーザ部３３Ａ、第一導波路部３３Ｂ、第二導波路部３３Ｃは、それぞれ半導体層１２からの高さが異なっている。
具体的には、レーザ部３３Ａのクラッド層３３１の厚みは、１μｍ〜２μｍであり、第二導波路部３３Ｃのクラッド層３３１の厚みよりも厚い。第二導波路部３３Ｃのクラッド層３３１の厚みは０．５〜１．２μｍである。
さらに、レーザ部３３Ａの量子井戸層３３２の厚みは、０．２〜０．３μｍであり、第二導波路部３３Ｃの量子井戸層３３２の厚みよりも厚い。第二導波路部３３Ｃの量子井戸層３３２の厚みは、０．１〜０．２μｍである。
また、レーザ部３３Ａのクラッド層３３３の厚みは、１μｍ〜２μｍであり、第二導波路部３３Ｃのクラッド層３３３の厚みよりも厚い。第二導波路部３３Ｃのクラッド層３３３の厚みは、０．５〜１．２μｍである。
具体的には、レーザ部３３Ａのクラッド層３３１の厚みは、１μｍ〜２μｍであり、第二導波路部３３Ｃのクラッド層３３１の厚みよりも厚い。第二導波路部３３Ｃのクラッド層３３１の厚みは０．５〜１．２μｍである。
さらに、レーザ部３３Ａの量子井戸層３３２の厚みは、０．２〜０．３μｍであり、第二導波路部３３Ｃの量子井戸層３３２の厚みよりも厚い。第二導波路部３３Ｃの量子井戸層３３２の厚みは、０．１〜０．２μｍである。
また、レーザ部３３Ａのクラッド層３３３の厚みは、１μｍ〜２μｍであり、第二導波路部３３Ｃのクラッド層３３３の厚みよりも厚い。第二導波路部３３Ｃのクラッド層３３３の厚みは、０．５〜１．２μｍである。
レーザ部３３Ａ、第二導波路部３３Ｃは、それぞれ延在方向の厚みは均一であるが、第一導波路部３３Ｂは、レーザ部３３Ａから第二導波路部３３Ｃに向かって各層１３１，１３２，１３３の厚みが徐々に薄くなっている。第一導波路部３３Ｂのレーザ部３３Ａ側のクラッド層３３１の厚みは、レーザ部３３Ａのクラッド層３３１の厚みと等しく、第一導波路部３３Ｂの第二導波路部３３Ｃ側のクラッド層３３１の厚みは、第二導波路部３３Ｃのクラッド層３３１の厚みと等しい。
さらには、第一導波路部３３Ｂのレーザ部３３Ａ側の量子井戸層３３２の厚みは、レーザ部３３Ａの量子井戸層３３２の厚みと等しく、第一導波路部３３Ｂの第二導波路部３３Ｃ側の量子井戸層３３２の厚みは、第二導波路部３３Ｃの量子井戸層３３２の厚みと等しい。
さらには、第一導波路部３３Ｂのレーザ部３３Ａ側のクラッド層３３３の厚みは、レーザ部３３Ａのクラッド層３３３の厚みと等しく、第一導波路部３３Ｂの第二導波路部３３Ｃ側のクラッド層３３３の厚みは、第二導波路部３３Ｃのクラッド層３３３の厚みと等しい。
さらには、第一導波路部３３Ｂのレーザ部３３Ａ側の量子井戸層３３２の厚みは、レーザ部３３Ａの量子井戸層３３２の厚みと等しく、第一導波路部３３Ｂの第二導波路部３３Ｃ側の量子井戸層３３２の厚みは、第二導波路部３３Ｃの量子井戸層３３２の厚みと等しい。
さらには、第一導波路部３３Ｂのレーザ部３３Ａ側のクラッド層３３３の厚みは、レーザ部３３Ａのクラッド層３３３の厚みと等しく、第一導波路部３３Ｂの第二導波路部３３Ｃ側のクラッド層３３３の厚みは、第二導波路部３３Ｃのクラッド層３３３の厚みと等しい。
レーザ部３３Ａの量子井戸層３３２で発光した光は、第一導波路部３３Ｂの量子井戸層３３２を介して、第二導波路部３３Ｃまで伝搬し、第二導波路部３３Ｃの量子井戸層３３２を通る。このように、光を伝搬することができる。
ここで、レーザ部３３Ａの量子井戸層３３２と、第二導波路部３３Ｃの量子井戸層３３２とは厚みが異なるため、屈折率も異なっている。しかしながら、第一導波路部３３Ｂは、レーザ部３３Ａから第二導波路部３３Ｃに向かって量子井戸層３３２の厚みが徐々に薄くなっていることから、屈折率の急激な変化が抑制されている。従って、屈折率が変化することによる光の伝搬損失の発生を抑制することができ、伝搬損失が低減された半導体装置３とすることができる。
ここで、レーザ部３３Ａの量子井戸層３３２と、第二導波路部３３Ｃの量子井戸層３３２とは厚みが異なるため、屈折率も異なっている。しかしながら、第一導波路部３３Ｂは、レーザ部３３Ａから第二導波路部３３Ｃに向かって量子井戸層３３２の厚みが徐々に薄くなっていることから、屈折率の急激な変化が抑制されている。従って、屈折率が変化することによる光の伝搬損失の発生を抑制することができ、伝搬損失が低減された半導体装置３とすることができる。
以上のような半導体装置３は、以下のようにして製造することができる。
前記実施形態と同様の方法で、下地基板１１上に半導体層１２を形成する。
次に、選択成長法により、デバイス構造３３を形成する。はじめに、図５に示すように、半導体層１２上にマスクＭを形成する。マスクＭは、たとえば、ＳｉＯ２マスクである。マスクＭは、幅広部Ｍ１と、この幅広部Ｍ１に接続された幅狭部Ｍ２とを有する。この一対のマスクＭを、半導体層１２が露出した領域を挟んで、対向するように配置する。この一対のマスクＭで挟まれた領域（Ａ、Ｂ）上にデバイス構造３３が形成されるが、マスクの幅広部で挟まれた領域Ａにレーザ部３３Ａが形成され、マスクＭの幅狭部で挟まれた領域Ｂに第一導波路部３３Ｂ、第二導波路部３３Ｃが形成されることとなる。
前記実施形態と同様の方法で、下地基板１１上に半導体層１２を形成する。
次に、選択成長法により、デバイス構造３３を形成する。はじめに、図５に示すように、半導体層１２上にマスクＭを形成する。マスクＭは、たとえば、ＳｉＯ２マスクである。マスクＭは、幅広部Ｍ１と、この幅広部Ｍ１に接続された幅狭部Ｍ２とを有する。この一対のマスクＭを、半導体層１２が露出した領域を挟んで、対向するように配置する。この一対のマスクＭで挟まれた領域（Ａ、Ｂ）上にデバイス構造３３が形成されるが、マスクの幅広部で挟まれた領域Ａにレーザ部３３Ａが形成され、マスクＭの幅狭部で挟まれた領域Ｂに第一導波路部３３Ｂ、第二導波路部３３Ｃが形成されることとなる。
その後、マスクＭが形成された半導体層１２上にＭＯＶＰＥ法により、デバイス構造３３を形成する。マスクＭ上での原料のマイグレーションと気相拡散との影響により、マスクＭ間の領域Ａ，Ｂ内での結晶成長速度に差が生じる。すなわち、領域Ａでは結晶成長が速くなり、領域Ｂでは結晶成長が遅くなる。これにより、厚さの異なるレーザ部３３Ａ、第一導波路部３３Ｂ、第二導波路部３３Ｃが形成されることとなる。
このような第二実施形態では、第一実施形態と同様の効果を奏することができる。
このような第二実施形態では、第一実施形態と同様の効果を奏することができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、本発明の半導体装置を、図６に示す半導体装置４としてもよい。
この半導体装置４は、波長分波器であり、前記各実施形態と同様の下地基板１１と半導体層１２とを備える。半導体層１２上には、半導体層１２からの厚みが異なるデバイス構造（導波路）１３が複数配置されている。
図６左側から順に、デバイス構造１３のクラッド層１３１、量子井戸層１３２、クラッド層１３３の各層の厚みが厚くなる。
このようにすることで、各デバイス構造１３の量子井戸層１３２の屈折率が異なることとなる。従って、各デバイス構造１３の量子井戸層１３２を伝搬する光の波長が異なることとなり、各デバイス構造１３を伝搬する光に位相差が生じる。そして、スラブ導波路４２を介して、各出力導波路４１から光が出射することとなる。
このような半導体装置４のデバイス構造１３は選択成長法により製造することができる。
たとえば、本発明の半導体装置を、図６に示す半導体装置４としてもよい。
この半導体装置４は、波長分波器であり、前記各実施形態と同様の下地基板１１と半導体層１２とを備える。半導体層１２上には、半導体層１２からの厚みが異なるデバイス構造（導波路）１３が複数配置されている。
図６左側から順に、デバイス構造１３のクラッド層１３１、量子井戸層１３２、クラッド層１３３の各層の厚みが厚くなる。
このようにすることで、各デバイス構造１３の量子井戸層１３２の屈折率が異なることとなる。従って、各デバイス構造１３の量子井戸層１３２を伝搬する光の波長が異なることとなり、各デバイス構造１３を伝搬する光に位相差が生じる。そして、スラブ導波路４２を介して、各出力導波路４１から光が出射することとなる。
このような半導体装置４のデバイス構造１３は選択成長法により製造することができる。
さらに、第一実施形態では、半導体層１２上にデバイス構造１３として、クラッド層１３１、１３３、活性層１３２を形成しており、デバイス構造１３は発光体であったが、これに限らず、デバイス構造を受光体としてもよい。たとえば、ｐ型半導体層と、ｎ型半導体層と、これらの間に配置された光吸収層とを備える構造としてもよい。
さらには、デバイス構造を電子デバイス構造としてもよい。たとえば、高電子移動度トランジスタ（ＨＥＭＴ）としてもよい。この場合には、テンプレート基板上に電子走行層と、電子供給層とを積層した構造となる。
上述したいずれの場合にも、デバイス構造は、III-V族半導体の閃亜鉛鉱型構造の単結晶層の積層体で構成されることが好ましい。
さらに、前記各実施形態では、半導体層１２上にデバイス構造を一つ形成したが、これに限らず、複数形成してもよい。
さらには、デバイス構造を電子デバイス構造としてもよい。たとえば、高電子移動度トランジスタ（ＨＥＭＴ）としてもよい。この場合には、テンプレート基板上に電子走行層と、電子供給層とを積層した構造となる。
上述したいずれの場合にも、デバイス構造は、III-V族半導体の閃亜鉛鉱型構造の単結晶層の積層体で構成されることが好ましい。
さらに、前記各実施形態では、半導体層１２上にデバイス構造を一つ形成したが、これに限らず、複数形成してもよい。
次に、本発明の実施例について説明する。
（実施例１）
第一実施形態と同様の半導体装置を製造した。
はじめに、下地基板１１として、直径２インチの単結晶シリコン基板（Ｓｉ（１００）基板）を用意した。
次に、ＩｎＰ層からなる半導体層１２を用意した。半導体層１２は、以下のようにして製造した。前記各実施形態と同様に、ＩｎＰ基板（ＩｎＰ（１００）基板）２１を用意し、このＩｎＰ基板２１の（１００）面上に１００ｎｍのＧａＩｎＡｓ層２２を、ＭＯＶＰＥ法により、エピタキシャル成長させた。その後、ＧａＩｎＡｓ層２２上に７８０ｎｍの半導体層１２となるＩｎＰ層１２をＭＯＶＰＥ法により、エピタキシャル成長させた。これにより、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２およびＩｎＰ層１２からなる積層体を得た。
（実施例１）
第一実施形態と同様の半導体装置を製造した。
はじめに、下地基板１１として、直径２インチの単結晶シリコン基板（Ｓｉ（１００）基板）を用意した。
次に、ＩｎＰ層からなる半導体層１２を用意した。半導体層１２は、以下のようにして製造した。前記各実施形態と同様に、ＩｎＰ基板（ＩｎＰ（１００）基板）２１を用意し、このＩｎＰ基板２１の（１００）面上に１００ｎｍのＧａＩｎＡｓ層２２を、ＭＯＶＰＥ法により、エピタキシャル成長させた。その後、ＧａＩｎＡｓ層２２上に７８０ｎｍの半導体層１２となるＩｎＰ層１２をＭＯＶＰＥ法により、エピタキシャル成長させた。これにより、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２およびＩｎＰ層１２からなる積層体を得た。
ＧａＩｎＡｓ層２２の製造条件は、以下の通りである。
・原料：ＴＥＧ（tri-ethyl-gallium）５．３８μmol/min、ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＡ（tertiary-butyl-arsine）５３．５μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・原料：ＴＥＧ（tri-ethyl-gallium）５．３８μmol/min、ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＡ（tertiary-butyl-arsine）５３．５μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
また、ＩｎＰ層１２の製造条件は、以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：ＤＴＢＳｉ（di-tertiary-butyl-silane）
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：ＤＴＢＳｉ（di-tertiary-butyl-silane）
次に、シリコン基板表面（（１００）面）と、ＩｎＰ基板２１、ＧａＩｎＡｓ層２２およびＩｎＰ層１２からなる積層体のＩｎＰ層１２表面とを超音波洗浄し、各表面に付着しているパーティクルを除去した。
その後、シリコン基板をＨＦ溶液に浸し、表面の酸化膜を除去した。
次に、シリコン基板表面と前記積層体のＩｎＰ層１２の表面を、アンモニア、過酸化水素、水を含む溶液（アンモニア：過酸化水素：水＝１：４：２０（重量比））で洗浄した。さらに、前記各表面を硫酸、過酸化水素、水を含む溶液（硫酸：過酸化水素：水＝３：１：１（重量比））で洗浄し、さらに、脱イオン水で洗浄することで、各表面を親水性とした。
その後、シリコン基板をＨＦ溶液に浸し、表面の酸化膜を除去した。
次に、シリコン基板表面と前記積層体のＩｎＰ層１２の表面を、アンモニア、過酸化水素、水を含む溶液（アンモニア：過酸化水素：水＝１：４：２０（重量比））で洗浄した。さらに、前記各表面を硫酸、過酸化水素、水を含む溶液（硫酸：過酸化水素：水＝３：１：１（重量比））で洗浄し、さらに、脱イオン水で洗浄することで、各表面を親水性とした。
その後、脱イオン水中で、シリコン基板表面とＩｎＰ層１２表面とを接触させた。次に、脱イオン水中からシリコン基板、前記積層体を取り出し、窒素還流下で常温で乾燥した。
この乾燥後、シリコン基板表面と、ＩｎＰ層１２表面とは、ファンデルワールス力、あるいは、水素架橋構造により密着している。
この乾燥後、シリコン基板表面と、ＩｎＰ層１２表面とは、ファンデルワールス力、あるいは、水素架橋構造により密着している。
その後、窒素雰囲気下で、積層体のＩｎＰ層１２と下地基板１１とを加熱圧着し、下地基板１１とＩｎＰ層１２とを加熱接合した。積層体のＩｎＰ層１２と下地基板１１とを加熱圧着する際の圧力は、８．３Ｎ／ｃｍ２とした。また、加熱温度は、４５０℃であり、前記加圧力をかけながら、１時間加熱した。
これにより、下地基板１１とＩｎＰ層１２とが溶融し、圧着接合された。下地基板１１とＩｎＰ層１２の界面には、数原子層の厚さの遷移層（下地基板１１を構成する原子と、ＩｎＰ層１２を構成する原子とが混ざり合った層）が形成されていることが確認できた。ただし、この遷移層以外の領域においては、遷移層は存在せず、ＩｎＰ層１２本来の結晶格子の形状が維持されている。
これにより、下地基板１１とＩｎＰ層１２とが溶融し、圧着接合された。下地基板１１とＩｎＰ層１２の界面には、数原子層の厚さの遷移層（下地基板１１を構成する原子と、ＩｎＰ層１２を構成する原子とが混ざり合った層）が形成されていることが確認できた。ただし、この遷移層以外の領域においては、遷移層は存在せず、ＩｎＰ層１２本来の結晶格子の形状が維持されている。
その後、ＩｎＰ基板２１を２５℃のエッチャント（具体的には塩酸）に浸漬して、ＩｎＰ基板２１を除去した。ここで使用するエッチャントは、ＩｎＰ基板２１をエッチングするものの、ＧａＩｎＡｓ層２２はほとんどエッチングしない。選択比（ＩｎＰ基板２１のエッチング速度／ＧａＩｎＡｓ層２２のエッチング速度で示されるエッチング速度比）は、５０００以上であった。
次に、ＧａＩｎＡｓ層２２を２５℃のエッチャント（具体的には硫酸）に浸漬して、ＧａＩｎＡｓ層２２を除去した。ここで使用するエッチャントは、ＧａＩｎＡｓ層２２をエッチングするものの、ＩｎＰ層１２はほとんどエッチングしない。ＩｎＰ層１２と、ＧａＩｎＡｓ層２２との選択比（ＧａＩｎＡｓ層２２のエッチング速度／ＩｎＰ層１２のエッチング速度で示されるエッチング速度比）は、１０以上であった。
次に、ＧａＩｎＡｓ層２２を２５℃のエッチャント（具体的には硫酸）に浸漬して、ＧａＩｎＡｓ層２２を除去した。ここで使用するエッチャントは、ＧａＩｎＡｓ層２２をエッチングするものの、ＩｎＰ層１２はほとんどエッチングしない。ＩｎＰ層１２と、ＧａＩｎＡｓ層２２との選択比（ＧａＩｎＡｓ層２２のエッチング速度／ＩｎＰ層１２のエッチング速度で示されるエッチング速度比）は、１０以上であった。
以上により、下地基板１１とＩｎＰ層１２とで構成されるテンプレート基板を得ることができた。このようにして得られたテンプレート基板のＩｎＰ層１２の厚さは、７８０ｎｍであった。ＩｎＰ層１２の下地基板１１と反対側の表面は結晶面（（１００）面）で構成されていた。さらに、ＡＦＭで計測したテンプレート基板のＩｎＰ層１２表面の表面粗さの測定結果を図７に示す。ＩｎＰ層１２の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．０４０ｎｍであった。なお、図７は、ＲＭＳを計測した１０μｍ角の基準領域を示す図であり、Ａ-Ｂ，Ｃ-Ｄは、基準領域内の一部を計測した例を示している。
さらに、Ｘ線回折により、テンプレート基板のＩｎＰ層１２と、ＩｎＰ基板とにかかる圧縮歪を計測した。ＩｎＰ層１２には、ＩｎＰ基板の１．２５倍の圧縮歪がかかっていることがわかった。
さらに、Ｘ線回折により、テンプレート基板のＩｎＰ層１２と、ＩｎＰ基板とにかかる圧縮歪を計測した。ＩｎＰ層１２には、ＩｎＰ基板の１．２５倍の圧縮歪がかかっていることがわかった。
次に、ＩｎＰ層１２上に、前記第一実施形態と同様のクラッド層１３１、量子井戸層１３２、クラッド層１３３を形成した。
クラッド層１３１は、ＩｎＰ層であり、ＭＯＶＰＥ法で作製した。製造条件は以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：なし
クラッド層１３１は、ＩｎＰ層であり、ＭＯＶＰＥ法で作製した。製造条件は以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：なし
次に、量子井戸層１３２をＭＯＶＰＥ法で製造した。量子井戸層１３２は、ＧａＩｎＡｓ層と、ＩｎＰ層とをこの順にそれぞれ１０層、交互に積層したものである。本実施例では、ＧａＩｎＡｓ層の厚みは、２．５ｎｍであり、ＩｎＰ層の厚みは、１０ｎｍであった。
ＧａＩｎＡｓ層の製造条件は以下の通りである。
・原料：ＴＥＧ（tri-ethyl-gallium）５．３８μmol/min、ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＡ（tertiary-butyl-arsine）５３．５μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・原料：ＴＥＧ（tri-ethyl-gallium）５．３８μmol/min、ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＡ（tertiary-butyl-arsine）５３．５μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
ＩｎＰ層の製造条件は、以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
次に、量子井戸層１３２上にクラッド層１３３を形成した。
クラッド層１３３は、ＩｎＰ層であり、ＭＯＶＰＥ法で作製した。製造条件は以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：なし
クラッド層１３３は、ＩｎＰ層であり、ＭＯＶＰＥ法で作製した。製造条件は以下の通りである。
・原料：ＴＭＩ（tri-methyl-indium）３．９３μmol/min、ＴＢＰ（tertiary-butyl-phosphorus）９９２μmol/min
・温度：６３０℃
・圧力：６０Ｔｏｒｒ
・キャリアガス：水素ガス
・ドーパント：なし
クラッド層１３３表面の表面粗さをＡＦＭで計測した。結果を図８に示す。クラッド層１３３の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．００８ｎｍであった。なお、クラッド層１３３の中央部は、前述したＩｎＰ層１２の中央部の直上の領域である。
また、図８は、ＲＭＳを計測した１０μｍ角の基準領域の一部を示す図であり、Ａ-Ｂ，Ｃ-Ｄは、基準領域内の一部を計測した例を示している。
また、図８は、ＲＭＳを計測した１０μｍ角の基準領域の一部を示す図であり、Ａ-Ｂ，Ｃ-Ｄは、基準領域内の一部を計測した例を示している。
（実施例２）
下地基板として、４μｍのＳｉＯ２膜が形成されたシリコン基板を使用した。ＳｉＯ２膜は、シリコン基板の表面全面を被覆している。
ＳｉＯ２膜は、熱酸化法によってシリコン基板上に形成した。
本実施例では、シリコン基板上に形成されたＳｉＯ２膜と、ＩｎＰ層１２とを接合した。また、量子井戸層１３２のＧａＩｎＡｓ層の厚みを６．１ｎｍとした。
他の点は実施例１と同様である。
下地基板として、４μｍのＳｉＯ２膜が形成されたシリコン基板を使用した。ＳｉＯ２膜は、シリコン基板の表面全面を被覆している。
ＳｉＯ２膜は、熱酸化法によってシリコン基板上に形成した。
本実施例では、シリコン基板上に形成されたＳｉＯ２膜と、ＩｎＰ層１２とを接合した。また、量子井戸層１３２のＧａＩｎＡｓ層の厚みを６．１ｎｍとした。
他の点は実施例１と同様である。
テンプレート基板のＩｎＰ層の厚さは、７８０ｎｍであった。テンプレート基板のＩｎＰ層表面の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．０４０ｎｍであった。
また、クラッド層１３３表面の表面粗さをＡＦＭで計測した。クラッド層１３３の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．００８ｎｍであった。
また、クラッド層１３３表面の表面粗さをＡＦＭで計測した。クラッド層１３３の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．００８ｎｍであった。
（実施例３）
下地基板として、ホウ珪酸ガラスからなるガラス基板を使用した。また、量子井戸層１３２のＧａＩｎＡｓ層の厚みを６．１ｎｍとした。
他の点は実施例１と同様である。
下地基板として、ホウ珪酸ガラスからなるガラス基板を使用した。また、量子井戸層１３２のＧａＩｎＡｓ層の厚みを６．１ｎｍとした。
他の点は実施例１と同様である。
テンプレート基板のＩｎＰ層の厚さは、７８０ｎｍであった。テンプレート基板のＩｎＰ層表面の表面粗さ（ＲＭＳ）は２．０４０ｎｍであった。
また、クラッド層１３３表面の表面粗さをＡＦＭで計測した。クラッド層１３３の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．００８ｎｍであった。
また、クラッド層１３３表面の表面粗さをＡＦＭで計測した。クラッド層１３３の中央部の１０μｍ角の基準領域の表面粗さ（ＲＭＳ）は２．００８ｎｍであった。
（参考例１）
ＩｎＰ基板上に、実施例１と同様のデバイス構造を作製した。参考例１では、実施例１においてデバイス構造を形成する際に、実施例１のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例１でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
（参考例２）
ＩｎＰ基板上に、実施例２と同様のデバイス構造を作製した。参考例２では、実施例２においてデバイス構造を形成する際に、実施例２のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例２でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
（参考例３）
ＩｎＰ基板上に、実施例３と同様のデバイス構造を作製した。参考例３では、実施例３においてデバイス構造を形成する際に、実施例３のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例３でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
ＩｎＰ基板上に、実施例１と同様のデバイス構造を作製した。参考例１では、実施例１においてデバイス構造を形成する際に、実施例１のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例１でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
（参考例２）
ＩｎＰ基板上に、実施例２と同様のデバイス構造を作製した。参考例２では、実施例２においてデバイス構造を形成する際に、実施例２のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例２でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
（参考例３）
ＩｎＰ基板上に、実施例３と同様のデバイス構造を作製した。参考例３では、実施例３においてデバイス構造を形成する際に、実施例３のテンプレート基板と同じチャンバ内にＩｎＰ基板を入れ、実施例３でデバイス構造を成長させるのと同時に、ＩｎＰ基板上にデバイス構造を成長させている。
図９に、実施例１の半導体装置のＰＬ発光強度の測定結果を示す。同様に、図９に参考例１の半導体装置のＰＬ発光強度の測定結果を示す。測定は２５℃で実施され、５３２ｎｍの波長の光を量子井戸層に照射した。なお、ＰＬ発光強度を計測した領域は、半導体装置を平面視した際の中央部の領域（半導体層１２の表面粗さを計測した領域上）である。図１０、１１においても同様である。
点線のグラフが実施例１の結果であり、実線のグラフが参考例１の結果である。実施例１では、参考例１のようにＩｎＰ基板上に直接デバイス構造を形成した場合と同様の結果を得ることができた。すなわち、実施例１の半導体装置のＰＬ発光強度のピーク位置は、参考例１の半導体装置のＰＬ発光強度の位置とほぼ同じであった。さらに、実施例１の半導体装置のピーク強度は、参考例１の半導体装置のピーク強度の９１．８％であった。
点線のグラフが実施例１の結果であり、実線のグラフが参考例１の結果である。実施例１では、参考例１のようにＩｎＰ基板上に直接デバイス構造を形成した場合と同様の結果を得ることができた。すなわち、実施例１の半導体装置のＰＬ発光強度のピーク位置は、参考例１の半導体装置のＰＬ発光強度の位置とほぼ同じであった。さらに、実施例１の半導体装置のピーク強度は、参考例１の半導体装置のピーク強度の９１．８％であった。
さらに、図１０に、実施例２および参考例２の半導体装置のＰＬ発光強度の測定結果を示す。測定は２５℃で実施され、５３２ｎｍの波長の光を量子井戸層に照射した。点線のグラフが実施例２の結果であり、実線のグラフが参考例２の結果である。
実施例２の半導体装置のＰＬ発光強度のピーク位置は、参考例２の半導体装置のＰＬ発光強度のピーク位置から５０ｎｍ程度ずれていた。さらに、実施例２の半導体装置のピーク強度は、参考例２の半導体装置のピーク強度の９７．６％であった。
また、図１１に、実施例３および参考例３の半導体装置のＰＬ発光強度の測定結果を示す。測定は２５℃で実施され、５３２ｎｍの波長の光を量子井戸層に照射した。点線のグラフが実施例３の結果であり、実線のグラフが参考例３の結果である。
実施例３の半導体装置のＰＬ発光強度のピーク位置は、参考例３の半導体装置のＰＬ発光強度のピーク位置から１００ｎｍ程度ずれていた。さらに、実施例３の半導体装置のピーク強度は、参考例３の半導体装置のピーク強度の１１５％程度であった。
実施例２の半導体装置のＰＬ発光強度のピーク位置は、参考例２の半導体装置のＰＬ発光強度のピーク位置から５０ｎｍ程度ずれていた。さらに、実施例２の半導体装置のピーク強度は、参考例２の半導体装置のピーク強度の９７．６％であった。
また、図１１に、実施例３および参考例３の半導体装置のＰＬ発光強度の測定結果を示す。測定は２５℃で実施され、５３２ｎｍの波長の光を量子井戸層に照射した。点線のグラフが実施例３の結果であり、実線のグラフが参考例３の結果である。
実施例３の半導体装置のＰＬ発光強度のピーク位置は、参考例３の半導体装置のＰＬ発光強度のピーク位置から１００ｎｍ程度ずれていた。さらに、実施例３の半導体装置のピーク強度は、参考例３の半導体装置のピーク強度の１１５％程度であった。
実施例１においては、下地基板と半導体層１２とを加熱接合する際に発生する半導体層１２中の圧縮歪が非常に小さかったものの、量子井戸層に格子不整合による歪がわずかに存在し、ＰＬ発光強度のピーク位置が参考例１のＰＬ発光強度のピーク位置からわずかであるが、ずれてしまったと考えられる。
実施例２，３においては、下地基板と半導体層１２とを加熱接合する際に、下地基板と半導体層１２との線膨張係数差に起因して発生する半導体層１２中の圧縮歪が大きくなり、量子井戸層に歪がかかり、ＰＬ発光強度のピーク位置が参考例２，３のＰＬ発光強度のピーク位置からずれてしまったと考えられる。
ただし、いずれの実施例においても、所定の発光強度を得ることができ、下地基板の種類によらず、所望のデバイス構造を得ることができることが確認できた。
さらに、図１２に、半導体層１２の表面粗さと、量子井戸層のＰＬ発光強度との関係を示す。実施例２で得られた半導体装置では、半導体層１２の表面粗さ（ＲＭＳ）が面内で異なっている。半導体層１２の周縁部は中央部よりも表面粗さが粗くなっている。実施例２で得られた半導体装置を、半導体層１２の表面粗さＲＭＳが異なる領域ごとに計測した結果を図１２に示している。
図１２から、半導体層１２の表面粗さが小さいほど、ＰＬ発光強度が大きくなることがわかり、半導体層１２の表面粗さ（ＲＭＳ）が１〜３０ｎｍ、特には１〜２０ｎｍ、さらには、１０ｎｍ以下であることが好ましいことがわかる。
実施例２，３においては、下地基板と半導体層１２とを加熱接合する際に、下地基板と半導体層１２との線膨張係数差に起因して発生する半導体層１２中の圧縮歪が大きくなり、量子井戸層に歪がかかり、ＰＬ発光強度のピーク位置が参考例２，３のＰＬ発光強度のピーク位置からずれてしまったと考えられる。
ただし、いずれの実施例においても、所定の発光強度を得ることができ、下地基板の種類によらず、所望のデバイス構造を得ることができることが確認できた。
さらに、図１２に、半導体層１２の表面粗さと、量子井戸層のＰＬ発光強度との関係を示す。実施例２で得られた半導体装置では、半導体層１２の表面粗さ（ＲＭＳ）が面内で異なっている。半導体層１２の周縁部は中央部よりも表面粗さが粗くなっている。実施例２で得られた半導体装置を、半導体層１２の表面粗さＲＭＳが異なる領域ごとに計測した結果を図１２に示している。
図１２から、半導体層１２の表面粗さが小さいほど、ＰＬ発光強度が大きくなることがわかり、半導体層１２の表面粗さ（ＲＭＳ）が１〜３０ｎｍ、特には１〜２０ｎｍ、さらには、１０ｎｍ以下であることが好ましいことがわかる。
１ 半導体装置
３ 半導体装置
４ 半導体装置
１１ 下地基板
１２ 半導体層
１３ デバイス構造
１６ 電極
１７ 電極
２０ 層
２１ 基板
２２ 下地層
３３ デバイス構造
３３Ａ レーザ部
３３Ｂ 第一導波路部
３３Ｃ 第二導波路部
４１ 出力導波路
４２ スラブ導波路
１１１ 基板
１１２ ＳｉＯ２膜
１３１ クラッド層
１３２ 量子井戸層
１３３ クラッド層
３３１ クラッド層
３３２ 量子井戸層
３３３ クラッド層
Ａ 領域
Ｂ 領域
Ｍ マスク
Ｍ１ 幅広部
Ｍ２ 幅狭部
３ 半導体装置
４ 半導体装置
１１ 下地基板
１２ 半導体層
１３ デバイス構造
１６ 電極
１７ 電極
２０ 層
２１ 基板
２２ 下地層
３３ デバイス構造
３３Ａ レーザ部
３３Ｂ 第一導波路部
３３Ｃ 第二導波路部
４１ 出力導波路
４２ スラブ導波路
１１１ 基板
１１２ ＳｉＯ２膜
１３１ クラッド層
１３２ 量子井戸層
１３３ クラッド層
３３１ クラッド層
３３２ 量子井戸層
３３３ クラッド層
Ａ 領域
Ｂ 領域
Ｍ マスク
Ｍ１ 幅広部
Ｍ２ 幅狭部
Claims (15)
- 下地基板およびこの下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層を含むテンプレート基板と、
前記テンプレート基板の前記第一の単結晶半導体層上で成長した、第二の単結晶半導体層を含むデバイス構造とを含む半導体装置。 - 請求項１に記載の半導体装置において、
前記テンプレート基板の前記第一の単結晶半導体層は、III-V族半導体の単結晶層である半導体装置。 - 請求項２に記載の半導体装置において、
前記テンプレート基板の前記第一の単結晶半導体層は、III族元素として、Ａｌ、Ｉｎ、Ｇａからなる群から選択される１種以上を含み、
V族元素として、ＡｓおよびＰのうち１種以上を含む半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置において、
前記テンプレート基板の前記第一の単結晶半導体層の前記デバイス構造が形成された側の表面が、結晶面で構成された半導体装置。 - 請求項１乃至４のいずれかに記載の半導体装置において、
前記デバイス構造の最上層の半導体層は、表面粗さＲＭＳが１ｎｍ以上、３０ｎｍ以下である領域を含む半導体装置。 - 請求項１乃至５のいずれかに記載の半導体装置において、
前記第一の単結晶半導体層の厚みが５００ｎｍ以上、２０００ｎｍ以下である半導体装置。 - 請求項１乃至６のいずれかに記載の半導体装置において、
前記デバイス構造は、前記第二の単結晶半導体層を含むIII-V族半導体単結晶層の積層体である半導体装置。 - 請求項１乃至７のいずれかに記載の半導体装置において、
前記下地基板は、シリコン基板、前記第一の単結晶半導体層側にＳｉＯ２膜が設けられた基板、ガラス基板のいずれかである半導体装置。 - 請求項１に記載の半導体装置において、
前記第一の単結晶半導体層上には、複数の前記デバイス構造が設けられている半導体装置。 - 単結晶半導体層を含むデバイス構造を積層するためのテンプレート基板であって、
下地基板と、
この下地基板に加熱接合された閃亜鉛鉱型構造の第一の単結晶半導体層とを備えるテンプレート基板。 - 請求項１０に記載のテンプレート基板において、
前記第一の単結晶半導体層の前記下地基板と反対側の表面が結晶面であるテンプレート基板。 - 請求項１０または１１に記載のテンプレート基板において、
前記第一の単結晶半導体層の前記下地基板と反対側の表面に表面粗さＲＭＳが１ｎｍ以上、３０ｎｍ以下である領域を有するテンプレート基板。 - 下地基板を用意する工程と、
前記下地基板に、閃亜鉛鉱型構造の第一の単結晶半導体層を加熱接合し、前記下地基板と前記第一の単結晶半導体層とを含むテンプレート基板を得る工程と、
前記第一の単結晶半導体層上に、第二の単結晶半導体層を成長させて、デバイス構造を形成する工程とを含む半導体装置の製造方法。 - 請求項１３に記載の半導体装置の製造方法において、
テンプレート基板を得る前記工程では、
イオン注入されていない前記第一の単結晶半導体層を前記下地基板に対して加熱圧着する半導体装置の製造方法。 - 請求項１３または１４に記載の半導体装置の製造方法において、
テンプレート基板を得る前記工程では、
前記第一の単結晶半導体層を、下地層の結晶面上にエピタキシャル成長させ、
前記下地層付きの前記第一の単結晶半導体層を前記下地基板に対して加熱圧着した後、前記下地層のエッチングレートが前記第一の単結晶半導体層のエッチングレートよりも大きくなる条件下で、前記下地層をウェットエッチングすることにより、前記下地層を除去する半導体装置の製造方法。
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