JP2016001681A - 固体撮像素子、固体撮像素子の製造方法、及び、撮像装置 - Google Patents

固体撮像素子、固体撮像素子の製造方法、及び、撮像装置 Download PDF

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Abstract

【課題】小型化の要求に応えつつも、基板を貼り合わせることで生じる反りを抑制することができるようにする。
【解決手段】透明絶縁基板と、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、透明絶縁基板と半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜とが積層されて構成される固体撮像素子が提供される。本技術は、例えば、CMOSイメージセンサ等の固体撮像素子に適用することができる。
【選択図】図９

Description

本技術は、固体撮像素子、固体撮像素子の製造方法、及び、撮像装置に関し、特に、小型化の要求に応えつつ、基板を貼り合わせることで生じる反りを抑制することができるようにした固体撮像素子、固体撮像素子の製造方法、及び、撮像装置に関する。
半導体装置をチップサイズまで小型化したウェハレベルCSP(WCSP：Wafer level Chip Size Package)が知られている。また、特許文献１には、半導体基板上に、接着層を介してガラス基板を貼り合わせた構造が開示されている。
特開２００９−１６４３１４号公報
ところで、熱膨張係数の異なる基板同士を接着層で加熱接合した後に、室温に戻ると、反りが発生することが知られている。特許文献１には、半導体基板の表面側に接着層を介してガラス基板を貼り合わせた基板の反りを低減することが開示されているが、その構造上、小型化の要求に応えることができない。そのため、小型化の要求に応えつつも、基板を貼り合わせることで生じる反りを抑制したいという要求がある。
本技術はこのような状況に鑑みてなされたものであり、小型化の要求に応えつつ、基板を貼り合わせることで生じる反りを抑制することができるようにするものである。
本技術の第１の側面の固体撮像素子は、透明絶縁基板と、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜とが積層されて構成される固体撮像素子である。
前記半導体基板の前記画素領域内のオンチップレンズ上に、前記オンチップレンズよりも屈折率の小さい透明樹脂層が形成されているようにすることができる。
前記半導体基板、前記反り補正膜、前記接着層、前記透明絶縁基板の順に積層されており、前記反り補正膜の屈折率は、半導体基体上の最表面膜の屈折率と、前記接着層の屈折率との間の値となるようにすることができる。
前記反り補正膜は、前記透明絶縁基板、前記半導体基板、及び、前記接着層についての熱膨張係数、及び、応力の少なくとも一方を最適化した膜として形成されるようにすることができる。
前記反り補正膜は、透明膜であるようにすることができる。
前記反り補正膜は、前記半導体基板又は前記透明絶縁基板の表面又は裏面に形成されるようにすることができる。
本技術の第２の側面の固体撮像素子の製造方法は、透明絶縁基板、又は、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板の表面又は裏面に、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜を形成する工程と、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせる工程とを有する固体撮像素子の製造方法である。
本技術の第３の側面の撮像装置は、透明絶縁基板と、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜とが積層されて構成される固体撮像素子を搭載した撮像装置である。
固体撮像素子及び撮像装置は、独立した装置であってもよいし、他の装置に組み込まれるモジュールであってもよい。
本技術の第１の側面乃至第３の側面においては、透明絶縁基板と、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜とが積層されて構成されている。
本技術の第１の側面乃至第３の側面によれば、小型化の要求に応えつつ、基板を貼り合わせることで生じる反りを抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
反り補正を行わない場合における貼り合わせ基板の構造を示す図である。 チップのひずみを模式的に表した図である。 反り補正を行う場合における貼り合わせ基板の構造を示す図である。 反り補正膜による反り補正を説明する図である。 最適化された反り補正膜を形成するためのシミュレーションの結果を示す図である。 反り補正を行う場合における貼り合わせ基板の他の構造を示す図である。 固体撮像素子を構成する半導体基板の回路構成を示す図である。 図７の単位画素の等価回路を示す図である。 固体撮像素子の詳細構造を示す図である。 図９の構造を有する固体撮像素子の製造方法を説明する図である。 撮像装置の構成例を示す図である。
以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．本技術を適用した反り補正の概念
２．固体撮像素子の構造例
３．固体撮像素子の製造方法
４．撮像装置の構成
＜１．本技術を適用した反り補正の概念＞
（反り補正を行わない場合における貼り合わせ基板の構造）
図１は、本技術を適用した反り補正を行わない場合における貼り合わせ基板の構造を示す図である。
図１の固体撮像素子１は、半導体基板１１とガラス基板１３の２つの基板を、接着層１２を介して貼り合わせて構成されている。半導体基板１１は、例えば、シリコン（Si）で構成されたシリコン基板である。ここで、例えば、半導体基板１１の熱膨張係数が、3ppm/℃とされ、ガラス基板１３の熱膨張係数が、3〜8ppm/℃とされる場合に、熱膨張係数の異なる半導体基板１１と、ガラス基板１３を接着層１２により加熱接合すると、室温に戻った際に反りが発生することになる。
ここで、上述の特許文献１には、ガラス基板１３の厚みを1〜3mmとすることで、反りを低減することが開示されているが、ガラス基板１３の厚みを1mm以上とする必要があるため、固体撮像素子１の厚みを1mm以下にすることができず、固体撮像素子１の小型化の要求に応えることができない。すなわち、ガラス基板１３の厚みは、薄いほど好ましいが、特許文献１に開示された構造であると、ガラス基板１３には、反りを低減するための厚みが必要となる。
また、特許文献１には、半導体基板１１とガラス基板１３を貼り合わせた基板の反り量を2mm以下に抑制すれば、全体の厚みは問題にならないとの開示がされているが、実際には、選択する接着層１２の熱膨張や応力によっても反りが加えられるので、スピンチャックへの吸着不良やシリコンデバイス表面にかかる応力によるチップひずみによって、特性不良を起こすこととなる。
なお、図２に示すように、半導体基板１１を、接着層１２を介してガラス基板１３に貼り合わせた場合に、半導体基板１１がガラス基板１３に引っ張られて、ひずんでしまうという現象が知られている。図２では、「Ideal」で示した線によって、理想的なチップの形状を表しているが、ガラス基板１３に引っ張られてひずむことで、「Residual」で示した線で表すように、各矩形の頂点が黒点の位置にずれて、その形状が、ゆがんだ形状となっている。
このようなガラス基板１３を貼り付けることに起因するひずみを抑制するためには、ガラス基板１３の厚みを減らすことが効果的である。ここで、上述の特許文献１には、半導体基板１１の厚みが50〜300μmで、ガラス基板１３の厚みが1〜3mmとなる構造が開示されており、ガラス基板１３の厚みを1mm以上とする必要があるため、ガラス基板１３を貼り付けることに起因するひずみの影響が大きくなる。
以上のように、図１の基板（貼り合わせ基板）の構造を採用した場合に、貼り合わせ基板で生じる反りを抑制しようとすると、その構造上、小型化の要求に応えることができない。そのため、小型化の要求に応えつつも、基板を貼り合わせることで生じる反りを抑制したいという要求がある。
（反り補正を行う場合における貼り合わせ基板の構造）
図３は、本技術を適用した反り補正を行う場合における貼り合わせ基板の構造を示す図である。
図３において、固体撮像素子１０１は、半導体基板１１１とガラス基板１１３を、接着層１１２を介して貼り合わせて構成されているが、接着層１１２とガラス基板１１３との間に、反り補正膜１１４を設けている。
半導体基板１１１は、例えば、シリコン（Si）で構成されたシリコン基板である。なお、半導体基板１１１は、シリコン基板に限らず、ゲルマニウム等の単元素であってもよいし、ガリウム砒素やインジウムリン等の化合物半導体であってもよい。半導体基板１１１には、光電変換を行う画素部が２次元配列された画素領域や、画素部の制御を行う制御回路などが形成されている。ガラス基板１１３は、半導体基板１１１の上側に形成される透明絶縁基板である。
反り補正膜１１４は、半導体基板１１１とガラス基板１１３を貼り合わせた基板（貼り合わせ基板）の反りを補正するために設けられる層である。反り補正膜１１４は、半導体基板１１１又はガラス基板１１３の表面又は裏面に、それらの基板の加熱接合後の反りを補正するために、半導体基板１１１、接着層１１２、及び、ガラス基板１１３についての熱膨張係数、及び、応力の少なくとも一方を最適化した膜として形成される。
すなわち、加熱接合後の反りを補正するために、各基板の熱膨張係数、弾性率、厚み等の物性値を用いることになる。例えば、図４に示すように、半導体基板１１１とガラス基板１１３では、熱膨張係数が異なるために基板の縮量が異なって、加熱接合後に反ってしまうため、反り補正膜１１４を形成することで、その反りを補正するようにしている。
なお、反り補正膜１１４は、例えば、SiO2膜、TEOS膜、SiN膜、SiCO膜、SiC膜の他、SOGや有機膜（例えば、アクリルやエポキシ）などから形成される。また、反り補正膜１１４は、半導体基板１１１に形成された画素領域に光を照射するために、透明膜として形成される。
ここで、最適化された反り補正膜１１４の形成方法について説明する。図５は、最適化された反り補正膜１１４を形成するためのシミュレーションの結果を示す図である。
図５において、横軸は、半導体基板１１１の反り量（単位：μm）を表しており、図中の右側に向かうほど、その値が大きくなることを示している。また、左側の縦軸は、半導体基板１１１とガラス基板１１３を貼り合わせた基板（貼り合わせ基板）の反り量（単位：μm）を表しており、図中の上側に向かうほど、その値が大きくなることを示している。さらに、右側の縦軸は、半導体基板１１１のひずみ量（単位：ppm）を表しており、図中の上側に向かうほど、その値が大きくなることを示している。
なお、各軸の反り量（単位：μm）であるが、「0」がフラットな状態を示し、「＋」が下に反った状態で、「−」が上に反った状態を示している。また、固体撮像素子１０１の製造工程では、半導体基板１１１とガラス基板１１３を貼り合わせた後に、半導体基板１１１の薄膜化が行われる。ここでは、薄膜化が行われる前を、「BG前」と称し、薄膜化が行われた後を、「BG後」と称する。
ここで、白抜きの四角の点を直線でつないだ折れ線グラフは、半導体基板１１１とガラス基板１１３を貼り合わせた後であって、半導体基板１１１を薄肉化する前（BG前）における基板の反り量の変化を表している。すなわち、図中の横軸が半導体基板１１１の反り量を表すとともに、図中の左側の縦軸が貼り合わせ基板の反り量を表しているので、半導体基板１１１の反り量が大きくなると、貼り合わせ基板の反り量も大きくなる。したがって、半導体基板１１１を「−」側に反らせておくことで、貼り合わせ基板の反りを抑制することができる。
また、黒塗りのひし形の点を直線でつないだ折れ線グラフは、半導体基板１１１とガラス基板１１３を貼り合わせた後であって、半導体基板１１１を薄肉化した後（BG後）における基板の反り量の変化を表している。すなわち、図中の横軸が半導体基板１１１の反り量を表すとともに、図中の左側の縦軸が貼り合わせ基板の反り量を表しているので、半導体基板１１１を「−」側に反らせ過ぎると、貼り合わせ基板の反りが大きくなってしまう。
すなわち、半導体基板１１１とガラス基板１１３の貼り合わせだけを考慮すれば、半導体基板１１１を「−」側に反らせればよいが、薄肉化までを考慮すると、半導体基板１１１を「−」側に反らせ過ぎるのはよくないため、反り補正膜１１４を形成する際には、貼り合わせと薄肉化を考慮して、半導体基板１１１の初期反りの位置を最適な位置に制御する必要がある。つまり、初期の反りを圧縮応力にしておくことで、半導体基板１１１とガラス基板１１３を貼り合わせた後の反りと、薄肉化した後の反りを抑制することができる。
さらに、白抜きの三角の点を直線でつないだ折れ線グラフは、半導体基板１１１のひずみ量の変化を表している。すなわち、図中の右側の縦軸が半導体基板１１１のひずみ量を表しており、ひずみ量が０に近づくほど、ひずまなくなるので、ひずみ量が０の近傍になるように、半導体基板１１１の初期反りの位置を最適な位置に制御する必要がある。例えば、図中の横軸の半導体基板１１１の初期反りの位置を、-50μmくらい反らせた状態で、ガラス基板１１３に貼り合わせると、ひずみの影響を受けずに、貼り合わせを行うことができる。
このように、半導体基板１１１とガラス基板１１３を貼り合わせたときの反りを抑えるだけでなく、ひずみ量も補正することができる。例えば、上述した図２に示したように、半導体基板１１１を、接着層１１２を介してガラス基板１１３に貼り合わせた場合に、半導体基板１１１がガラス基板１１３に引っ張られて、ひずんでしまうという現象が知られているが、反り補正膜１１４により半導体基板１１１の初期反りを制御して、ひずみ量の補正を行うことで、ひずみの影響を受けずに、貼り合わせを行うことができる。
以上のような最適化された反り補正膜１１４を形成することで、半導体基板１１１とガラス基板１１３を、接着層１１２を介して貼り合わせた基板（貼り合わせ基板）の反りを抑制することができる。
また、反り補正膜１１４を用いて反りを補正することから、ガラス基板１１３の厚みを薄くすることが可能となる。例えば、図３の固体撮像素子１０１においては、ガラス基板１３の厚みを1mm以下にできるとともに、接着層１１２と反り補正膜１１４の厚みが1〜100μmとなることが、シミュレーションの結果得られている。
そして、図３の固体撮像素子１０１において、半導体基板１１１の厚みが50〜300μmとなるので、図１の固体撮像素子１と比べて、厚みを減らすことができるため、結果として、基板を貼り合わせることで生じる反りを抑制しながら、小型化の要求にも応えることができる。なお、ガラス基板１１３の厚みは、半導体基板１１１のひずみを抑えられるなどの観点からも、薄いほうが好ましい。
なお、例えば、半導体基板１１１の熱膨張係数は3ppm/℃とされ、ガラス基板１１３の熱膨張係数は3〜8ppm/℃とされるが、反り補正膜１１４の熱膨張係数の値は、0.1〜100ppm/℃とするのが好適であることが、シミュレーションの結果得られている。また、反り補正膜１１４の厚みは、より薄いほうが好ましい。さらに、接着層１１２は、応力を持たないようにすることが好ましい。
また、半導体基板１１１の熱膨張係数と近い、熱膨張係数を有するガラス基板１１３を用いることは可能であるが、若干の熱膨張係数の違いによる反りでも、半導体プロセスでの搬送トラブルが発生することが想定される。それに対して、本技術では反り補正膜１１４によって、基板などによる熱膨張係数の違いを吸収できるので、半導体プロセス時の搬送信頼性が向上する。
さらに、半導体基板１１１の表面に形成される材料やパターン形状によって、その熱膨張係数が変化するため、その都度、貼り合わせるガラス基板１１３の熱膨張係数を変更することは困難であって、安定した接合プロセスを構築するのは難しいことが想定される。それに対して、本技術では反り補正膜１１４によって、基板などによる熱膨張係数の違いを吸収できるので、安定した接合プロセスを構築することができる。
さらにまた、半導体基板１１１の表面に形成された素子についても、構成する材料やレイアウトにより反りが変化するが、熱膨張係数を細かく制御したガラス基板１１３を製造することが、コストの面から困難であるため、多品種に適用させることが難しいと想定される。それに対して、本技術では、反り補正膜１１４によって、熱膨張係数を細かく制御することができるので、多品種に適用することが可能となる。
（反り補正を行う場合における貼り合わせ基板の他の構造）
図６は、本技術を適用した反り補正を行う場合における貼り合わせ基板の他の構造を示す図である。
上述した説明では、固体撮像素子１０１としての、貼り合わせ基板（図３等）は、下層から上層に、半導体基板１１１、接着層１１２、反り補正膜１１４、ガラス基板１１３の順に積層される構造を有しているとして説明したが、例えば、図６Ａ乃至図６Ｃの構造など、他の構造を採用することができる。
図６Ａにおいて、貼り合わせ基板は、下層から上層に、半導体基板１１１、反り補正膜１１４、接着層１１２、ガラス基板１１３の順に積層される構造を有している。
図６Ｂにおいて、貼り合わせ基板は、下層から上層に、半導体基板１１１、接着層１１２、ガラス基板１１３、反り補正膜１１４の順に積層される構造を有している。
図６Ｃにおいて、貼り合わせ基板は、下層から上層に、反り補正膜１１４、半導体基板１１１、接着層１１２、ガラス基板１１３の順に積層される構造を有している。
このように、貼り合わせ基板において、反り補正膜１１４は、半導体基板１１１又はガラス基板１１３の表面又は裏面に形成されて、それらの基板の加熱接合後の反りを補正することになる。なお、以下の説明では、固体撮像素子１０１が、図６Ａの構造を有する場合について説明する。
＜２．固体撮像素子の構造例＞
（半導体基板の回路構成）
図７は、固体撮像素子１０１を構成する半導体基板１１１の回路構成を示す図である。
図７において、半導体基板１１１は、画素アレイ部１５１、垂直駆動回路１５２、カラム信号処理回路１５３、水平駆動回路１５４、出力回路１５５、制御回路１５６、及び、入出力端子１５７を含んで構成される。
画素アレイ部１５１には、単位画素１６１が２次元アレイ状に配列される。単位画素１６１は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して構成される。なお、単位画素１６１の回路構成例については、図８を参照して後述する。
垂直駆動回路１５２は、例えばシフトレジスタによって構成され、所定の画素駆動配線１７１を選択して、選択された画素駆動配線１７１に単位画素１６１を駆動するためのパルスを供給し、行単位で単位画素１６１を駆動する。すなわち、垂直駆動回路１５２は、画素アレイ部１５１の各単位画素１６１を行単位で順次垂直方向に選択走査し、各単位画素１６１の光電変換素子において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線１７２を通してカラム信号処理回路１５３に供給する。
カラム信号処理回路１５３は、単位画素１６１の列ごとに配置されており、１行分の単位画素１６１から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路１５３は、画素固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling：相関２重サンプリング）及びAD（Analog Digital）変換等の信号処理を行う。
水平駆動回路１５４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１５３の各々を順番に選択し、カラム信号処理回路１５３の各々から画素信号を水平信号線１７３に出力させる。
出力回路１５５は、カラム信号処理回路１５３の各々から水平信号線１７３を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路１５５は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。
制御回路１５６は、入力クロック信号と、動作モードなどを指令するデータを受け取り、また、半導体基板１１１の内部情報などのデータを出力する。すなわち、制御回路１５６は、垂直同期信号、水平同期信号、及び、マスタクロック信号に基づいて、垂直駆動回路１５２、カラム信号処理回路１５３、及び、水平駆動回路１５４などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１５６は、生成したクロック信号や制御信号を、垂直駆動回路１５２、カラム信号処理回路１５３、及び、水平駆動回路１５４等に出力する。
入出力端子１５７は、外部と信号のやりとりを行う。
以上のように構成される、図７の半導体基板１１１は、CDS処理とAD変換処理を行うカラム信号処理回路１５３が画素列ごとに配置されたカラムAD方式と呼ばれるCMOS（Complementary Metal Oxide Semiconductor）イメージセンサである。
（単位画素の回路構成例）
図８は、図７の単位画素１６１の等価回路を示している。
図８の単位画素１６１は、電子式のグローバルシャッタ機能を実現する構成を示している。
図８において、単位画素１６１は、フォトダイオード２１１、第１転送トランジスタ２１２、メモリ部（MEM）２１３、第２転送トランジスタ２１４、FD(フローティング拡散領域)２１５、リセットトランジスタ２１６、増幅トランジスタ２１７、選択トランジスタ２１８、及び、排出トランジスタ２１９を有する。
フォトダイオード２１１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換素子である。フォトダイオード２１１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ２１２を介してメモリ部２１３に接続されている。また、フォトダイオード２１１のカソード端子は、不要な電荷を排出するための排出トランジスタ２１９とも接続されている。
第１転送トランジスタ２１２は、転送信号TRXによりオンされたとき、フォトダイオード２１１で生成された電荷を読み出し、メモリ部２１３に転送する。メモリ部２１３は、FD２１５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。
第２転送トランジスタ２１４は、転送信号TRGによりオンされたとき、メモリ部２１３に保持されている電荷を読み出し、FD２１５に転送する。
FD２１５は、メモリ部２１３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ２１６は、リセット信号RSTによりオンされたとき、FD２１５に蓄積されている電荷が定電圧源VDDに排出されることで、FD２１５の電位をリセットする。
増幅トランジスタ２１７は、FD２１５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２１７は定電流源としての負荷MOS２２０とソースフォロワ回路を構成し、FD２１５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ２１７から選択トランジスタ２１８を介してカラム信号処理回路１５３（図７）に出力される。負荷MOS２２０は、例えば、カラム信号処理回路１５３内に配置されている。
選択トランジスタ２１８は、選択信号SELにより単位画素１６１が選択されたときオンされ、単位画素１６１の画素信号を、垂直信号線１７２を介してカラム信号処理回路１５３に出力する。
排出トランジスタ２１９は、排出信号OFGによりオンされたとき、フォトダイオード２１１に蓄積されている不要電荷を定電圧源VDDに排出する。
なお、転送信号TRX、転送信号TRG、リセット信号RST、排出信号OFG、及び、選択信号SELは、画素駆動配線１７１を介して垂直駆動回路１５２から供給される。
次に、図８の単位画素１６１の動作について簡単に説明する。
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ２１９に供給されることにより排出トランジスタ２１９がオンされ、フォトダイオード２１１に蓄積されている電荷が定電圧源VDDに排出され、全画素のフォトダイオード２１１がリセットされる。
フォトダイオード２１１のリセット後、排出トランジスタ２１９が、Lowレベルの排出信号OFGによりオフされると、画素アレイ部１５１の全画素で露光が開始される。
あらかじめ定められた所定の露光時間が経過すると、画素アレイ部１５１の全画素において、転送信号TRXにより第１転送トランジスタ２１２がオンされ、フォトダイオード２１１に蓄積されていた電荷が、メモリ部２１３に転送される。
第１転送トランジスタ２１２がオフされた後、各単位画素１６１のメモリ部２１３に保持されている電荷が、行単位に、順次、カラム信号処理回路１５３に読み出される。読み出し動作は、読出し行の単位画素１６１の第２転送トランジスタ２１４が転送信号TRGによりオンされ、メモリ部２１３に保持されている電荷が、FD２１５に転送される。
そして、選択トランジスタ２１８が選択信号SELによりオンされることで、FD２１５に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ２１７から選択トランジスタ２１８を介してカラム信号処理回路１５３に出力される。
以上のように、図８の画素回路を有する単位画素１６１は、露光時間を画素アレイ部１５１の全画素で同一に設定し、露光終了後はメモリ部２１３に電荷を一時的に保持しておいて、メモリ部２１３から行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
なお、単位画素１６１の回路構成としては、図８に示した構成に限定されるものではなく、例えば、メモリ部２１３を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。
（固体撮像素子の詳細構造）
次に、図９を参照して、固体撮像素子１０１の詳細構造について説明する。図９は、固体撮像素子１０１の一部分を拡大して示した断面図である。
図９において、半導体基板１１１は、下側基板１２１と上側基板１２２とが積層されて構成される。下側基板１２１には、不図示の外部基板と電気的に接続するための裏面電極であるはんだボール１２４が複数形成されている。
上側基板１２２の上面には、R（赤）、G（緑）、又は、B（青）のカラーフィルタ１２５とオンチップレンズ１２６が形成されている。また、上側基板１２２は、ガラス基板１１３と、接着層１１２、反り補正膜１１４、及び、透明樹脂層１２７を介してキャビティレス構造で接続されている。
下側基板１２１には、シリコン（Si）で構成されたシリコン基板２５１の上側（上側基板１２２側）に、多層配線層２５２が形成されている。この多層配線層２５２により、例えば、制御回路やロジック回路が構成される。
多層配線層２５２は、上側基板１２２に最も近い最上層の配線層２５３ａ、中間の配線層２５３ｂ、及び、シリコン基板２５１に最も近い最下層の配線層２５３ｃなどからなる複数の配線層２５３と、各配線層２５３の間に形成された層間絶縁膜２５４とで構成される。
複数の配線層２５３は、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などを用いて形成され、層間絶縁膜２５４は、例えば、SiO2膜、SiN膜などで形成される。複数の配線層２５３及び層間絶縁膜２５４のそれぞれは、全ての階層が同一の材料で形成されていてもよいし、階層によって２つ以上の材料を使い分けてもよい。
シリコン基板２５１の所定の位置には、シリコン基板２５１を貫通するシリコン貫通孔２５５が形成されており、シリコン貫通孔２５５の内壁に、絶縁膜２５６を介して接続導体２５７が埋め込まれることにより、シリコン貫通電極（TSV：Through Silicon Via）２５８が形成されている。絶縁膜２５６は、例えば、SiO2膜やSiN膜などで形成することができる。
なお、図９に示されるシリコン貫通電極２５８では、内壁面に沿って絶縁膜２５６と接続導体２５７が成膜され、シリコン貫通孔２５５内部が空洞となっているが、内径によってはシリコン貫通孔２５５内部全体が接続導体２５７で埋め込まれることもある。換言すれば、貫通孔の内部が導体で埋め込まれていても、一部が空洞となっていてもどちらでもよい。このことは、後述するチップ貫通電極（TCV：Through Chip Via)２７５などについても同様である。
シリコン貫通電極２５８の接続導体２５７は、シリコン基板２５１の下面側に形成された再配線２６０と接続されており、再配線２６０は、はんだボール１２４と接続されている。接続導体２５７及び再配線２６０は、例えば、銅（Cu）、タングステン（W）、ポリシリコンなどで形成することができる。
また、シリコン基板２５１の下面側には、はんだボール１２４が形成されている領域を除いて、再配線２６０と絶縁膜２５６を覆うように、ソルダマスク（ソルダレジスト）２６１が形成されている。
一方、上側基板１２２には、シリコン（Si）で構成されたシリコン基板２７１の下側（下側基板１２１側）に、多層配線層２７２が形成されている。この多層配線層２７２により、例えば、画素領域の画素回路が構成されている。
多層配線層２７２は、シリコン基板２７１に最も近い最上層の配線層２７３ａ、中間の配線層２７３ｂ、及び、下側基板１２１に最も近い最下層の配線層２７３ｃなどからなる複数の配線層２７３と、各配線層２７３の間に形成された層間絶縁膜２７４とで構成される。
複数の配線層２７３及び層間絶縁膜２７４として使用される材料は、上述した配線層２５３及び層間絶縁膜２５４の材料と同種のものを採用することができる。また、複数の配線層２７３や層間絶縁膜２７４が、１又は２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層２５３及び層間絶縁膜２５４と同様である。
なお、図９の例では、上側基板１２２の多層配線層２７２は３層の配線層２７３で構成され、下側基板１２１の多層配線層２５２は４層の配線層２５３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
シリコン基板２７１内には、PN接合により形成されたフォトダイオード２１１が、単位画素１６１ごとに形成されている。また、図示は省略されているが、多層配線層２７２とシリコン基板２７１には、第１転送トランジスタ２１２、第２転送トランジスタ２１４などの複数の画素トランジスタや、メモリ部２１３なども形成されている。
カラーフィルタ１２５とオンチップレンズ１２６が形成されていないシリコン基板２７１の所定の位置には、上側基板１２２の配線層２７３ａと接続されているシリコン貫通電極２７９と、下側基板１２１の配線層２５３ａと接続されているチップ貫通電極２７５が形成されている。
チップ貫通電極２７５とシリコン貫通電極２７９は、シリコン基板２７１上面に形成された接続用配線２７６で接続されている。また、シリコン貫通電極２７９及びチップ貫通電極２７５のそれぞれとシリコン基板２７１との間には、絶縁膜２７７が形成されている。さらに、シリコン基板２７１の上面には、平坦化膜（絶縁膜）２７８を介して、カラーフィルタ１２５やオンチップレンズ１２６が形成されている。
以上のように、図９に示される固体撮像素子１０１の半導体基板１１１は、下側基板１２１の多層配線層２７２側と、上側基板１２２の多層配線層２５２側とを貼り合わせた積層構造となっている。図９では、下側基板１２１の多層配線層２７２側と、上側基板１２２の多層配線層２５２側とを貼り合わせ面が、破線で示されている。
また、固体撮像素子１０１では、上側基板１２２の上面には、カラーフィルタ１２５とオンチップレンズ１２６が形成され、オンチップレンズ１２６上には、表面が平坦化された透明樹脂層１２７が形成されている。ここで、オンチップレンズ１２６の屈折率は2.0程度であり、透明樹脂層１２７を構成する有機材料等の屈折率が1.4程度であるため、固体撮像素子１０１において、オンチップレンズ１２６による集光性能を確保することができる。
さらに、上側基板１２２は、ガラス基板１１３と、接着層１１２、反り補正膜１１４、及び、透明樹脂層１２７を介してキャビティレス構造で接続されている。ここで、ガラス基板１１３と接着層１１２の屈折率は1.5程度であり、反り補正膜１１４の屈折率は1.4〜1.5程度とされる。すなわち、反り補正膜１１４の屈折率（1.4〜1.5程度）は、半導体基体上の最表面膜となる透明樹脂層１２７の屈折率（1.4程度）と、接着層１１２の屈折率（1.5程度）の間の値となって、各層における屈折率の差が小さくなるため、光の反射を防止することができる。
＜３．固体撮像素子の製造方法＞
次に、図１０を参照して、図９の構造を有する固体撮像素子１０１の製造方法について説明する。なお、図１０においては、上側基板１２２の上面に形成される、カラーフィルタ１２５とオンチップレンズ１２６よりも上層の構成のみを示し、その他の構成については図示を省略している。
初めに、半製品状態の下側基板１２１と上側基板１２２とが別々に製造される。下側基板１２１としては、シリコン基板（シリコンウエハ）２５１の各チップ部となる領域に、多層配線層２５２が形成される。一方、上側基板１２２としては、シリコン基板（シリコンウエハ）２７１の各チップ部となる領域に各単位画素１６１のフォトダイオード２１１や画素トランジスタのソース／ドレイン領域が形成される。また、シリコン基板２７１の一方の面に、多層配線層２７２が形成されるとともに、他方の面に、カラーフィルタ１２５とオンチップレンズ１２６が形成される。
そして、製造された下側基板１２１の多層配線層２７２側と、上側基板１２２の多層配線層２５２側とが向き合うように貼り合わされる。また、図１０Ａに示すように、貼り合わされた下側基板１２１と上側基板１２２のオンチップレンズ１２６が形成されている面全体に、透明樹脂層１２７が塗布される。
次に、図１０Ｂに示すように、透明樹脂層１２７上に、半導体基板１１１とガラス基板１１３を貼り合わせた際に発生する反りを補正可能な反り補正膜１１４を形成する。反り補正膜１１４は、透明で、応力を制御することができて、かつ、膜厚の制御範囲の広いP-CVDで形成される膜であることが好ましい。また、反りは、膜厚と膜自体が持つ応力で決まるため、半導体基板１１１の反りとその熱膨張、及び、ガラス基板１１３の反りとその熱膨張を考慮して、膜応力と膜厚から最適な条件が算出される。
また、反り補正膜１１４の膜種は、例えば、SiO2膜、TEOS膜、SiN膜、SiCO膜、SiCN膜、SiC膜などを用いることができるが、屈折率差のある膜界面で発生する光の反射を考慮すると、透明樹脂層１２７の屈折率（1.4程度）と、ガラス基板１１３と貼り合わせるための接着層１１２の屈折率（1.5程度）との間の屈折率（1.4〜1.5程度）であることが好ましい。また、ここでは、P-CVDを用いた例を挙げたが、応力を持つ透明な膜であれば、製法や膜種は問わず、塗布で成膜するSOGや有機膜（例えば、アクリルやエポキシ）を用いるようにしてもよい。
次に、図１０Ｃに示すように、反り補正膜１１４上に、ガラス基板１１３と貼り合わせるための接着層１１２が形成される。そして、図１０Ｄに示すように、接着層１１２によってガラス基板１１３が貼り合わされる。なお、固体撮像素子１０１の製造工程では、半導体基板１１１とガラス基板１１３を貼り合わせた後に、半導体基板１１１の薄膜化等の工程が行われるが、簡略化のため、ここではその説明は省略する。
なお、図１０において、固体撮像素子１０１の製造方法として、固体撮像素子１０１が、図６Ａの構造を有する場合について説明したが、図６Ａの構造の代わりに、図３の構造や、図６Ｂ乃至図６Ｃの構造が採用された場合も同様に、積層される順に各階層が形成されることになる。
以上の製造方法により、図９の固体撮像素子１０１を製造することができる。
＜４．撮像装置の構成＞
本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換素子）に固体撮像素子を用いる電子機器全般に対して適用可能である。
図１１は、電子機器としての撮像装置の構成例を示すブロック図である。
図１１の撮像装置５００は、図９の固体撮像素子１０１の構成が採用される固体撮像素子５０１、及び、カメラ信号処理回路であるDSP(Digital Signal Processor)回路５０２を備える。また、撮像装置５００は、フレームメモリ５０３、表示部５０４、記録部５０５、操作部５０６、及び、電源部５０７も備える。DSP回路５０２、フレームメモリ５０３、表示部５０４、記録部５０５、操作部５０６、及び、電源部５０７は、バスライン５０８を介して相互に接続されている。
固体撮像素子５０１は、被写体からの入射光（像光）を取り込んで撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子５０１として、図９の固体撮像素子１０１、すなわち、画素領域を含む上側基板１２２と、少なくともロジック回路を含む下側基板１２１を積層することにより小型化された半導体パッケージを用いることができる。
表示部５０４は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子５０１で撮像された動画又は静止画を表示する。記録部５０５は、固体撮像素子５０１で撮像された動画又は静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部５０６は、ユーザによる操作の下に、撮像装置５００が持つ様々な機能について操作指令を発する。電源部５０７は、DSP回路５０２、フレームメモリ５０３、表示部５０４、記録部５０５及び操作部５０６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
なお、上述した例では、下側基板１２１と上側基板１２２とが積層されて構成される半導体基板１１１がパッケージ化された半導体装置の例として、CMOS固体撮像素子の構成について説明したが、本技術は、固体撮像素子に限らず、その他の用途のパッケージ化された半導体装置に適用することができる。
例えば、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した複数の実施の形態の全て又は一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
また、本技術は、以下のような構成をとることができる。
（１）
透明絶縁基板と、
光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、
前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜と
が積層されて構成される
固体撮像素子。
（２）
前記半導体基板の前記画素領域内のオンチップレンズ上に、前記オンチップレンズよりも屈折率の小さい透明樹脂層が形成されている
（１）に記載の固体撮像素子。
（３）
前記半導体基板、前記反り補正膜、前記接着層、前記透明絶縁基板の順に積層されており、
前記反り補正膜の屈折率は、半導体基体上の最表面膜の屈折率と、前記接着層の屈折率との間の値となる
（２）に記載の固体撮像素子。
（４）
前記反り補正膜は、前記透明絶縁基板、前記半導体基板、及び、前記接着層についての熱膨張係数、及び、応力の少なくとも一方を最適化した膜として形成される
（１）乃至（３）のいずれか一項に記載の固体撮像素子。
（５）
前記反り補正膜は、透明膜である
（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（６）
前記反り補正膜は、前記半導体基板又は前記透明絶縁基板の表面又は裏面に形成される
（１）に記載の固体撮像素子。
（７）
透明絶縁基板、又は、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板の表面又は裏面に、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜を形成する工程と、
前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせる工程と
を有する固体撮像素子の製造方法。
（８）
透明絶縁基板と、
光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、
前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜と
が積層されて構成される
固体撮像素子を搭載した撮像装置。
１０１ 固体撮像素子， １１１ 半導体基板， １１２ 接着層， １１３ ガラス基板， １１４ 反り補正膜， １２５ カラーフィルタ， １２６ オンチップレンズ， １２７ 透明樹脂層， １５１ 画素アレイ部， １６１ 単位画素， ５００ 撮像装置， ５０１ 固体撮像素子

Claims (8)

  1. 透明絶縁基板と、
    光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、
    前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜と
    が積層されて構成される
    固体撮像素子。
  2. 前記半導体基板の前記画素領域内のオンチップレンズ上に、前記オンチップレンズよりも屈折率の小さい透明樹脂層が形成されている
    請求項１に記載の固体撮像素子。
  3. 前記半導体基板、前記反り補正膜、前記接着層、前記透明絶縁基板の順に積層されており、
    前記反り補正膜の屈折率は、半導体基体上の最表面膜の屈折率と、前記接着層の屈折率との間の値となる
    請求項２に記載の固体撮像素子。
  4. 前記反り補正膜は、前記透明絶縁基板、前記半導体基板、及び、前記接着層についての熱膨張係数、及び、応力の少なくとも一方を最適化した膜として形成される
    請求項１に記載の固体撮像素子。
  5. 前記反り補正膜は、透明膜である
    請求項１に記載の固体撮像素子。
  6. 前記反り補正膜は、前記半導体基板又は前記透明絶縁基板の表面又は裏面に形成される
    請求項１に記載の固体撮像素子。
  7. 透明絶縁基板、又は、光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板の表面又は裏面に、前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜を形成する工程と、
    前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせる工程と
    を有する固体撮像素子の製造方法。
  8. 透明絶縁基板と、
    光電変換を行う画素部が２次元配列された画素領域が形成された半導体基板と、
    前記透明絶縁基板と前記半導体基板を、接着層を介して貼り合わせた基板の反りを補正するために設けられる反り補正膜と
    が積層されて構成される
    固体撮像素子を搭載した撮像装置。
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