JP2017500758A - 複数のフィン高を有するフィン電界効果トランジスタを製造するシステムおよび方法 - Google Patents

複数のフィン高を有するフィン電界効果トランジスタを製造するシステムおよび方法 Download PDF

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Abstract

装置が、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを備える。装置はまた、第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスをも備える。第１の化合物層が、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に置かれる。

Description

（関連出願の相互参照）
本願は、その内容全体が参照により本明細書に明白に組み込まれる、２０１３年１２月９日出願の、同一出願人が所有する米国非仮特許出願第１４／１００４８９号の優先権を主張する。
本開示は一般にトランジスタに関する。
技術の進歩の結果、コンピューティングデバイスはより小型に、より強力になった。たとえば、小型、軽量であり、ユーザによる持ち運びが容易な、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが現在存在している。より具体的には、セルラー電話、インターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれる他のタイプのデバイスを含む。たとえば、ワイヤレス電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。さらに、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。したがって、これらのワイヤレス電話機は、かなりのコンピューティング能力を含み得る。
電子デバイス（たとえば、ワイヤレス電話またはコンピューティングデバイス）は、構成要素としてフィン型半導体デバイスを含み得る。フィン型半導体デバイスは、半導体デバイス内に形成された、細い突起型「フィン」を有する半導体デバイスである。フィン型半導体デバイスの一例は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）である。ＦｉｎＦＥＴのフィンは、伝導チャネルの形成を可能にするフィン形状の半導体構造であり得る。
既存のＦｉｎＦＥＴ製造工程は、不正確なエッチングのために、アスペクト比（フィン高とフィン幅との比）が３よりも大きいＦｉｎＦＥＴを製造することに困難を有する。さらに、アスペクト比が３よりも大きいとき、フィンの斜めのインプラントが不均一となる。いくつかの限定要素には、フィン高および／またはフィン幅のエッチングの精度、より高いアスペクト比におけるインプラント角の減少、およびより高いアスペクト比における漏れ電流制御が含まれる。アスペクト比が限定されたＦｉｎＦＥＴを使用して回路を設計することによって、アスペクト比の範囲がより広いＦｉｎＦＥＴを使用する設計と比較して、設計オプションが減少し得る。
複数のフィン高を有するフィン型半導体デバイス（たとえば、ＦｉｎＦＥＴ）を製造するシステムおよび方法が開示される。フィン型半導体デバイスが製造されるとき、記載の技法は、フィンが異なるフィン高を有するようにフィン型半導体デバイスのフィンを選択的に形成し得る。フィン型半導体デバイスの製造中、複数のエッチングストップ層および化合物層が形成され得る。たとえば、第１のエッチングストップ層が、基板の表面上に形成され得る。第１の化合物層が、第１のエッチングストップ層の表面上に形成され得る。第２のエッチングストップ層が、第１の化合物層の表面上に形成され得る。第２の化合物層が、第２のエッチングストップ層の表面上に形成され得る。
第１のエッチングストップ層および第２のエッチングストップ層が、第１のバンドギャップエネルギーを有する第１の材料を使用して形成され得る。第１の化合物層および第２の化合物層が、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を使用して形成され得る。たとえば、第１の材料は第１のＩＩＩ−Ｖ族化合物（たとえば、アルミニウムヒ素（ＡｌＡｓ）、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ））であり得、第２の材料は第２のＩＩＩ−Ｖ族化合物（たとえば、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ））であり得る。別の例として、第１の材料は第１のＩＩ−ＶＩ族化合物であり得、第２の材料は第２のＩＩ−ＶＩ族材料であり得る。典型的なＩＩ−ＶＩチャネル材料は、ＣｄＴｅまたはＣｄＳｅ、ＣｄＳなどの材料を含み得る。典型的なＩＩ−ＶＩ障壁層材料は、ＺｎＴｅ、ＺｎＳｅ、ＺｎＳなどの材料を含み得る。
第１のＦｉｎＦＥＴデバイスおよび第２のＦｉｎＦＥＴデバイスは、エッチングストップ層および化合物層から形成され得る。たとえば、第１のＦｉｎＦＥＴデバイスは、エッチングプロセスを介して第２の化合物層および第１の化合物層の領域から形成される第１のフィンを有し得る。第２のエッチングストップ層の第１の領域が、第１のフィン層と第２のフィン層との間に置かれる中間層を形成するようにパターニングされ得る。第２の化合物層の第２の領域が、第２のＦｉｎＦＥＴの第２のフィンを形成するようにパターニングされ得る。第１のＦｉｎＦＥＴデバイスのフィンは、第２のＦｉｎＦＥＴデバイスのフィンとは異なるフィン高を有し得る。個々のフィンを第１のエッチングストップ層または第２のエッチングストップ層まで選択的にエッチングすることによって、様々なフィン高が形成され得る。エッチングストップ層がフィン高を規制するので、フィンのアスペクト比の向上（たとえば、３よりも大きいアスペクト比）が、制御の改善とともに達成され得る。
特定の実施形態では、装置が、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを備える。装置はまた、第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスをも備える。第１の化合物層が、第１のエッチングストップ層と第２のエッチングストップ層との間に置かれる。
別の特定の実施形態では、方法が、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを形成することを含む。方法はまた、第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスを形成することをも含む。第１の化合物層が、第１のエッチングストップ層と第２のエッチングストップ層との間に置かれる。
開示される実施形態のうちの少なくとも１つによって提供される特定の一利点は、３よりも大きいアスペクト比を有するフィン型半導体デバイスを製造できることである。回路が、３よりも大きいアスペクト比を有するフィン型半導体デバイスを使用して設計され得る。したがって、限定されたアスペクト比（たとえば、３以下）を有するフィン型半導体デバイスを使用して回路を設計することと比較して、設計オプションが増加し得る。以下のセクション、すなわち図面の簡単な説明、発明を実施するための形態および特許請求の範囲を含む本願全体を検討した後、本開示の他の態様、利点、および特徴が明らかとなるであろう。
相異なる実効フィン高を有するフィンを有するフィン型半導体デバイスの特定の例示的実施形態の図である。 図１のフィン型半導体デバイスを製造するためのプロセスの一部の特定の例示的実施形態の図である。 相異なる実効フィン高を有するフィン型半導体デバイスを製造する方法の特定の例示的実施形態の流れ図である。 相異なる実効フィン高を有するフィン型半導体デバイスを製造する方法の別の例示的実施形態の流れ図である。 相異なる実効フィン高を有するフィンを有するフィン型半導体デバイスを含むデバイスのブロック図である。 相異なる実効フィン高を有するフィンを有するフィン型半導体デバイスを製造するための製造工程の特定の例示的実施形態のデータ流れ図である。
図１は、相異なる実効フィン高を有するフィンを有するフィン型半導体デバイス１０２（たとえば、フィン電界効果トランジスタ（ＦｉｎＦＥＴ））の特定の例示的実施形態の図である。フィン型半導体デバイス１０２は、基板１１０の表面上に形成される第１のエッチングストップ層１０８を含み得る。フィン型半導体デバイス１０２はまた、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６をも含み得る。第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６は、層間誘電体（ＩＬＤ）層１３６内に配置され得る。第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６は、容量性被膜層１３４に隣接し得る。
第１のＦｉｎＦＥＴ１０４は、第１のエッチングストップ層１０８の表面から延び得る。第１のＦｉｎＦＥＴ１０４は複数の構成要素を含み得る。たとえば、第１のＦｉｎＦＥＴ１０４は、第１のフィン１１２、第１の酸化物層１１４、および第１の金属ゲート１１６を含み得る。第１のフィン１１２は、第１のフィン層１１８、第２のフィン層１２０、ならびに第１のフィン層１１８と第２のフィン層１２０との間に置かれる中間層１２２を含み得る。中間層１２２は、第２のエッチングストップ層材料の層から形成され得る。第２のＦｉｎＦＥＴ１０６は、第２のエッチングストップ層材料の領域１３０の表面から延び得る。領域１３２が、領域１３０と第１のエッチングストップ層１０８との間に置かれ得る。第２のＦｉｎＦＥＴ１０６は、第２のフィン１２４、第２の酸化物層１２６、および第２の金属ゲート１２８を含み得る。
第１のフィン層１１８、第２のフィン層１２０、および第２のフィン１２４は、第１のＩＩＩ−Ｖ族化合物、第１のＩＩ−ＶＩ族化合物、または他のタイプの化合物（たとえば、周期表のＩＩＩおよびＶ族、またはＩＩおよびＶＩ族内の元素を使用して形成された化合物材料）を使用して形成され得る。中間層１２２および領域１３０は、第１のＩＩＩ−Ｖ族化合物よりも高いバンドギャップエネルギー（たとえば、移動電荷キャリアとなるために電子の軌道から外核電子を解放するのに必要なエネルギー）を有する第２のＩＩＩ−Ｖ族化合物を使用して形成され得る。第２のＩＩＩ−Ｖ族化合物の、より高いバンドギャップエネルギーのために、中間層１２２および領域１３０は、それぞれ第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６の漏れ電流を低減するために誘電体層として働き得る。一例として、第１のＩＩＩ−Ｖ族化合物はアルミニウムヒ素（ＡｌＡｓ）を含み得、第２のＩＩＩ−Ｖ族化合物はガリウムヒ素（ＧａＡｓ）を含み得る。別の例として、第１のＩＩＩ−Ｖ族化合物はインジウムＡｌＡｓ（ＩｎＡｌＡｓ）を含み得、第２のＩＩＩ−Ｖ族化合物はインジウムＧａＡｓ（ＩｎＧａＡｓ）を含み得る。別の例として、第１のＩＩ−ＶＩ族化合物は、フィン層１１８、１２０、および第２のフィン１２４としてＣｄＴｅを含み得、領域１３０としてＺｎＴｅを含み得る。
別の実施形態では、第１のフィン層１１８、第２のフィン層１２０、および第２のフィン１２４は、アスペクト比によって限定されず、従来の斜めのインプラントドーピング技法よりも３Ｄフィン上に一様にフィンをドープし得る、原子層ドーピングなどの新しいドーピング技法によって一様にドープされ得る。したがって、高いキャリアモビリティ（たとえば、ＧａＡｓ）を有する材料を使用して、フィンの少なくとも一部を形成することによって、第１のフィン１１２および／または第２のフィン１２４の側壁内へのドーパントの斜めのインプラントが回避され得る。別の実施形態では、第１のフィン層１１８、第２のフィン層１２０、および第２のフィン１２４が、第１のＩＩ−ＶＩ族化合物を使用して形成され得、中間層１２２および領域１３０が、第１のＩＩ−ＶＩ族化合物よりも高いバンドギャップエネルギーを有する第２のＩＩ−ＶＩ族化合物を使用して形成され得る。
第１のＦｉｎＦＥＴ１０４内のキャリア伝導は主に第１のフィン層１１８および第２のフィン層１２０内で行われるので、第１のＦｉｎＦＥＴ１０４は、第１のフィン層１１８の高さＦ１と第２のフィン層１２０の高さＦ２の和に等しい「実効」の第１のフィン高を有し得る。第２のＦｉｎＦＥＴ１０６は、第２のフィン１２４の高さに等しい第２のフィン高を有し得る。第２のフィン１２４の高さは、第１のフィン層１１８の高さＦ１と同一であり得る。第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６は、同一のフィン幅Ｗを有し得る。フィン型半導体デバイス１０２は、プレーナデバイスのチャネル幅との比較のために、第１のフィン高、第２のフィン高、およびフィン幅の和に等しい実効デバイス幅Ｄｅｖ＿Ｗｉｄｔｈを有し得る。製造中、各フィン（たとえば、第１のフィン１１２および第２のフィン１２４）が、第１のフィン高または第２のフィン高の実効高を有するものとして選択され得る。したがって、第１のＦｉｎＦＥＴ１０４と第２のＦｉｎＦＥＴ１０６は、異なるアスペクト比を有し得る。したがって、フィン型半導体デバイス１０２は、１つまたは複数のエッチングストップ層（たとえば、第１のエッチングストップ層１０８）を使用して、フィン型半導体デバイス１０２のフィン高を画定するのに必要なエッチング量を制御することによって、得られる半導体デバイスの設計パラメータに適合するように、異なるＦｉｎＦＥＴアスペクト比を提供し得る。
図２は、図１のフィン型半導体デバイス１０２を製造するためのプロセス２００の一部の特定の例示的実施形態の図である。第１の処理ステージ２０２において、第１のエッチングストップ層１０８が、エピタキシャル成長を介して基板１１０の表面上に形成され得る。第１の化合物層２０８が、エピタキシャル成長を介して第１のエッチングストップ層１０８の表面上に形成され得る。第２のエッチングストップ層２１０が、エピタキシャル成長を介して第１の化合物層２０８の表面上に形成され得る。第２の化合物層２１２が、エピタキシャル成長を介して第２のエッチングストップ層２１０の表面上に形成され得る。第１のエッチングストップ層１０８および第２のエッチングストップ層２１０は、フィン型半導体デバイス１０２のフィン高を画定するために、エッチングプロセス中の停止点として働き得る。
第２の処理ステージ２０４において、第２の化合物層２１２が、第２のエッチングストップ層２１０までエッチングされ、第１のフィン層１１８および第２のフィン１２４が形成され得る。第２のエッチングストップ層２１０が第２の化合物層２１２とは異なる材料から作成されるので、第２の化合物層２１２に適用されるエッチングプロセス（たとえば、化学エッチングプロセス）は、第２のエッチングストップ層２１０上では有効ではない（たとえば、第２のエッチングストップ層２１０は、第２の化合物層２１２に適用されるエッチングプロセスによってエッチングされない）。第２のエッチングストップ層２１０は、第２の化合物層２１２に関して実施されるエッチング量を画定するように働き得る。第２のエッチングストップ層２１０および第１の化合物層２０８は、第１のエッチングストップ層１０８までエッチングされ、領域１３０、中間層１２２、領域１３２、および第２のフィン層１２０が形成され得る。第１のエッチングストップ層１０８が第１の化合物層２０８に適用されるエッチングプロセスについての停止点として働き得るように、第２のエッチングストップ層２１０は、第１の化合物層２０８とは異なるエッチングプロセスによってエッチングされ得る。
第１の化合物層２０８および第２の化合物層２１２の厚さを制御することによって、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６のそれぞれの実効フィン高が制御され得る。あるいは、化合物層２０８、２１２、および／またはエッチングストップ層１０８、２１０の深さを制御することによって、第１のＦｉｎＦＥＴ１０４および第２のＦｉｎＦＥＴ１０６のそれぞれの実効フィン高がやはり制御され得る。第１の酸化物層１１４および第２の酸化物層１２６は、被膜堆積プロセスおよびエッチングプロセスを介して形成され得る。エッチングストップ層１０８、２１０を使用して実効フィン高を制御することによって、より大きいアスペクト比が達成され得、異なるフィン型半導体デバイス内の実効フィン高の分散が低減され得る。さらに、導電性材料（たとえば、ＩＩＩ−Ｖ族化合物、ＩＩ−ＩＶ族化合物など）で第１のフィン１１２および第２のフィン１２４を形成することによって、フィン１１２、１２４の斜めのインプラントの使用が回避され得る。
第１のダミーポリゲート２１４が、第１のフィン１１２の表面上に形成され得、第２のダミーポリゲート２１６が、被膜堆積プロセスおよびエッチングプロセスを介して第２のフィン１２４の表面上に形成され得る。ダミーポリゲート２１４および２１６、ソース領域（図示せず）、ならびにドレイン領域（図示せず）が、エピタキシャル成長を介して形成され得る。図２に関して、ソースおよびドレイン領域はフィン１１２上にあり得る。フィン１１２の中央がゲートによって覆われ得る。
第３の処理ステージ２０６において、ＩＬＤ層１３６が、被膜堆積プロセスおよび化学機械研磨（ＣＭＤ）プロセスを介して形成され得る。ダミーポリゲート２１４および２１６、ならびにダミー酸化物１１４、１２６が、選択的エッチング処理を介してフィン１１８、１２２、１２０、１２４の表面から除去され、フィン１１２のどんな部分にも損傷を与えることなくフィン層１１８上で停止し得る。エッチングの後、界面酸化物層成長、Ｈｉ−Ｋ酸化物（ＨｆＯ２など）堆積、および金属ゲート堆積（ＴｉＮ、ＡｌＮ、Ａｌ、およびＷ）が続き得る。上記のプロセスは、それぞれ第１の金属ゲート１１６および第２の金属ゲート１２８を形成する。第１の金属ゲート１１６および第２の金属ゲート１２８が、原子層堆積（ＡＬＤと呼ばれる）などの被膜および金属堆積プロセスを介して形成され得る。容量性被膜層１３４が、被膜堆積プロセスを介して形成され得る。
図３を参照すると、相異なる実効フィン高を有するフィン型半導体デバイスを製造する方法３００の特定の例示的実施形態が開示される。例示的実施形態では、方法３００は、図１のフィン型半導体デバイス１０２を製造するために実施され得、図２を参照しながら例示され得る。
方法３００は、３０２において、基板の表面上に第１のエッチングストップ層を形成することを含む。たとえば、図２を参照しながら説明したように、第１のエッチングストップ層１０８が基板１１０上に形成され得る。
方法３００は、３０４において、第１のエッチングストップ層の表面上に第１の化合物層を形成することをも含む。たとえば、図２を参照しながら説明したように、第１の化合物層２０８が、第１のエッチングストップ層１０８の表面上に形成され得る。
方法３００は、３０６において、第１の化合物層の表面上に第２のエッチングストップ層を形成することをさらに含む。たとえば、図２を参照しながら説明したように、第２のエッチングストップ層２１０が、第１の化合物層２０８の表面上に形成され得る。
方法３００はまた、３０８において、第２のエッチングストップ層の表面上に第２の化合物層を形成することをも含む。たとえば、図２を参照しながら説明したように、第２の化合物層２１２が、第２のエッチングストップ層２１０の表面上に形成され得る。
方法３００は、３１０において、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを形成することをさらに含む。たとえば、図２を参照しながら説明したように、第１のＦｉｎＦＥＴ１０４が、第１のエッチングストップ層１０８の表面から延びるように形成され得る。
方法３００はまた、３１２において、第２のエッチングストップ層の第１の領域の表面から延びる第２のＦｉｎＦＥＴデバイスを形成する（たとえば、第２の化合物層をパターニングして、第２のＦｉｎＦＥＴデバイスの第２のフィンを形成する）ことをも含む。たとえば、図２を参照しながら説明したように、第２のＦｉｎＦＥＴ１０６が、第２のエッチングストップ層２１０の領域１３０の表面から延びるように形成され得る。フィン型半導体デバイス１０２が形成された後、フィン型半導体デバイス１０２が他のデバイス（たとえば、プロセッサ）内に組み込まれ得る。
図４を参照して、相異なる実効フィン高を有するフィン型半導体デバイスを製造する方法４００の別の例示的実施形態が開示される。特定の実施形態では、方法４００は図３のステップ３１０に対応する。
方法４００は、４０２において、第２の化合物層をパターニングして、第１のＦｉｎＦＥＴの第１のフィンの第１のフィン層を形成することを含む。たとえば、図２を参照しながら説明したように、第２の化合物層２１２がパターニングされて、第１のＦｉｎＦＥＴ１０４の第１のフィン１１２の第１のフィン層１１８が形成され得る。
方法４００はまた、４０４において、第２のエッチングストップ層をパターニングして、第１のフィンの中間層を形成することをも含む。たとえば、図２を参照しながら説明したように、第２のエッチングストップ層２１０がパターニングされて、第１のフィン１１２の中間層１２２が形成され得る。
方法４００は、４０６において、第１の化合物層をパターニングして、第１のフィンの第２のフィン層を形成することをさらに含む。たとえば、図２を参照しながら説明したように、第１の化合物層２０８がパターニングされて、第１のフィン１１２の第２のフィン層１２０が形成され得る。その後で、別のＦｉｎＦＥＴデバイスを製造するために方法４００が使用され得る。
図５を参照すると、ワイヤレス通信デバイス５００の特定の例示的実施形態のブロック図が示されている。デバイス５００は、図１のフィン型半導体デバイス１０２を含み、またはその中に組み込んでいる。
デバイス５００は、メモリ５３２に結合されたプロセッサ５１０（たとえば、デジタル信号プロセッサ（ＤＳＰ）、中央演算処理装置（ＣＰＵ）など）を含む。メモリ５３２は、プロセッサ５１０によって読取り可能なコンピュータ可読命令などの命令５６８（たとえば、実行可能命令）を含む。命令５６８は、プロセッサ５１０などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
図５はまた、プロセッサ５１０およびディスプレイ５２８に結合されるディスプレイコントローラ５２６を示す。コーダ／デコーダ（コーデック）５３４も、プロセッサ５１０に結合され得る。スピーカ５３６およびマイクロフォン５３８がコーデック５３４に結合され得る。図５はまた、プロセッサ５１０およびアンテナ５４２に結合され得るワイヤレスインターフェース５４０を示す。ワイヤレスインターフェース５４０は、ワイヤレスコントローラと、受信機回路、送信機回路、それらの組合せなどのワイヤレストランシーバとを含み得る。
特定の実施形態では、プロセッサ５１０、ディスプレイコントローラ５２６、メモリ５３２、コーデック５３４、およびワイヤレスインターフェース５４０が、システムインパッケージまたはシステムオンチップデバイス５２２内に含まれる。特定の実施形態では、入力デバイス５３０および電源５４４がシステムオンチップデバイス５２２に結合される。さらに、特定の実施形態では、図５に示されるように、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイクロフォン５３８、ワイヤレスアンテナ５４２、および電源５４４がシステムオンチップデバイス５２２の外部にある。しかし、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイクロフォン５３８、アンテナ５４２、および電源５４４の各々が、インターフェースやコントローラなどのシステムオンチップデバイス５２２の構成要素に結合され得る。
デバイス５００はまた、デバイス５６４をも含み得る。デバイス５６４は、図１のフィン型半導体デバイス１０２に対応し得る。デバイス５００の１つまたは複数の構成要素が、デバイス５６４を使用して実装され得る。たとえば、プロセッサ５１０、メモリ５３２、ディスプレイコントローラ５２６などが、デバイス５６４などのデバイスを含む回路を含み得る。たとえば、デバイス５６４は、アナログ回路、デジタル回路、混合信号回路、無線周波数（ＲＦ）回路、クロック信号発生回路、メモリデバイス（たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス）、他のタイプのデバイス、またはそれらの任意の組合せなどの他のデバイスを実装するために使用され、またはその中に含まれ得る。
開示される実施形態のうちの１つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る、デバイス５００などのシステムまたは装置内で実装され得る。さらに、デバイス５００は、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶し、または取り出す任意の他のデバイス、またはそれらの組合せを含み得る。別の例示的な非限定的例として、システムまたは装置は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットなどのリモートユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、またはそれらの任意の組合せを含み得る。
上記の開示されるデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）として設計および構成され得る。一部またはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造するように製造ハンドラに供給され得る。得られる製品は半導体ウェハを含み、半導体ウェハが半導体ダイに切断され、１つまたは複数の半導体チップにパッケージ化される。次いでチップが、前述のデバイス内で利用される。図６は、電子デバイス製造工程６００の特定の例示的実施形態を示す。
物理デバイス情報６０２が、製造工程６００において、研究コンピュータ６０６などにおいて受信される。物理デバイス情報６０２は、図１のフィン型半導体デバイス１０２などの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報６０２は、研究コンピュータ６０６に結合されたユーザインターフェース６０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。研究コンピュータ６０６は、メモリ６１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ６０８を含む。メモリ６１０は、ファイルフォーマットに準拠し、ライブラリファイル６１２を生成するように物理デバイス情報６０２をプロセッサ６０８に変換させるために実行可能なコンピュータ可読命令を記憶し得る。
特定の実施形態では、ライブラリファイル６１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル６１２は、図１のフィン型半導体デバイス１０２を含む半導体デバイスのライブラリを含み得、電子設計自動化（ＥＤＡ）ツール６２０とともに使用するために提供され得る。
ライブラリファイル６１２は、メモリ６１８に結合された、１つまたは複数の処理コアなどのプロセッサ６１６を含む設計コンピュータ６１４においてＥＤＡツール６２０とともに使用され得る。ＥＤＡツール６２０は、設計コンピュータ６１４のユーザが、ライブラリファイル６１２の、図１のフィン型半導体デバイス１０２を含む回路を設計することを可能にするように、メモリ６１８においてプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ６１４のユーザが、設計コンピュータ６１４に結合されたユーザインターフェース６２４を介して回路設計情報６２２を入力し得る。回路設計情報６２２は、図１のフィン型半導体デバイス１０２などの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。例示のために、回路設計特性が、特定の回路の識別および回路設計内の他の要素に対する関係、配置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報を含み得る。
設計コンピュータ６１４は、ファイルフォーマットに準拠するように回路設計情報６２２を含む設計情報を変換するように構成され得る。例示のために、ファイル形成は、プレーナ幾何形状を表すデータベースバイナリファイルフォーマット、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマット（たとえば、ＧＤＳＩＩフォーマット）などの階層フォーマットの回路レイアウトについての他の情報を含み得る。設計コンピュータ６１４は、他の回路または情報に加えて、図１のフィン型半導体デバイス１０２を記述する情報を含むＧＤＳＩＩファイル６２６などの、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１のフィン型半導体デバイス１０２を含み、ＳＯＣ内の追加の電子回路および構成要素をも含み得るシステムオンチップ（ＳＯＣ）に対応する情報を含み得る。
ＧＤＳＩＩファイル６２６が、ＧＤＳＩＩファイル６２６内の変換された情報に従って、図１のフィン型半導体デバイス１０２を含むウェハを製造するように製造プロセス６２８において受信され得る。たとえば、デバイス製造プロセスは、マスク製造業者６３０にＧＤＳＩＩファイル６２６を提供し、代表的マスク６３２として示されるフォトリソグラフィ処理とともに使用されるマスクなどの１つまたは複数のマスクを作成することを含み得る。マスク６３２は、シリコンオンインシュレータ（ＳＯＩ）ウェハ、シリコンオンシリコン（ＳＯＳ）ウェハ、バルクシリコンウェハなどの１つまたは複数のウェハ６３４を生成するために製造プロセス中に使用され得る。
特定の実施形態では、製造プロセス６２８は、プロセッサ６３１およびメモリ６３３によって開始または制御され得る。メモリ６３３（たとえば、非一時的コンピュータ可読媒体）は、プロセッサ６３１によって実行可能な命令６３５を含み得る。たとえば、コンピュータ実行可能命令は、相異なる実効フィン高を有するフィン型半導体デバイスの形成をプロセッサ６３１に開始または制御させるように実行可能であり得る。例示のために、命令は、フィン型半導体デバイス、その構成要素、またはそれに取り付けられる構成要素（たとえば、エッチングストップ層、化合物層、ＦｉｎＦＥＴ、フィンなど）を形成する１つまたは複数のツールまたはプロセスの動作を開始または制御するようにプロセッサ６３１によって実行可能であり得る。
製造プロセス６２８は、完全に自動化され、または部分的に自動化される製造システムによって実施され得る。たとえば、製造プロセス６２８が自動化され得、製造プロセス６２８のステップがスケジュールに従って実施され得る。製造システムは、１つまたは複数の動作を実施して、図１のフィン型半導体デバイス１０２などのデバイスを形成するための製造機器（たとえば、処理ツール）を含み得る。たとえば、製造機器は、第１のエッチングストップ層、第１の化合物層、第２のエッチングストップ層、第２の化合物層、第１のフィン、第１のフィン層、中間層、第２のフィン層、第２のフィンなどを形成するように構成され得る。
製造システム（たとえば、製造プロセス６２８を実施する自動化システム）は、分散型アーキテクチャ（たとえば、階層）を有し得る。たとえば、製造システムは、分散型アーキテクチャに従って分散された、プロセッサ６３１などの１つもしくは複数のプロセッサ、メモリ６３３などの１つもしくは複数のメモリ、および／またはコントローラを含み得る。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製造プロセス６２８を制御または実施する製造システムの高レベル部分は、プロセッサ６３１などの１つまたは複数のプロセッサを含み得、低レベルシステムはそれぞれ、１つまたは複数の対応するコントローラを含み、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信し得、従属モジュールまたはプロセスツールにサブコマンドを発行し得、高レベルシステムにステータス情報を通信し得る。１つまたは複数の低レベルシステムの各々は、製造機器の１つまたは複数の対応する部分（たとえば、処理ツール）に関連付けられ得る。特定の実施形態では、製造システムは、分散される複数のプロセッサを含み得る。たとえば、製造システムの低レベルシステム構成要素のコントローラは、プロセッサ６３１などのプロセッサを含み得る。
あるいは、プロセッサ６３１は、製造システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ６３１は、製造システムの様々なレベルおよび構成要素における分散処理を含む。したがって、プロセッサ６３１は、図１のフィン型半導体デバイス１０２などのデバイスの形成をプロセッサ６３１に開始または制御させるプロセッサ実行可能命令を含み、または実行し得る。たとえば、エッチングストップ層が、デバイス内のエッチングストップ層を形成するように構成された、１つまたは複数の堆積ツール、あるいは１つまたは複数のめっきプラットフォーム、プレータ、または他のめっき機器によって形成され得る。別の例として、化合物層は、化学的気相堆積ツールやスピンオン製造ツールなどの１つまたは複数の堆積ツールまたは「ボトムアップ」製造ツールによって形成され得る。さらに別の例として、フィンは、ウェットエッチャ、ドライエッチャ、プラズマエッチャなどの１つまたは複数のエッチャ、または１つまたは複数の溶解ツールによって、エッチングストップ層および化合物層から形成され得る。
メモリ６３３内に記憶された実行可能命令は、プロセッサ６３１が、図３〜図４の方法３００〜４００によって説明されるような動作を実施することによって、図１のフィン型半導体デバイス１０２などのデバイスの形成を開始および制御することを可能にし得る。
ダイ６３６がパッケージングプロセス６３８に提供され得、パッケージングプロセス６３８で、ダイ６３６は代表的パッケージ６４０に組み込まれる。たとえば、パッケージ６４０は、単一のダイ６３６、またはシステムインパッケージ（ＳＩＰ）構成などの複数のダイを含み得る。パッケージ６４０は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ６４０に関する情報が、コンピュータ６４６に記憶された構成要素ライブラリなどを介して様々な製品設計者に配布され得る。コンピュータ６４６は、メモリ６５０に結合された、１つまたは複数の処理コアなどのプロセッサ６４８を含み得る。プリント回路板（ＰＣＢ）ツールが、ユーザインターフェース６４４を介してコンピュータ６４６のユーザから受信されるＰＣＢ設計情報６４２を処理するために、メモリ６５０にプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報６４２は、回路板上のパッケージ化された半導体デバイスの物理配置情報を含み得、パッケージ化された半導体デバイスは、図１のフィン型半導体デバイス１０２を含むパッケージ６４０に対応する。
コンピュータ６４６は、ＰＣＢ設計情報６４２を変換して、回路板上のパッケージ化された半導体デバイスの物理配置情報ならびにトレースやバイアなどの電気的接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル６５２などのデータファイルを生成するように構成され得、パッケージ化された半導体デバイスは、図１のフィン型半導体デバイス１０２を含むパッケージ６４０に対応する。別の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
ＧＥＲＢＥＲファイル６５２は、ボード組立て工程６５４において受信され、ＧＥＲＢＥＲファイル６５２内に記憶される設計情報に従って製造される、代表的ＰＣＢ６５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル６５２が１つまたは複数のマシンにアップロードされ、ＰＣＢ製造プロセスの様々なステップが実施され得る。ＰＣＢ６５６にはパッケージ６４０を含む電子構成要素が実装され、代表的プリント回路アセンブリ（ＰＣＡ）７５８が形成され得る。
ＰＣＡ６５８が製品製造プロセス６６０において受信され、第１の代表的電子デバイス６６２や第２の代表的電子デバイス６６４などの１つまたは複数の電子デバイスに統合され得る。例示的な非限定的例として、第１の代表的電子デバイス６６２、第２の代表的電子デバイス６６４、またはその両方が、図１のフィン型半導体デバイス１０２がその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的な非限定的例として、電子デバイス６６２および６６４のうちの１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットなどのリモートユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、またはそれらの任意の組合せであり得る。図６は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な図示されるユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイス内で適切に利用され得る。
例示的プロセス６００で説明されるように、図１のフィン型半導体デバイス１０２を含むデバイスが製造され、処理され、電子デバイス内に組み込まれ得る。図１〜図６に関して開示される実施形態の１つまたは複数の態様が、様々な処理ステージにおいて、ライブラリファイル６１２、ＧＤＳＩＩファイル６２６、ＧＥＲＢＥＲファイル６５２内などに含められ、研究コンピュータ６０６のメモリ６１０、設計コンピュータ６１４のメモリ６１８、製造プロセス６２８に関連するコンピュータのメモリ６３３、コンピュータ６４６のメモリ６５０、ボード組立て工程６５４などの様々なステージにおいて使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶され、さらにはマスク６３２、ダイ６３６、パッケージ６４０、ＰＣＡ６５８、プロトタイプ回路またはデバイス（図示せず）などの他の製品、あるいはそれらの任意の組合せなどの１つまたは複数の他の物理的実施形態内に組み込まれ得る。物理デバイス設計から最終的製品までの製品の様々な代表的ステージが示されるが、別の実施形態において、より少数のステージが使用され得、または追加のステージが含められ得る。同様に、プロセス６００は、単一のエンティティあるいはプロセス６００の様々なステージを実施する１つまたは複数のエンティティによって実施され得る。
記載の実施形態とともに、装置が、基板および基板から延びるフィン型半導体デバイスを含み得る。フィン型半導体デバイスは、第１のフィン型伝導チャネルを設けるための手段を含み得る。第１のフィン型伝導チャネルを設けるための手段は、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを含み得る。フィン型半導体デバイスはまた、第２のフィン型伝導チャネルを設けるための手段をも含み得る。第２のフィン型伝導チャネルを設けるための手段は、第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスを含み得、第１の化合物層が、第１のエッチングストップ層と第２のエッチングストップ層との間に置かれる。
記載の実施形態とともに、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを形成する第１のステップを含み得る方法が開示される。たとえば、第１のＦｉｎＦＥＴデバイスを形成する第１のステップは、図３〜図４の方法３００〜４００によって説明される１つまたは複数のプロセス、堆積プロセス、リソグラフィプロセス、エッチングプロセス、エッチングストップ層の表面から延びるＦｉｎＦＥＴデバイスを形成するように構成された１つまたは複数の他のプロセス、あるいはそれらの任意の組合せを含み得る。方法はまた、第２のエッチングストップ層の第１の領域の表面から延びる第２のＦｉｎＦＥＴデバイスを形成する第２のステップをも含み得、第１の化合物層が、第１のエッチングストップ層と第２のエッチングストップ層との間に置かれる。たとえば、第２のＦｉｎＦＥＴデバイスを形成する第２のステップは、図３および図４の方法３００および４００によって説明される１つまたは複数のプロセス、堆積プロセス、リソグラフィプロセス、エッチングプロセス、第２のエッチングストップ層の第１の領域の表面から延びるＦｉｎＦＥＴデバイスを形成するように構成された１つまたは複数の他のプロセス、あるいはそれらの任意の組合せを含み得る。
図１〜図６のうちの１つまたは複数は、本開示の教示によるシステム、装置、および／または方法を示し得るが、本開示は、これらの図示されるシステム、装置、および／または方法に限定されない。本開示の実施形態は、集積回路を含む任意のデバイスにおいて適切に利用され得る。本開示の実施形態はまた、スタンドアロンデバイス（たとえば、スタンドアロンコンデンサ）において利用され得る。
本明細書で開示される実施形態とともに説明される様々な例示的論理ブロック、構成、モジュール、回路、アルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方として実装され得ることを当業者はさらに理解されよう。様々な例示的構成要素、ブロック、構成、モジュール、回路、およびステップが、その機能に関して一般的に上記で説明された。そのような機能がハードウェアとして実装されるか、それともプロセッサ実行可能命令として実装されるかは、特定の応用例およびシステム全体に対して課される設計制約に依存する。記載の機能を各々の特定の応用例について様々な方式で当業者は実装し得るが、そのような実装判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきでない。
本明細書で開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、ハードウェアとして直接的に、プロセッサによって実行されるソフトウェアモジュールとして、または２つ組合せとして実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の記憶媒体内に常駐し得る。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替実施形態では、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は特定用途向け集積回路（ＡＳＩＣ）内にあり得る。ＡＳＩＣはコンピューティングデバイスまたはユーザ端末内にあり得る。代替実施形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素としてあり得る。
開示される実施形態の先の説明は、開示される実施形態を当業者が作成または使用することを可能にするように提供される。これらの実施形態に対する様々な修正が当業者には直ちに明らかとなることになり、本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されないものとし、以下の特許請求の範囲で定義される原理および新規な特徴に適合する、可能な最も広い範囲が与えられるべきである。
１０２ フィン型半導体デバイス
１０４ 第１のＦｉｎＦＥＴ
１０６ 第２のＦｉｎＦＥＴ
１０８ 第１のエッチングストップ層
１１０ 基板
１１２ 第１のフィン
１１４ 第１の酸化物層
１１６ 第１の金属ゲート
１１８ 第１のフィン層
１２０ 第２のフィン層
１２２ 中間層
１２４ 第２のフィン
１２６ 第２の酸化物層
１２８ 第２の金属ゲート
１３０ 領域
１３２ 領域
１３４ 容量性被膜層
１３６ 層間誘電体（ＩＬＤ）層
２０８ 第１の化合物層
２１０ 第２のエッチングストップ層
２１２ 第２の化合物層
２１４ 第１のダミーポリゲート
２１６ 第２のダミーポリゲート
５００ ワイヤレス通信デバイス
５１０ プロセッサ
５２２ システムオンチップデバイス
５２６ ディスプレイコントローラ
５２８ ディスプレイ
５３０ 入力デバイス
５３２ メモリ
５３４ コーダ／デコーダ（コーデック）
５３６ スピーカ
５３８ マイクロフォン
５４０ ワイヤレスインターフェース
５４２ アンテナ
５４４ 電源
５６４ デバイス
５６８ 命令
６０２ 物理デバイス情報
６０４ ユーザインターフェース
６０６ 研究コンピュータ
６０８ プロセッサ
６１０ メモリ
６１２ ライブラリファイル
６１４ 設計コンピュータ
６１６ プロセッサ
６１８ メモリ
６２０ 電子設計自動化（ＥＤＡ）ツール
６２２ 回路設計情報
６２４ ユーザインターフェース
６２６ ＧＤＳＩＩファイル
６３２ 代表的マスク
６３４ ウェハ
６３６ ダイ
６３８ パッケージングプロセス
６４０ 代表的パッケージ
６４２ ＰＣＢ設計情報
６４４ ユーザインターフェース
６４６ コンピュータ
６４８ プロセッサ
６５０ メモリ
６５２ ＧＥＲＢＥＲファイル
６５６ 代表的ＰＣＢ
６５８ ＰＣＡ
６６２ 第１の代表的電子デバイス
６６４ 第２の代表的電子デバイス

Claims (29)

  1. 第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、
    第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスであって、第１の化合物層が、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に置かれる、第２のＦｉｎＦＥＴデバイスと
    を備える装置。
  2. 前記第１のＦｉｎＦＥＴデバイスが、
    第１の金属ゲートと、
    第１の酸化物層と、
    第１のフィンであって、第１のフィン層、第２のフィン層、および前記第１のフィン層と前記第２のフィン層との間に置かれる中間層を含む、第１のフィンとを含み、
    前記第２のＦｉｎＦＥＴデバイスが、
    第２の金属ゲートと、
    第２の酸化物層と、
    第２のフィンとを含む請求項１に記載の装置。
  3. 前記中間層が、第１のバンドギャップエネルギーを有する第１の材料を使用して形成され、前記第２のフィン層が、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を使用して形成される請求項２に記載の装置。
  4. 前記第１のエッチングストップ層と前記第２のエッチングストップ層が、同一の材料を使用して形成される請求項２に記載の装置。
  5. 前記中間層が、第１のＩＩＩ−Ｖ族化合物を使用して形成され、前記第１のフィン層および前記第２のフィン層が、前記第１のＩＩＩ−Ｖ族化合物よりも低いバンドギャップエネルギーを有する第２のＩＩＩ−Ｖ族化合物を使用して形成される請求項２に記載の装置。
  6. 前記第１のＩＩＩ−Ｖ族化合物がアルミニウムヒ素を含み、前記第２のＩＩＩ−Ｖ族化合物がガリウムヒ素を含む請求項５に記載の装置。
  7. 前記第１のＩＩＩ−Ｖ族化合物がインジウムアルミニウムヒ素を含み、前記第２のＩＩＩ−Ｖ族化合物がインジウムガリウムヒ素を含む請求項５に記載の装置。
  8. 前記中間層が、第１のＩＩ−ＶＩ族化合物を使用して形成され、前記第１のフィン層および前記第２のフィン層が、前記第１のＩＩ−ＶＩ族化合物（ＺｎＴｅなど）よりも低いバンドギャップエネルギーを有する第２のＩＩ−ＶＩ族化合物（ＣｄＴｅなど）を使用して形成される請求項２に記載の装置。
  9. 前記第１のＦｉｎＦＥＴデバイスが、前記第１のフィン層および前記第２のフィン層によって画定される第１のフィン高を有し、前記第２のＦｉｎＦＥＴデバイスが、前記第２のフィンによって画定される第２のフィン高を有する請求項２に記載の装置。
  10. 前記第１のフィン高が前記第２のフィン高とは異なる請求項９に記載の装置。
  11. 前記中間層が、前記第２のエッチングストップ層の第２の領域に対応する請求項２に記載の装置。
  12. 前記第１のフィン層が、第２の化合物層の第１の領域に対応し、前記第２のフィン層が、前記第１の化合物層の第１の領域に対応し、前記第２のフィンが、前記第２の化合物層の第２の領域に対応する請求項２に記載の装置。
  13. 第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを形成するステップと、
    第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスを形成するステップであって、第１の化合物層が、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に置かれる、ステップと
    を含む方法。
  14. 基板の表面上に前記第１のエッチングストップ層を形成するステップと、
    前記第１のエッチングストップ層の表面上に前記第１の化合物層を形成するステップと、
    前記第１の化合物層の表面上に前記第２のエッチングストップ層を形成するステップと、
    前記第２のエッチングストップ層の表面上に第２の化合物層を形成するステップと
    をさらに含む請求項１３に記載の方法。
  15. 前記第２の化合物層をパターニングして、前記第１のＦｉｎＦＥＴデバイスの第１のフィンの第１のフィン層を形成し、前記第２のＦｉｎＦＥＴデバイスの第２のフィンを形成するステップと、
    前記第２のエッチングストップ層をパターニングして、前記第１のフィンの中間層を形成するステップと、
    前記第１の化合物層をパターニングして、前記第１のフィンの第２のフィン層を形成するステップと
    をさらに含む請求項１４に記載の方法。
  16. 前記第１のＦｉｎＦＥＴデバイスが、
    第１の金属ゲートと、
    第１の酸化物層と、
    第１のフィンであって、第１のフィン層、第２のフィン層、および前記第１のフィン層と前記第２のフィン層との間に置かれる中間層を含む、第１のフィンとを含み、
    前記第２のＦｉｎＦＥＴデバイスが、
    第２の金属ゲートと、
    第２の酸化物層と、
    第２のフィンとを含む請求項１５に記載の方法。
  17. 前記中間層が、第１のバンドギャップエネルギーを有する第１の材料を使用して形成され、前記第２のフィン層が、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を使用して形成される請求項１６に記載の方法。
  18. 前記第１のエッチングストップ層と前記第２のエッチングストップ層が、同一の材料を使用して形成される請求項１６に記載の方法。
  19. 前記中間層が、第１のＩＩＩ−Ｖ族化合物を使用して形成され、前記第１のフィン層および前記第２のフィン層が、前記第１のＩＩＩ−Ｖ族化合物よりも低いバンドギャップエネルギーを有する第２のＩＩＩ−Ｖ族化合物を使用して形成される請求項１６に記載の方法。
  20. 前記第１のＩＩＩ−Ｖ族化合物がアルミニウムヒ素を含み、前記第２のＩＩＩ−Ｖ族化合物がガリウムヒ素を含む請求項１９に記載の方法。
  21. 前記第１のＩＩＩ−Ｖ族化合物がインジウムアルミニウムヒ素を含み、前記第２のＩＩＩ−ＶＩ族化合物がインジウムガリウムヒ素を含む請求項１９に記載の方法。
  22. 前記中間層が、第１のＩＩ−ＶＩ族化合物を使用して形成され、前記第１のフィン層および前記第２のフィン層が、第１のＩＩ−ＶＩ族化合物よりも低いバンドギャップエネルギーを有する第２のＩＩ−ＶＩ族化合物を使用して形成される請求項１６に記載の方法。
  23. 前記第１のＩＩ−ＶＩ族化合物がテルル化亜鉛であり、前記第２のＩＩ−ＶＩ族化合物がテルル化カドミウムである請求項２２に記載の方法。
  24. 前記第１のＦｉｎＦＥＴデバイスが、前記第１のフィン層および前記第２のフィン層によって画定される第１のフィン高を有し、前記第２のＦｉｎＦＥＴデバイスが、前記第２のフィンによって画定される第２のフィン高を有する請求項１６に記載の方法。
  25. 前記第１のフィン高が前記第２のフィン高とは異なる請求項２４に記載の方法。
  26. 基板と、
    前記基板から延びるフィン型半導体デバイスであって、
    第１のフィン型伝導チャネルを設けるための手段であって、第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを備える手段と、
    第２のフィン型伝導チャネルを設けるための手段であって、第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスを備え、第１の化合物層が、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に置かれる手段と
    を備えるフィン型半導体デバイスと
    を備える装置。
  27. 命令を記憶するコンピュータ可読記憶デバイスであって、前記命令が、
    第１のエッチングストップ層の表面から延びる第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスの形成を開始すること、および
    第２のエッチングストップ層の表面から延びる第２のＦｉｎＦＥＴデバイスの形成を開始することであって、第１の化合物層が、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に置かれる、開始すること
    を含む動作を実施するようにプロセッサによって実行可能であるコンピュータ可読記憶デバイス。
  28. 前記動作が、
    基板の表面上の前記第１のエッチングストップ層の形成を開始すること、
    前記第１のエッチングストップ層の表面上の前記第１の化合物層の形成を開始すること、
    前記第１の化合物層の表面上の前記第２のエッチングストップ層の形成を開始すること、および
    前記第２のエッチングストップ層の表面上の第２の化合物層の形成を開始すること
    をさらに含む請求項２７に記載のコンピュータ可読記憶デバイス。
  29. 前記動作が、
    前記第２の化合物層のパターニングを開始して、前記第１のＦｉｎＦＥＴデバイスの第１のフィンの第１のフィン層を形成し、前記第２のＦｉｎＦＥＴデバイスの第２のフィンを形成すること、
    前記第２のエッチングストップ層のパターニングを開始して、前記第１のフィンの中間層を形成すること、および
    前記第１の化合物層のパターニングを開始して、前記第１のフィンの第２のフィン層を形成すること
    をさらに含む請求項２８に記載のコンピュータ可読記憶デバイス。
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