CN118042823A - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其制备方法，半导体结构包括：衬底，衬底包括阵列区域、外围区域及位于阵列区域与外围区域之间的接触区域；字线，字线延伸穿过阵列区域和接触区域至外围区域，字线包括第一部分、第二部分和第三部分，第一部分位于阵列区域，第二部分位于接触区域，第三部分位于外围区域，第二部分的顶面与第一部分的顶面以及第三部分的顶面错位设置。在制备半导体结构时，在第二部分，可在形成容纳导电接触结构的过孔之前先去除字线表面的多晶硅层，或者在字线表面直接不形成多晶硅层，从而可避免因去除多晶硅层不良而造成的多晶硅残留，进而避免字线与导电接触结构断路，提高了半导体结构的可靠性。
Description
技术领域
本公开涉及集成电路领域，尤其涉及一种半导体结构及其制备方法。
背景技术
半导体存储结构可以被分类为易失性存储器设备(其中所存储的数据在电力供应中断时消失，诸如静态随机存取存储器(static random access memory，SRAM)或动态随机存取存储器(dynamic random access memory，DRAM))，或者非易失性存储器设备(其中所存储的数据即使在电力供应中断时也会被保留，诸如闪存设备、相变RAM(phase-changeRAM，PRAM)、磁RAM(magnetic RAM，MRAM)、电阻型RAM(resistive RAM，RRAM)或铁电RAM(ferroelectric RAM，FRAM))。
DRAM包括存储器单元，所述存储器单元与字线连接。在DRAM的读取操作或写入操作中，当高电压被施加到所选字线时，所选字线被使能，实现对存储器单元的读取和写入操作。然而，在DRAM的阵列区域与外围区域的接触区域，字线与导电接触结构之间可能存在断路问题，易造成DRAM失效，降低了DRAM的可靠性。
发明内容
本公开所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够避免字线断路问题，提高半导体结构可靠性。
为了解决上述问题，本公开实施例提供了一种半导体结构，包括：衬底，所述衬底包括阵列区域、外围区域及位于所述阵列区域与所述外围区域之间的接触区域；字线，所述字线延伸穿过所述阵列区域和所述接触区域至所述外围区域，所述字线包括第一部分、第二部分和第三部分，所述第一部分位于所述阵列区域，所述第二部分位于所述接触区域，所述第三部分位于所述外围区域，所述第二部分的顶面与所述第一部分的顶面以及所述第三部分的顶面错位设置。
在一实施例中，所述第一部分的顶面与所述第三部分的顶面齐平。
在一实施例中，所述字线包括金属导电层和多晶硅层，所述多晶硅层位于所述金属导电层上方，所述字线的第二部分不包括所述多晶硅层。
在一实施例中，所述半导体结构还包括设置在所述接触区域的导电接触结构，所述导电接触结构与所述第二部分电连接，且所述导电接触结构在所述衬底表面上的正投影，位于所述第二部分在所述衬底表面上的正投影的内部。
在一实施例中，包括多条沿第一方向延伸的所述字线，多条所述字线在第二方向上间隔排布，所述第一方向和所述第二方向相交，且均平行于所述衬底的表面；沿所述第二方向，相邻的所述字线的第二部分的顶面高度不同。
在一实施例中，沿所述第二方向，相邻的两条所述字线中仅有一条所述字线的第二部分包括所述多晶硅层。
在一实施例中，述半导体结构还包括设置在所述接触区域的导电接触结构，所述导电接触结构与所述第二部分电连接，所述导电接触结构在第一方向上的尺寸与所述第二部分的尺寸相同，所述导电接触结构在第二方向上的尺寸大于所述第二部分的尺寸。
在一实施例中，所述第一部分和所述第三部分均包括金属导电层和多晶硅层，所述第二部分包括金属导电层；所述第一部分的所述多晶硅层的顶面以及所述第三部分的所述多晶硅层的顶面，均低于所述第二部分的所述金属导电层的顶面。
在一实施例中，所述第二部分的所述金属导电层的顶面低于所述衬底的表面。
在一实施例中，所述第二部分的所述金属导电层的顶面与所述衬底的表面齐平。
本公开实施例还提供一种半导体结构的制备方法，包括：提供衬底，所述衬底包括阵列区域、外围区域及位于所述阵列区域与所述外围区域之间的接触区域；于所述衬底内形成字线，所述字线延伸穿过所述阵列区域和所述接触区域至所述外围区域，所述字线包括第一部分、第二部分和第三部分，所述第一部分位于所述阵列区域，所述第二部分位于所述接触区域，所述第三部分位于所述外围区域，其中，所述第二部分的顶面与所述第一部分的顶面以及所述第三部分的顶面错位设置。
在一实施例中，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽，在所述沟槽内形成金属导电层和多晶硅层，所述多晶硅层位于所述金属导电层上方；形成第一掩膜层，所述第一掩膜层至少暴露位于所述接触区域的部分所述多晶硅层的表面，刻蚀去除暴露出的所述多晶硅层。
在一实施例中，在所述衬底内形成沿所述第一方向延伸的沟槽，包括：在所述衬底内形成多条沿第二方向间隔排布的所述沟槽，所述第一方向和所述第二方向相交，且均平行于所述衬底的表面；形成所述第一掩膜层，包括：所述第一掩膜层暴露相邻的两条所述沟槽中的一条对应的所述多晶硅层。
在一实施例中，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽；形成金属导电层，所述金属导电层填充所述沟槽，且覆盖所述衬底的表面；于所述金属导电层的上方形成第一介质层，于所述第一介质层的上方形成第二掩膜层，所述第二掩膜层暴露出位于所述阵列区域以及位于所述外围区域的所述第一介质层，刻蚀去除暴露出的所述第一介质层。
在一实施例中，在刻蚀去除暴露出的所述第一介质层之后，去除所述第二掩膜层，暴露出位于所述阵列区域的所述金属导电层、位于所述外围区域的所述金属导电层，以及位于所述接触区域的所述第一介质层；同步刻蚀暴露的所述金属导电层和所述第一介质层，剩余的位于所述阵列区域的所述金属导电层作为所述字线的第一部分，剩余的位于所述接触区域的所述金属导电层作为所述字线的第二部分，剩余的位于所述外围区域的所述金属导电层作为所述字线的第三部分。
在一实施例中，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽；形成金属导电层，所述金属导电层填充所述沟槽，且覆盖所述衬底的表面；于所述金属导电层的上方形成第二介质层，于所述第二介质层的上方形成第三掩膜层，所述第三掩膜层暴露出位于所述接触区域的所述第二介质层，刻蚀去除暴露出的所述第二介质层。
在一实施例中，在去除暴露出的所述第二介质层之后，刻蚀部分所述金属导电层，使得位于所述接触区域的所述金属导电层的顶面与所述衬底的表面齐平。
在一实施例中，还包括：在位于所述接触区域的所述金属导电层的顶面形成阻挡层，刻蚀去除位于所述阵列区域以及位于所述外围区域的所述第二介质层和部分所述金属导电层；剩余的位于所述阵列区域的所述金属导电层作为所述字线的第一部分，剩余的位于所述接触区域的所述金属导电层作为所述字线的第二部分，剩余的位于所述外围区域的所述金属导电层作为所述字线的第三部分。
在一实施例中，在所述第一部分和所述第三部分的表面形成多晶硅层，所述第一部分以及所述第三部分均与所述第二部分之间形成有高度差，所述高度差大于所述多晶硅层的厚度。
本公开实施例提供的半导体结构，字线的第二部分的顶面与第一部分的顶面以及第三部分的顶面错位设置，在制备半导体结构时，在第二部分，可在形成容纳导电接触结构的过孔之前先去除字线表面的多晶硅层，或者在字线表面直接不形成所述多晶硅层，即在所述接触区域，导电接触结构穿过介质层直接与金属导电层电连接，两者之间不存在多晶硅层，从而可避免因去除多晶硅层不良而造成的多晶硅残留，进而避免字线与导电接触结构断路，提高了半导体结构的可靠性。
附图说明
图1A是本公开第一实施例提供的半导体结构的俯视图；
图1B是沿图1A中A-A’线的截面图；
图2是本公开第二实施例提供的半导体结构的俯视图；
图3是沿图2中A-A’线的截面图；
图4是沿图2中B-B’线的截面图；
图5是沿图2中C-C’线的截面图；
图6是本公开第三实施例提供的半导体结构的俯视图
图7是沿图6中B-B’线的截面图；
图8是沿图2中A-A’线所示位置的截面图；
图9是沿图2中B-B’线所示位置的截面图
图10是沿图2中C-C’线所示位置的截面图；
图11是本公开第五实施例提供的半导体结构沿图2中B-B’线所示位置的截面图；
图12是本公开第六实施例提供的半导体结构的制备方法的步骤示意图；
图13A～图13G是本公开第六实施例提供的制备方法的主要工艺步骤形成的半导体结构示意图；
图14A～图14E是本公开第七实施例提供的制备方法的主要工艺步骤形成的半导体结构示意图；
图15A～图15G是本公开第八实施例提供的制备方法的主要工艺步骤形成的半导体结构示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其制备方法的具体实施方式做详细说明。本具体实施方式中所述的半导体结构可以是但不限于DRAM。
图1A是本公开第一实施例提供的半导体结构的俯视图，图1B是沿图1A中A-A’线的截面图，请参阅图1A及图1B，所述半导体结构包括阵列区域AA、外围区域PA及位于所述阵列区域AA与所述外围区域PA之间的接触区域CA，字线100延伸穿过所述阵列区域AA和所述接触区域CA至所述外围区域PA。在所述接触区域CA设置有导电接触结构110，所述导电接触结构110自所述半导体结构顶面向所述半导体结构内部延伸至所述字线100。在图1A中，所述字线100被介质层120遮挡，因此采用虚线绘示。
发明人发现，在所述接触区域CA，所述导电接触结构110与所述字线100之间存在断路现象。经研究，发明人进一步发现，在该实施例中，所述字线100为混合埋入式字线(Hybrid buried word line，HBW)，其包括金属导电层101及位于所述金属导电层101上的多晶硅层102，在形成所述导电接触结构110之前，在所述接触区域CA需要先去除覆盖所述字线100顶面的介质层120及所述多晶硅层102，形成过孔，所述过孔自所述半导体结构顶面延伸至所述金属导电层101，再在所述过孔内形成所述导电接触结构110，所述导电接触结构110与所述金属导电层101连接。由于所述字线100埋入衬底内的深度太深，在形成所述过孔时，所述字线100表面的多晶硅层102无法被完全去除，如图1B中椭圆线E所圈示区域，在导电接触结构110与金属导电层101之间存在残留的多晶硅层102，该多晶硅层102易造成导电接触结构110与字线100之间断路。
鉴于此，本公开实施例还提供一种半导体结构，所述半导体结构能够避免所述接触区域CA的导电接触结构110与所述字线100之间断路，提高所述半导体结构的可靠性。
图2是本公开第二实施例提供的半导体结构的俯视图，图3是沿图2中A-A’线的截面图，图4是沿图2中B-B’线的截面图，图5是沿图2中C-C’线的截面图，请参阅图2、图3、图4及图5，所述半导体结构包括衬底200及字线100。所述衬底200包括阵列区域AA、外围区域PA及位于所述阵列区域AA与所述外围区域PA之间的接触区域CA，所述字线100延伸穿过所述阵列区域AA和所述接触区域CA至所述外围区域PA。所述字线100包括第一部分100A、第二部分100B和第三部分100C，所述第一部分100A位于所述阵列区域AA，所述第二部分100B位于所述接触区域CA，所述第三部分100C位于所述外围区域PA，所述第二部分100B的顶面与所述第一部分100A的顶面以及所述第三部分100C的顶面错位设置。
所述阵列区域AA可以形成多个重复的存储单元，所述存储单元包括存储晶体管、电荷存储结构以及两者之间的着陆垫(Landing Pad)等，所述外围区域PA可以形成所述存储单元的控制电路，例如控制数据输入/输出的电路等。所述外围区域PA位于所述阵列区域AA的外围，在所述阵列区域AA与所述外围区域PA的至少一部分的交界处存在接触区域CA。例如，在本实施例中，在所述阵列区域AA与所述外围区域PA沿第一方向D1的交界处存在所述接触区域CA，在另一些实施例中，在所述阵列区域AA与所述外围区域PA沿第二方向D2的交界处存在所述接触区域CA，或者沿第一方向D1及第二方向D2的交界处存在所述接触区域CA。
所述第二部分100B的顶面与所述第一部分100A的顶面以及所述第三部分100C的顶面错位设置是指在垂直所述半导体结构顶面的方向上(如图3中第三方向D3)所述第二部分100B的顶面与所述第一部分100A的顶面以及所述第三部分100C的顶面不在同一平面。例如，在本实施例中，在垂直所述半导体结构顶面的方向上(如图3中第三方向D3)所述第二部分100B的顶面低于所述第一部分100A的顶面以及所述第三部分100C的顶面；再例如，在另一实施例中(请参阅图8)，在垂直所述半导体结构顶面的方向上(如图8中第三方向D3)所述第二部分100B的顶面高于所述第一部分100A的顶面以及所述第三部分100C的顶面。
所述字线100包括金属导电层101和多晶硅层102，所述多晶硅层102位于所述金属导电层101上方，所述字线100的第二部分100B不包括所述多晶硅层102，即所述字线100的第一部分100A及所述第三部分100C均包括金属导电层101及位于所述金属导电层101上分的多晶硅层102，所述字线100的第二部分100B仅包括所述金属导电层101，而不包括所述多晶硅层102，则所述多晶硅层102的顶面作为所述第一部分100A及所述第三部分100C的顶面，所述金属导电层101的顶面作为所述第二部分100B的顶面，使得所述第二部分100B的顶面低于所述第一部分100A及所述第三部分100C的顶面。
在一些实施例中，所述第一部分100A的顶面与所述第三部分100C的顶面齐平，即在垂直所述半导体结构顶面的方向上(如图3中第三方向D3)所述第一部分100A的顶面与所述第三部分100C的顶面在同一平面上。具体地说，在本实施例中，所述第一部分100A的多晶硅层102的顶面与所述第三部分100C的多晶硅层102的顶面平齐。在另一些实施例中，所述第一部分100A的顶面与所述第三部分100C的顶面齐平也可不平齐，但是两者均高于或者低于所述第二部分100B的顶面。
在本实施例中，所述半导体结构包括多条沿第一方向D1延伸的字线100，多条所述字线100在第二方向D2上间隔排布，所述第一方向D1和所述第二方向D2相交，且均平行于所述衬底200的表面。在本实施例中，所述第一方向D1与所述第二方向D2垂直相交，在另一些实施例中，所述第一方向D1也可与所述第二方向D2以锐角夹角相交。
在一些实施例中，所述半导体结构还包括设置在所述接触区域CA的导电接触结构110，所述导电接触结构110与所述字线100的第二部分100B电连接，例如，所述导电接触结构110与所述字线100的第二部分100B的金属导电层101电连接。所述导电接触结构110可与沿所述第二方向D2排布的部分所述字线100的第二部分100B电连接，也可与每一条所述字线100的第二部分100B电连接。
在本实施例中，所述导电接触结构110与部分所述字线100的第二部分100B电连接，例如，所述导电接触结构110与间隔设置的所述字线100电连接，具体地说，请参阅图2，所述导电接触结构110与在第二方向D2上相邻的两条字线100中的一条电连接；再例如，如图6所示，其为本公开第三实施例提供的半导体结构的俯视图，在第三实施例中，所述导电接触结构110与每一条所述字线100连接。
在本公开实施例提供的半导体结构中，在所述接触区域CA，所述导电接触结构110穿过介质层120直接与所述金属导电层101电连接，两者之间不存在多晶硅层102，从而可避免导电接触结构110与字线100之间断路，大大提高了半导体结构的可靠性。
在一些实施例中，由于所述导电接触结构110与部分所述字线100的第二部分100B电连接，则与所述导电接触结构110电连接的字线100的顶面高度与未与所述导电接触结构110电连接的字线100的顶面高度可不同。例如，在本实施例中，请参阅图4，所述导电接触结构110与相邻的所述字线100中的一条电连接，与所述导电接触结构110电连接的字线100的第二部分100B仅包括所述金属导电层101，未与所述导电接触结构110电连接的所述字线100的第二部分100B除包括所述金属导电层101外，还包括位于所述金属导电层101上方的所述多晶硅层102，即与所述导电接触结构110电连接的字线100的顶面低于未与所述导电接触结构110电连接的字线100的顶面。
在一些实施例中，由于所述导电接触结构110与每一条所述字线100的第二部分100B电连接，则沿所述第二方向D2，所有的所述字线100的第二部分100B的顶面高度相同。例如，请参阅图6～图7，其中，图6为本公开第三实施例提供的半导体结构的俯视图，图7为沿图6中B-B’线的截面图，在第三实施例中，沿所述第二方向D2，所有的所述字线100的第二部分100B仅包括金属导电层101而不包括多晶硅层102，所述金属导电层101的顶面高度相同，即在所述接触区域CA，沿所述第二方向D2，所有的所述字线100的第二部分100B的顶面高度相同。
在另一些实施例中，所述导电接触结构110与部分所述字线100的第二部分100B电连接，在所述接触区域CA也可以设置所有的所述字线100的第二部分100B的顶面高度相同。
在一些实施例中，所述导电接触结构110在所述衬底200表面上的正投影位于所述第二部分100B在所述衬底200表面上的正投影的内部，即所述第二部分100B在所述衬底200表面上的正投影覆盖所述导电接触结构110在所述衬底200表面上的正投影。例如，如图2及图3所示，在本实施例中，所述导电接触结构110的边缘至所述第二部分100B的边缘具有距离，则所述导电接触结构110在所述衬底200表面上的正投影位于所述第二部分100B在所述衬底200表面上的正投影的内部。在一些实施例中，所述第二部分100B指所述第一部分100A的多晶硅层102与所述第三部分100C的多晶硅层102之间的区域，则所述第二部分100B的边缘指所述第一部分100A的多晶硅层102靠近所述接触区域CA的边缘及所述第三部分100C的多晶硅层102靠近所述接触区域CA的边缘。
在一些实施例中，所述导电接触结构110在第一方向D1上的尺寸与所述第二部分100B的尺寸相同，所述导电接触结构110在第二方向D2上的尺寸大于所述第二部分100B的尺寸，则可保证工艺窗口，易于实现所述导电接触结构110与第二部分100B的电连接，防止由于在工艺制程中刻蚀偏差导致的所述导电接触结构110与所述第二部分100B相对偏移，进而引起所述导电接触结构110与所述字线100断路的情况发生。
在第二实施例中，所述第一部分100A的所述多晶硅层102的顶面以及所述第三部分100C的所述多晶硅层102的顶面均高于所述第二部分100B的所述金属导电层101的顶面，而在另一些实施例中，所述第一部分100A的所述多晶硅层102的顶面以及所述第三部分100C的所述多晶硅层102的顶面均低于所述第二部分100B的所述金属导电层101的顶面。
例如，图8是沿图2中A-A’线所示位置的截面图，图9是沿图2中B-B’线所示位置的截面图，图10是沿图2中C-C’线所示位置的截面图，请参阅图8～图10，在第四实施例中，所述字线100的第一部分100A及第三部分100C均包括金属导电层101及多晶硅层102，所述字线100的第二部分100B仅包括金属导电层101，且第二部分100B的所述金属导电层101的顶面高于第一部分100A及第三部分100C的所述多晶硅层102的顶面。
在一些半导体结构中，例如，第一实施例提供的半导体结构中，受到半导体工艺的限制，所述第二部分100B的所述金属导电层101与所述第一部分100A及所述第三部分100C的金属导电层101的顶面平齐，这使得所述第二部分100B的金属导电层101埋入所述衬底200内的深度太深，则与所述金属导电层101连接的导电接触结构110高度较高，无法形成顶部与底部宽度一致的结构，所述导电接触结构110形状类似“V”型，底部尺寸较小，所述导电接触结构110底部与所述第二部分100B的所述金属导电层101的接触面积较小，接触电阻值较大，影响半导体结构的电学性能。而在本公开第四实施例中，由于第二部分100B的所述金属导电层101的顶面高于第一部分100A及第三部分100C的所述多晶硅层102的顶面，即所述第二部分100B的顶面至所述介质层120顶面的距离较小，则所述导电接触结构110延伸至所述半导体结构内部的深度较浅，所述导电接触结构110顶部与底部的宽度相差不大，所述导电接触结构110底部与所述第二部分100B的所述金属导电层101的接触面积大，接触电阻小，使得所述半导体结构具有优良的电学性能。
在第四实施例中，所述第二部分100B的所述金属导电层101的顶面低于所述衬底200的表面，所述衬底200表面还覆盖有介质层120，所述导电接触结构110穿过所述介质层120及所述衬底200与所述金属导电层101电连接。而在本公开另一些实施例中，例如，请参阅图11，其为本公开第五实施例提供的半导体结构沿图2中B-B’线所示位置的截面图，在本公开第五实施例中，所述第二部分100B的所述金属导电层101的顶面与所述衬底200的表面齐平，所述衬底200表面覆盖有介质层120，所述导电接触结构110穿过所述介质层120与所述金属导电层101电连接。在该实施例中，所述第二部分100B的所述金属导电层101顶面高度被进一步提高，则可进一步增大所述金属导电层101与所述导电接触结构110的接触面积，减小接触电阻，提高半导体结构的电学性能。
本公开实施例还提供一种上述半导体结构的制备方法。图12是本公开第六实施例提供的半导体结构的制备方法的步骤示意图，请参阅图12，所述制备方法包括：步骤S10，提供衬底200，所述衬底200包括阵列区域AA、外围区域PA及位于所述阵列区域AA与所述外围区域PA之间的接触区域CA；步骤S11，于所述衬底200内形成字线100，所述字线100延伸穿过所述阵列区域AA和所述接触区域CA至所述外围区域PA，所述字线100包括第一部分100A、第二部分100B和第三部分100C，所述第一部分100A位于所述阵列区域AA，所述第二部分100B位于所述接触区域CA，所述第三部分100C位于所述外围区域PA，其中，所述第二部分100B的顶面与所述第一部分100A的顶面以及所述第三部分100C的顶面错位设置。
图13A～图13G是本公开第六实施例提供的制备方法的主要工艺步骤形成的半导体结构示意图。
请参阅图12及图13A，步骤S10，提供衬底200，所述衬底200包括阵列区域AA、外围区域PA及位于所述阵列区域AA与所述外围区域PA之间的接触区域CA。
所述衬底200可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底或SOI衬底等；所述衬底200还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底200还可以为叠层结构，例如硅/锗硅叠层等；另外，所述衬底200可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂；所述衬底200中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，以所述衬底200为硅衬底为例进行说明。
在本实施例中，在所述衬底200内还设置浅沟槽300隔离结构201及所述浅沟槽300隔离结构201限定的有源区202，所述衬底200表面还覆盖有绝缘保护层203。
请参阅图12及图13D～图13G，其中，图13D为俯视图，图13E为沿图13D中A-A’线的截面图，图13F是沿图13D中B-B’线的截面图，图13G是沿图13D中C-C’线的截面图，步骤S11，于所述衬底200内形成字线100，所述字线100延伸穿过所述阵列区域AA和所述接触区域CA至所述外围区域PA，所述字线100包括第一部分100A、第二部分100B和第三部分100C，所述第一部分100A位于所述阵列区域AA，所述第二部分100B位于所述接触区域CA，所述第三部分100C位于所述外围区域PA，其中，所述第二部分100B的顶面与所述第一部分100A的顶面以及所述第三部分100C的顶面错位设置。
在一些实施例中，所述字线100沿所述第一方向D1延伸贯穿所述浅沟槽隔离结构及所述有源区。
作为示例，本公开实施例还提供一种在所述衬底200内形成字线100的方法。所述方法包括如下步骤：
请参阅图13B、图13C，其中，图13B为俯视图，图13C为沿图13B中A-A’线的截面图，在所述衬底200内形成沿第一方向D1延伸的沟槽300，在所述沟槽300内形成金属导电层101和多晶硅层102，所述多晶硅层102位于所述金属导电层101上方。
所述沟槽300朝向所述衬底200内部凹陷，并沿所述第一方向D1穿过所述阵列区域AA和所述接触区域CA至所述外围区域PA，所述沟槽300的凹陷深度可根据后续步骤形成的字线100结构的深度需求而定。在本实施例中，在所述衬底200内形成沿第二方向D2间隔排布的多条所述沟槽300，所述第一方向D1和所述第二方向D2相交，且均平行于所述衬底200的表面。在每一所述沟槽300内均形成所述金属导电层101及所述多晶硅层102，所述金属导电层101包括但不限于金属钨导电层。在该步骤中，可通过化学气相沉积、原子层沉积等工艺形成所述金属导电层101及所述多晶硅层102。
请参阅图13D～图13G，形成第一掩膜层301，所述第一掩膜层301至少暴露位于所述接触区域CA的部分所述多晶硅层102的表面，刻蚀去除暴露出的所述多晶硅层102。在该步骤中，可采用刻蚀气体刻蚀所述多晶硅层102，所述刻蚀气体包括但不限于CF4、HBr、O2。
在本实施例中，所述第一掩膜层301暴露出位于所述接触区域CA的部分所述多晶硅层102的表面，即沿所述第二方向D2间隔排布的所述沟槽300在所述接触区域CA对应的多晶硅层102部分暴露于所述第一掩膜层301的开口301A，具体地说，所述第一掩膜层301暴露相邻的两条所述沟槽300中的一条对应的所述多晶硅层102，另一条所述沟槽300对应的多晶硅层102未被暴露，在去除所述多晶硅层102的步骤中，仅暴露的所述多晶硅层102被去除。
在一些实施例中，所述制备方法还包括形成导电接触结构110的步骤。请参阅图2～图5，在所述接触区域CA形成导电接触结构110，所述导电接触结构110与所述字线100的第二部分100B电连接。
作为示例，本实施例提供一种形成所述导电接触结构110的方法，所述方法包括：去除所述第一掩膜层301，并形成介质层120，所述介质层120覆盖所述衬底200表面，且在所述接触区域CA，所述介质层120填充在所述多晶硅层102的原始位置，并覆盖所述金属导电层101；在所述接触区域CA形成过孔(附图中未绘示)，所述过孔贯穿所述介质层120至所述金属导电层101表面；在所述过孔内填充导电材料，所述导电材料与所述金属导电层101接触，所述导电材料作为所述导电接触结构110。
在另一些实施例中，所述第一掩膜层301暴露出位于所述接触区域CA的全部所述多晶硅层102的表面，即沿所述第二方向D2间隔排布的所述沟槽300在所述接触区域CA对应的多晶硅层102全部暴露于所述第一掩膜层301；在刻蚀去除所述多晶硅层102的步骤中，沿所述第二方向D2间隔排布的所述沟槽300在所述接触区域CA对应的多晶硅层102被全部去除；在形成所述导电接触结构110的步骤中，所述介质层120填充在所述多晶硅层102的原始位置，并且仅在需要形成所述导电接触结构110的位置形成所述过孔，进而在所述过孔内填充导电材料形成导电接触结构110，请参阅图6及图7。
在本公开实施例提供的制备方法中，所述多晶硅层102在未形成所述介质层120之前被去除，则可避免在形成所述过孔的步骤中去除所述多晶硅层102不良而造成的多晶硅残留，进而避免字线100与导电接触结构110断路，提高了半导体结构的可靠性。
作为示例，本公开第七实施例还提供另一种在所述衬底200内形成字线100的方法。所述方法包括如下步骤：
请参阅图14A及图14B，其中图14A为俯视图，图14B为沿图14A中A-A’线的截面图，在所述衬底200内形成沿第一方向D1延伸的沟槽300；形成金属导电层101，所述金属导电层101填充所述沟槽300，且覆盖所述衬底200的表面；于所述金属导电层101的上方形成第一介质层130；于所述第一介质层130的上方形成第二掩膜层302，所述第二掩膜层302暴露出位于所述阵列区域AA以及位于所述外围区域PA的所述第一介质层130。所述沟槽300的结构与第六实施例的沟槽300结构相同，不再赘述。在图14A中采用虚线绘示所述沟槽300的位置。
请参阅图14C，其为沿图14A中A-A’线所示位置的截面图，以所述第二掩膜层302作为遮挡，刻蚀去除暴露出的所述第一介质层130，在所述阵列区域AA及所述外围区域PA，所述金属导电层101被暴露，所述接触区域CA的所述第一介质层130被保留。其中，刻蚀所述第一介质层130以所述金属导电层101作为刻蚀停止层，刻蚀方法包括但不限于湿法刻蚀。
在本实施例中，在刻蚀去除暴露出的所述第一介质层130之后，还包括如下步骤：去除所述第二掩膜层302，暴露出位于所述阵列区域AA的所述金属导电层101、位于所述外围区域PA的所述金属导电层101，以及位于所述接触区域CA的所述第一介质层130。
请参阅图14D，其为沿图14A中A-A’线所示位置的截面图，同步刻蚀暴露的所述金属导电层101和所述第一介质层130，剩余的位于所述阵列区域AA的所述金属导电层101作为所述字线100的第一部分100A，剩余的位于所述接触区域CA的所述金属导电层101作为所述字线100的第二部分100B，剩余的位于所述外围区域PA的所述金属导电层101作为所述字线100的第三部分100C。在该步骤中，在所述接触区域CA，所述第一介质层130被刻蚀去除后才开始刻蚀对应的金属导电层101，使得所述第二部分100B的顶面(即所述金属导电层101的表面)高于所述第一部分100A的顶面以及所述第三部分100C的顶面(即所述金属导电层101的表面)，所述第一部分100A以及所述第三部分100C均与所述第二部分100B之间形成有高度差。
请参阅图14E，其为沿图14A中A-A’线所示位置的截面图，在所述字线100的所述第一部分100A和所述第三部分100C的表面形成多晶硅层102，所述第一部分100A以及所述第三部分100C与所述第二部分100B之间的高度差大于所述多晶硅层102的厚度。即在该步骤形成的半导体结构中，在垂直所述半导体结构顶面的方向上，所述第一部分100A及所述第三部分100C的顶面低于所述第二部分100B的顶面。形成所述多晶硅层102的方法可以是，在所述衬底200表面形成多晶硅材料层；回刻蚀所述多晶硅材料层至设定深度，仅保留位于所述第一部分100A及所述第三部分100C的多晶硅材料层作为所述多晶硅层102。
请参阅图8～图10，在所述接触区域CA形成导电接触结构110，所述导电接触结构110与所述字线100的第二部分100B电连接。
作为示例，本实施例提供一种形成所述导电接触结构110的方法，所述方法包括：形成介质层120，所述介质层120覆盖所述衬底200表面、所述第一部分100A及所述第三部分100C的多晶硅层102表面及所述第二部分100B的金属导电层101表面；在所述接触区域CA形成过孔(附图中未绘示)，所述过孔贯穿所述介质层120至所述金属导电层101表面；在所述过孔内填充导电材料，所述导电材料与所述金属导电层101接触，所述导电材料作为所述导电接触结构110。
作为示例，本公开第八实施例还提供另一种在所述衬底200内形成字线100的方法。所述方法包括如下步骤：
请参阅图15A及图15B，其中图15A为俯视图，图15B为沿图15A中A-A’线的截面图，在所述衬底200内形成沿第一方向D1延伸的沟槽300；形成金属导电层101，所述金属导电层101填充所述沟槽300，且覆盖所述衬底200的表面；于所述金属导电层101的上方形成第二介质层140，于所述第二介质层140的上方形成第三掩膜层303，所述第三掩膜层303暴露出位于所述接触区域CA的所述第二介质层140。在本实施例中，所述第三掩膜层303的开口303A暴露出第二介质层140。所述沟槽300的结构与第六实施例的沟槽300结构相同，不再赘述。
请参阅图15C，其为沿图15A中A-A’线所示位置的截面图，刻蚀去除暴露出的所述第二介质层140。
请参阅图15D，其为沿图15A中A-A’线所示位置的截面图，刻蚀部分所述金属导电层101，使得位于所述接触区域CA的所述金属导电层101的顶面与所述衬底200的表面齐平。在该步骤中，以所述第三掩膜层303及所述第二介质层140为遮挡，在所述接触区域CA刻蚀部分所述金属导电层101。
在本实施例中，所述制备方法还包括：请参阅图15E，其为沿图15A中A-A’线所示位置的截面图，在位于所述接触区域CA的所述金属导电层101的顶面形成阻挡层150。所述阻挡层150仅形成在所述接触区域CA，在所述阵列区域AA及所述外围区域PA并未形成所述阻挡层150。
请参阅图15F，其为沿图15A中A-A’线所示位置的截面图，刻蚀去除位于所述阵列区域AA以及位于所述外围区域PA的所述第二介质层140和部分所述金属导电层101；剩余的位于所述阵列区域AA的所述金属导电层101作为所述字线100的第一部分100A，剩余的位于所述接触区域CA的所述金属导电层101作为所述字线100的第二部分100B，剩余的位于所述外围区域PA的所述金属导电层101作为所述字线100的第三部分100C。在该步骤中，以所述阻挡层150作为遮挡，刻蚀所述第二介质层140及所述金属导电层101。所述阻挡层150包括但不限于氮化硅层。
在该步骤中，在所述接触区域CA形成具有与所述衬底200平齐的金属导电层101后再去除所述阵列区域AA及所述外围区域PA的金属导电层101，使得位于所述阵列区域AA及所述外围区域PA的金属导电层101的顶面低于位于接触区域CA的所述金属导电层101的顶面，即所述字线100的第一部分100A以及所述第三部分100C均与所述字线100的第二部分100B之间形成有高度差。
请参阅图15G，其为沿图15A中A-A’线所示位置的截面图，在所述第一部分100A和所述第三部分100C的表面形成多晶硅层102，所述第一部分100A以及所述第三部分100C与所述第二部分100B之间的高度差大于所述多晶硅层102的厚度，即在该步骤形成的半导体结构中，在垂直所述半导体结构顶面的方向上(如图中第三方向D3)，所述第一部分100A及所述第三部分100C的顶面低于所述第二部分100B的顶面。
请参阅图8～图10，在所述接触区域CA形成导电接触结构110，所述导电接触结构110与所述字线100的第二部分100B电连接。形成所述导电接触结构110的方法与第七实施例相同，不再赘述。
在本公开实施例提供的制备方法中，在所述接触区域CA，在形成所述导电接触结构110之前，与所述导电接触结构110连接的金属导电层101表面不存在多晶硅层102，则可避免在形成所述过孔的步骤中去除所述多晶硅层102不良而造成的多晶硅残留，进而避免字线100与导电接触结构110断路，提高了半导体结构的可靠性；并且所述字线100的第二部分100B的顶面高于所述字线100的第一部分100A及所述第三部分100C的顶面，则所述导电接触结构110延伸至所述半导体结构内部的深度较浅，所述导电接触结构110顶部与底部的宽度相差不大，所述导电接触结构110底部与所述第二部分100B的所述金属导电层101的接触面积大，接触电阻小，使得所述半导体结构具有优良的电学性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (19)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括阵列区域、外围区域及位于所述阵列区域与所述外围区域之间的接触区域；
字线，所述字线延伸穿过所述阵列区域和所述接触区域至所述外围区域，所述字线包括第一部分、第二部分和第三部分，所述第一部分位于所述阵列区域，所述第二部分位于所述接触区域，所述第三部分位于所述外围区域，所述第二部分的顶面与所述第一部分的顶面以及所述第三部分的顶面错位设置。
2.如权利要求1所述的半导体结构，其特征在于，所述第一部分的顶面与所述第三部分的顶面齐平。
3.如权利要求1所述的半导体结构，其特征在于，所述字线包括金属导电层和多晶硅层，所述多晶硅层位于所述金属导电层上方，所述字线的第二部分不包括所述多晶硅层。
4.如权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括设置在所述接触区域的导电接触结构，所述导电接触结构与所述第二部分电连接，且所述导电接触结构在所述衬底表面上的正投影，位于所述第二部分在所述衬底表面上的正投影的内部。
5.如权利要求1所述的半导体结构，其特征在于，包括多条沿第一方向延伸的所述字线，多条所述字线在第二方向上间隔排布，所述第一方向和所述第二方向相交，且均平行于所述衬底的表面；沿所述第二方向，相邻的所述字线的第二部分的顶面高度不同。
6.如权利要求5所述的半导体结构，其特征在于，沿所述第二方向，相邻的两条所述字线中仅有一条所述字线的第二部分包括所述多晶硅层。
7.如权利要求5或6所述的半导体结构，其特征在于，所述半导体结构还包括设置在所述接触区域的导电接触结构，所述导电接触结构与所述第二部分电连接，所述导电接触结构在第一方向上的尺寸与所述第二部分的尺寸相同，所述导电接触结构在第二方向上的尺寸大于所述第二部分的尺寸。
8.如权利要求1所述的半导体结构，其特征在于，所述第一部分和所述第三部分均包括金属导电层和多晶硅层，所述第二部分包括金属导电层；所述第一部分的所述多晶硅层的顶面以及所述第三部分的所述多晶硅层的顶面，均低于所述第二部分的所述金属导电层的顶面。
9.如权利要求8所述的半导体结构，其特征在于，所述第二部分的所述金属导电层的顶面低于所述衬底的表面。
10.如权利要求8所述的半导体结构，其特征在于，所述第二部分的所述金属导电层的顶面与所述衬底的表面齐平。
11.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区域、外围区域及位于所述阵列区域与所述外围区域之间的接触区域；
于所述衬底内形成字线，所述字线延伸穿过所述阵列区域和所述接触区域至所述外围区域，所述字线包括第一部分、第二部分和第三部分，所述第一部分位于所述阵列区域，所述第二部分位于所述接触区域，所述第三部分位于所述外围区域，其中，所述第二部分的顶面与所述第一部分的顶面以及所述第三部分的顶面错位设置。
12.如权利要求11所述的半导体结构的制备方法，其特征在于，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽，在所述沟槽内形成金属导电层和多晶硅层，所述多晶硅层位于所述金属导电层上方；
形成第一掩膜层，所述第一掩膜层至少暴露位于所述接触区域的部分所述多晶硅层的表面，刻蚀去除暴露出的所述多晶硅层。
13.如权利要求12所述的半导体结构的制备方法，其特征在于，在所述衬底内形成沿所述第一方向延伸的沟槽，包括：在所述衬底内形成多条沿第二方向间隔排布的所述沟槽，所述第一方向和所述第二方向相交，且均平行于所述衬底的表面；形成所述第一掩膜层，包括：所述第一掩膜层暴露相邻的两条所述沟槽中的一条对应的所述多晶硅层。
14.如权利要求11所述的半导体结构的制备方法，其特征在于，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽；形成金属导电层，所述金属导电层填充所述沟槽，且覆盖所述衬底的表面；于所述金属导电层的上方形成第一介质层，于所述第一介质层的上方形成第二掩膜层，所述第二掩膜层暴露出位于所述阵列区域以及位于所述外围区域的所述第一介质层，刻蚀去除暴露出的所述第一介质层。
15.如权利要求14所述的半导体结构的制备方法，其特征在于，在刻蚀去除暴露出的所述第一介质层之后，去除所述第二掩膜层，暴露出位于所述阵列区域的所述金属导电层、位于所述外围区域的所述金属导电层，以及位于所述接触区域的所述第一介质层；同步刻蚀暴露的所述金属导电层和所述第一介质层，剩余的位于所述阵列区域的所述金属导电层作为所述字线的第一部分，剩余的位于所述接触区域的所述金属导电层作为所述字线的第二部分，剩余的位于所述外围区域的所述金属导电层作为所述字线的第三部分。
16.如权利要求11所述的半导体结构的制备方法，其特征在于，于所述衬底内形成所述字线，包括：在所述衬底内形成沿第一方向延伸的沟槽；形成金属导电层，所述金属导电层填充所述沟槽，且覆盖所述衬底的表面；于所述金属导电层的上方形成第二介质层，于所述第二介质层的上方形成第三掩膜层，所述第三掩膜层暴露出位于所述接触区域的所述第二介质层，刻蚀去除暴露出的所述第二介质层。
17.如权利要求16所述的半导体结构的制备方法，其特征在于，在去除暴露出的所述第二介质层之后，刻蚀部分所述金属导电层，使得位于所述接触区域的所述金属导电层的顶面与所述衬底的表面齐平。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，还包括：在位于所述接触区域的所述金属导电层的顶面形成阻挡层，刻蚀去除位于所述阵列区域以及位于所述外围区域的所述第二介质层和部分所述金属导电层；剩余的位于所述阵列区域的所述金属导电层作为所述字线的第一部分，剩余的位于所述接触区域的所述金属导电层作为所述字线的第二部分，剩余的位于所述外围区域的所述金属导电层作为所述字线的第三部分。
19.如权利要求15或18所述的半导体结构的制备方法，其特征在于，在所述第一部分和所述第三部分的表面形成多晶硅层，所述第一部分以及所述第三部分均与所述第二部分之间形成有高度差，所述高度差大于所述多晶硅层的厚度。
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