CN114245938A - 具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成集成晶体管的方法 - Google Patents

具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成集成晶体管的方法 Download PDF

Info

Publication number
CN114245938A
CN114245938A CN202080058087.1A CN202080058087A CN114245938A CN 114245938 A CN114245938 A CN 114245938A CN 202080058087 A CN202080058087 A CN 202080058087A CN 114245938 A CN114245938 A CN 114245938A
Authority
CN
China
Prior art keywords
insulating material
source
region
memory array
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080058087.1A
Other languages
English (en)
Inventor
A·里加诺
M·马里亚尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114245938A publication Critical patent/CN114245938A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一些实施例包含集成组合件，所述集成组合件具有半导体材料立柱。所述立柱具有基座区域，且分叉成两个区段，所述两个区段从所述基座区域向上延伸。所述两个区段通过中间区域彼此水平间隔开。导电栅极位于所述中间区域内。第一源极/漏极区域位于所述基座区域内，第二源极/漏极区域位于所述区段内，且沟道区域位于所述区段内。所述沟道区域邻近于所述导电栅极且垂直安置在所述第一源极/漏极区域与所述第二源极/漏极区域之间。一些实施例包含形成集成组合件的方法。

Description

具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成 集成晶体管的方法
相关专利数据
本申请案涉及2019年7月30日提交的标题为“具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成集成晶体管的方法(Integrated Transistors Having GateMaterial Passing Through a Pillar of Semiconductor Material,and Methods ofForming Integrated Transistors)”的美国专利申请案第16/526,074号，所述美国专利申请案的全部内容以引用的方式并入本文中。
技术领域
集成组合件(例如，存储器阵列)。具有晶体管的集成组合件，所述晶体管具有穿过半导体材料立柱的栅极材料。形成集成组合件的方法。
背景技术
存储器是一种类型的集成电路系统，且在计算机系统中用于存储数据。实例存储器是DRAM(动态随机存取存储器)。DRAM单元可各自包括与电容器组合的晶体管。DRAM单元可布置成阵列；其中字线沿着阵列的行延伸，且数字线沿着阵列的列延伸。字线可与存储器单元的晶体管耦合。每一存储器单元可通过字线中的一个与数字线中的一个的组合来唯一地寻址。
持续的目标是提高集成电路系统的集成度，其中相关的目标是提高集成电路组件的封装密度。期望开发可扩展到高集成度的新DRAM架构，及开发制作此类DRAM架构的方法。
附图说明
图1是实例存储器阵列的区域的图解三维视图。
图2A及2B是实例存储器阵列的区域的图解俯视图。
图3A及3B是在实例方法的工艺阶段处的实例集成组合件的区域的图解横截面侧视图。图3A的视图沿着图3B的线A-A，且图3B的视图沿着图3A的线B-B。
图4A及4B是在图3A及3B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图4A的视图沿着图4B的线A-A，且图4B的视图沿着图4A的线B-B。
图5A及5B是在图4A及4B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图5A的视图沿着图5B的线A-A，且图5B的视图沿着图5A的线B-B。
图6A及6B是在图5A及5B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图6A的视图沿着图6B的线A-A，且图6B的视图沿着图6A的线B-B。
图7A及7B是在图6A及6B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图7A的视图沿着图7B的线A-A，且图7B的视图沿着图7A的线B-B。
图8A及8B是在图7A及7B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图8A的视图沿着图8B的线A-A，且图8B的视图沿着图8A的线B-B。
图8C及8D是在图7A的工艺阶段之后且为图8A的工艺阶段的替代方案的实例工艺阶段的图3A的实例集成组合件的区域的图解横截面侧视图。
图9A及9B是在图8A及8B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图9A的视图沿着图9B的线A-A，且图9B的视图沿着图9A的线B-B。
图10A及10B是在图9A及9B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图10A的视图沿着图10B的线A-A，且图10B的视图沿着图10A的线B-B。
图11A及11B是在图10A及10B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图11A的视图沿着图11B的线A-A，且图11B的视图沿着图11A的线B-B。
图12A及12B是在图11A及11B的工艺阶段之后的实例工艺阶段的图3A及3B的实例集成组合件的区域的图解横截面侧视图。图12A的视图沿着图12B的线A-A，且图12B的视图沿着图12A的线B-B。
图13是实例存储器阵列的区域的图解三维视图。
图14是图13的存储器阵列的放大区域的图解三维视图。
图14A是图14的存储器阵列的区域的替代方案的存储器阵列的区域的图解三维视图。
图15是实例存储器阵列的区域的图解示意图。
图16是包括堆叠层的实例组合件的区域的图解横截面侧视图。
具体实施方式
一些实施例包含具有集成晶体管的组合件，所述晶体管具有延伸穿过半导体材料立柱的导电栅极材料。集成晶体管可并入到存储器阵列(例如，DRAM阵列)中。一些实施例包含形成集成晶体管的方法。参考图1到16描述实例实施例。
参考图1，集成组合件10包含支撑在基座12上方的存储器阵列14。
基座12可包括半导体材料；且可包括(例如)单晶硅、基本上由其组成，或由其组成。基座12可被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如半导体晶片(单独的或在包括其它材料的组合件中)，及半导体材料层(单独的或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基座12可对应于含有一或多个与集成电路制作相关联的材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多个。
在基座与存储器阵列14之间提供间隙以指示在基座12与存储器阵列14之间可形成其它材料及组件。例如，存储器阵列可由绝缘材料(未展示)支撑。
存储器阵列14包含沿着由y轴表示的第一方向延伸的数字线(位线、感测线)16，且包含沿着由x轴表示的第二方向延伸的字线(存取线)18。在一些实施例中，字线18可被认为是沿着存储器阵列14的行方向延伸，且数字线16可被认为是沿着存储器阵列的列方向延伸。x及y轴线方向中的一个可被称为第一水平方向，且另一个可被称为第二水平方向；其中第一水平方向与第二水平方向交叉(相交)。在所说明实施例中，第一水平方向(x轴或y轴的方向)与第二水平方向(x轴及y轴中的另一个的方向)大体上正交；其中术语“大体上正交”意指在制作及测量的合理容差内正交。
数字线16及字线18可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。数字线16及字线18可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
立柱20从数字线16向上延伸。立柱包括半导体材料22。半导体材料22可包括任何合适的组合物；且在一些实施例中，可包括硅、锗、第III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，基本上由其组成，或由其组成；其中术语第III/V族半导体材料是指包括选自元素周期表的第III及V族的元素的半导体材料(其中第III及V族为旧的命名法，且现在被称为第13及15族)。在一些实施例中，半导体材料22可包括硅、基本上由其组成或由其组成。
立柱20沿着z轴方向垂直延伸；其中z轴方向被展示为与x轴方向及y轴方向两者大体上正交。
立柱20可具有任何合适的尺寸；且在一些实施例中，可具有在从约100纳米(nm)到约300nm范围内的高度H；在从约5nm到约30nm的范围内(且在一些实施例中小于或等于约25nm)的宽度W；及在从约5nm到约30nm的范围内(且在一些实施例中小于或等于约25nm)的长度L。宽度W可等于长度L，或可不同于长度。
字线18被图解地说明为穿过立柱20的中心区域(其中术语“立柱的中心区域”意指在立柱内部的区域，所述区域可或可不相对于立柱居中)。在一些实施例中，立柱20中的每一个被并入到集成晶体管中。字线包括位于立柱内的栅极区域，且用于操作集成晶体管。晶体管可为铁电晶体管或非铁电晶体管，如下文将更详细论述。
如果晶体管是铁电晶体管，那么其可用作存储器阵列内的存储器单元。
如果晶体管是非铁电晶体管，那么其可用作存储器阵列内的存取晶体管。存储元件(例如，电容器)可与存取晶体管耦合，且可在存储器阵列(例如，DRAM阵列)的存储器单元内使用。下文更详细地描述实例存储元件。
图1图解地说明一些字线通过字线末端处的连接26与驱动器电路系统(例如，CMOS)24电耦合。使字线穿过半导体立柱20的中心区域的优势是此可在相邻字线之间提供比在常规配置(其中字线沿着半导体立柱的边缘穿过，而不是穿过半导体立柱)中可用的更多空间，这可简化连接26的制作；且此与类似存储器阵列的常规配置相比可另外改进存储器阵列14的可扩展性。
图2A及2B展示一对实例配置中的存储器阵列14。
图2A的配置展示分别与连接26a及26b耦合的相邻字线18a及18b，其中此类连接耦合到驱动器电路系统24。连接26a及26b位于字线18a及18b的端部处，且沿着行轴方向(x轴方向，字线(WL)方向)相对于彼此偏移。偏移连接26a及26b可彼此位于相邻字线18a及18b的相同端部处，或可相对于彼此位于所述相邻字线的相对端部处(如所展示)。
图2B的配置展示连接26a及26b相对于行轴方向彼此直接邻近，且仅沿着列轴方向(y轴方向，数字线(DL)方向)偏移。在图2B的所说明实施例中，连接26a及26b位于字线18a及18b的两个端部处。在其它实施例中，连接26a及26b可仅位于字线的一端处。无论如何，图2B说明与常规配置相比可利用本文中所描述的存储器配置实现的优势。具体而言，字线18穿过半导体立柱20可使得字线之间的间距比在常规配置中字线沿着半导体立柱的边缘穿过时所实现的间距更宽。此可使得连接26a及26b能够在本文中所描述的高度集成的存储器配置中彼此直接邻近，即使此在相似集成度的常规存储器配置中将是不可能的。
存储器阵列14可用任何合适的处理来形成。参考图3到12描述实例处理。
参考图3A及3B，在半导体材料22形成在数字线16上方之后的工艺阶段说明组合件10。图3A及3B的视图彼此正交；其中图3A的视图沿着图3B的线A-A，且图3B的视图沿着图3A的线B-B。图3A的视图可被认为是沿着对应于图1的y轴的方向，且图3B的视图可被认为是沿着对应于图1的x轴的方向。
数字线16被展示为包括导电数字线材料17。此类数字线材料可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等中的一或多个。在一些实施例中，数字线材料17可包括金属(例如，钨、钛等)及/或一或多个含金属组合物(例如，氮化钛、氮化钨、硅化钛、硅化钨等)。
半导体材料22被图案化成立柱20，其中此类立柱从数字线16向上延伸。
保护材料28位于立柱20的顶部上方。保护性材料28可包括任何合适的组合物；且在一些实施方案中，可包括二氧化硅，基本上由其组成，或由其组成。
绝缘材料30侧向环绕立柱20。绝缘材料30可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由其组成，或由其组成。绝缘材料30可对应于旋涂电介质(SOD)。
在一些实施例中，图3A及3B的配置可被认为包括横跨数字线16延伸的块体32；其中此类块体包含半导体立柱20，以及环绕立柱的材料28及30。
为了简化图式，基座12(图1)在图3A及3B中未展示，但通常会出现在数字线16下方。
参考图4A及4B，绝缘材料30相对于保护材料28是凹入的。在所说明实施例中，绝缘材料30的上部表面31在材料30凹入之后与保护材料28的底部表面29共同延伸。
参考图5A及5B，第二保护材料34形成在凹入材料30的上部表面31上方，且邻近于第一保护材料28。第二保护性材料34可包括任何合适的组合物；且在一些实施例中，可包括包括硅及碳(例如，碳化硅)的材料，基本上由其组成，或由其组成。在所说明实施例中，平面化表面35经形成为横跨第一保护材料28及第二保护材料34延伸。平面化表面35可通过任何合适的处理形成；包含例如化学机械抛光(CMP)。
材料22、30、28及34可一起被认为并入到横跨数字线16延伸的块体32中。
参考图6A及6B，移除第一保护材料28(图5A及5B)以形成延伸到块体32中的开口36。开口36位于半导体立柱22正上方，且暴露半导体立柱的上部表面23。
在块体32上方形成材料38。材料38可包括任何合适的组合物；且在一些实施方案中，可包括氮化硅，基本上由其组成，或由其组成。
材料38与块体32的顶部表面共形，且延伸到开口36中。材料38的上部形貌在半导体立柱20上方具有谷部40，且在谷部之间具有峰部42。在一些实施例中，材料38可被称为图案化材料以指示材料具有包括所说明峰部42及谷部40的图案化形貌。
参考图7A及7B，谷部40(图6A及6B)延伸到半导体立柱20中，在半导体立柱中形成开口44。在所说明实施例中，此类开口并入到狭缝46中，所述狭缝相对于图7A的横截面延伸到页面中，且沿着图7B的横截面延伸。利用开口44可有助于将狭缝46与立柱20的中心区域对准。然而，狭缝46可用任何合适的处理图案化。例如，除了用共形材料38形成开口46之外，或作为用共形材料38形成开口46的替代方案，狭缝46可对应于利用光学光刻图案化的光致抗蚀剂掩模(未展示)图案化的沟槽。
图案化立柱20中的每一个包含基座区域48，及从基座区域向上延伸的一对区段(突出部)50及52。在一些实施例中，立柱20可被认为是从数字线16的上部表面垂直延伸；包括在数字线正上方的基座区域48；且分叉成从基座区域向上延伸的第一区段50及第二区段52。
第一区段50及第二区段52通过中间区域(间隙)54彼此水平间隔开。在一些实施例中，经图案化立柱20中的每一个可被认为具有与其相关联的狭缝46，且具有对应于相关联狭缝的中间间隙54。
在所展示实施例中，立柱20的下部区域被导电掺杂以在下部区域内形成第一源极/漏极区域56。利用虚线57图解说明第一源极/漏极区域的近似上部边界。源极/漏极区域56的上部边界可在立柱20内的任何合适的位置处，且在一些实施例中可在所说明位置57上面或下面。
源极/漏极区域56可在任何合适的工艺阶段形成，包含在图7A及7B之前的工艺阶段(例如，在图3A及3B的工艺阶段之前的毯式掺杂)。然而，在图7A及7B的工艺阶段形成源极/漏极区域56可为有利的，因为此可使得源极/漏极区域与半导体立柱20对准。
参考图8A及8B，绝缘材料58沿着狭缝46的侧壁47形成；且在所展示实施例中，也沿着狭缝的底部49形成。绝缘材料58可被称为第一绝缘材料以将其与也可形成在狭缝46内的其它绝缘材料区分开。在一些实施例中，绝缘材料58可被称为栅极介电材料。
绝缘材料58可包括任何合适的组合物；且在一些实施例中可包括二氧化硅及/或一或多个高k介电材料(其中术语高k意指介电常数大于二氧化硅的介电常数)。实例高k介电材料包含氧化铝、氧化铪、氧化锆等。
在一些实施例中，绝缘材料58可包括适用于铁电晶体管的铁电材料。铁电材料可包括任何合适的组合物；且可例如包括选自由以下各项组成的群的一或多个材料，基本上由其组成，或由其组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸锶钡；且其中具有掺杂剂，所述掺杂剂包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多个。铁电材料可以任何合适的配置提供，例如，单一的均质材料，或两个或多于两个离散的单独材料的叠层。
在一些实施例中，绝缘材料58可由非铁电材料(例如，二氧化硅)组成。
绝缘材料58可从半导体立柱20的半导体材料22氧化生长。例如，如果半导体材料22包括硅，那么绝缘材料58可包括二氧化硅、基本上由其组成或由其组成，所述二氧化硅从此类半导体材料氧化生长。
除了氧化生长之外，或作为氧化生长的替代方案，可沿着狭缝46的侧壁47及底部49沉积绝缘材料58。此类沉积可利用任何合适的处理；包含例如原子层沉积(ALD)、化学气相沉积(CVD)等。
图8A展示其中材料58是相对于材料34及38的表面沿着半导体材料22的表面47及49选择性地形成的实施例。此可通过材料58的选择性沉积及/或通过从半导体材料22的暴露表面氧化生长材料58来实现。在其它实施例中(下文所论述)，除了沿着半导体材料22的表面形成之外，材料58还可沿着材料34及38的表面形成。
导电材料19形成在狭缝46内且邻近绝缘材料58(位于其上方)。导电材料19最终用于形成字线18，且可被称为字线材料。导电材料19可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。在一些实施例中，导电材料19可包括一或多个金属(例如，钨、钛等)；及/或一或多个含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)。字线材料19可为与数字线材料17相同的组合物，或可为相对于数字线材料不同的组合物。
字线材料19的上部表面可被平面化以移除一些多余的材料19。
图8C及8D展示可替代地用于图8A的工艺阶段的处理阶段。
图8C说明其中绝缘材料58沿着所有材料22、34及38的表面沉积，且然后导电材料19形成在狭缝46内且位于绝缘材料58上方的实施例。
图8D说明其中在形成绝缘材料58及导电材料46之前在狭缝46内形成另一绝缘材料60的实施例。绝缘材料60可被称为第二绝缘材料以将其与第一绝缘材料58区分开。绝缘材料60可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、低k介电材料及/或高k介电材料，基本上由其组成，或由其组成。术语“低k”意指小于二氧化硅的介电常数的介电常数。实例低k介电材料是多孔二氧化硅。在一些实施例中，绝缘材料60可为与绝缘材料58相同的组合物，且在其它实施例中，绝缘材料60可为与绝缘材料58不同的组合物。
绝缘材料60可形成将字线材料19提升到狭缝46内的所期望位置的阶部。最终，字线材料19被图案化成字线18，且绝缘材料60可用于将此类字线相对于半导体立柱20的突出部50及52的底部部分在所期望位置对准。
尽管在图8D的实施例中绝缘材料58被展示为不横跨绝缘材料60的上部表面延伸，但应理解，可形成与图8D的实施例类似的其它实施例，其中材料58被沉积(类似于图8C中所展示的沉积)以横跨材料60的上部表面以及横跨材料34及38的表面延伸。
参考图9A及9B，组合件10被展示在图8A及8B的处理阶段之后的处理阶段。材料19及58凹入在狭缝46内以在狭缝46的上部区域内形成开口62。图案化材料19变成类似于上文参考图1所描述的字线的字线18。
第二源极/漏极区域64形成在半导体立柱20的区段50及52内。用虚线65图解说明第二源极/漏极区域的近似下部边界。源极/漏极区域64的下部边界可位于立柱20内的任何合适的位置处，且在一些实施例中可位于所说明位置65上面或下面。
源极/漏极区域64可在任何合适的工艺阶段形成，包含在图9A及9B之前的工艺阶段(例如，在图3A及3B的工艺阶段之前的毯式掺杂)。然而，在图9A及9B的工艺阶段形成源极/漏极区域64可为有利的，因为此可使得源极/漏极区域能够与半导体立柱20以及字线18的上部表面对准。
沟道区域66位于垂直延伸区段50及52内，且垂直安置在下部源极/漏极区56与上部源极/漏极区64之间(在一些实施例中，源极/漏极区域56及64可被认为由沟道区域66彼此垂直间隔开)。沟道区域66可用任何合适的掺杂剂掺杂到任何合适的水平(且在一些实施例中可以是本质掺杂的)。沟道区域的掺杂可发生在图9A及9B的处理阶段，及/或另一处理阶段(例如，在图3A及3B的处理阶段之前的处理阶段利用毯式掺杂)。
在一些实施例中，区域56、64及66被并入到n沟道装置中；且因此，源极/漏极区域56及64是n型掺杂的。在其它实施例中，区域56、64及66被并入到p沟道装置中；且因此，源极/漏极区域56及64是p型掺杂的。
字线18各自具有一对相对的侧壁表面67、顶表面69及底表面71；其中侧壁表面在顶部表面与底部表面之间延伸。立柱20内的字线18的区域可用作晶体管装置的栅极；且可被称为栅极区域、晶体管栅极或晶体管栅极区域。
参考图10A及10B，绝缘材料68形成在狭缝46的开口62内。绝缘材料68位于字线18的上部表面69上方。绝缘材料62可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由其组成，或由其组成。绝缘材料68可包括与绝缘材料58相同的组合物(如所展示)，或可相对于绝缘材料58包括不同组合物。在一些实施例中，绝缘材料68可被称为第二绝缘材料以将其与第一绝缘材料58区分开。在一些实施例中，组合件10可包含除了绝缘材料58及68之外的绝缘材料60(图8D)。在此类实施例中，绝缘材料58、68及60可被称为第一绝缘材料、第二绝缘材料及第三绝缘材料以将其彼此区分开。
参考图11A及11B，通过平面化工艺(例如，CMP)将绝缘材料68从材料38及34上方移除；且在绝缘材料68以及材料38及34的区域上方形成图案化材料70。图案化材料70可包括任何合适的组合物；且在一些实施例中，可包括硅与碳的组合(例如，碳化硅)，且可为与材料34相同的组合物。材料70可用任何合适的工艺来图案化，包含所谓的“间距倍增”工艺。
图案化材料70具有从中延伸的开口72，其中此类开口与数字线16对准。
开口72延伸到绝缘材料68中。
参考图12A及12B，导电材料74形成在开口72内。导电材料74可包括任何合适的导电组合物，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。在一些实施例中，导电材料74可包括一或多个金属(例如，钛、钨等)及/或一或多个含金属组合物(氮化钛、氮化钨、硅化钛、硅化钨等)。
在一些实施例中，可提供导电材料74以过填充开口72，且可通过平面化工艺移除多余的材料74(连同材料70)。平面化表面73横跨材料34、38及74延伸。
图12A及12B的导电材料74被图案化成导电互连件76。
在一些实施例中，狭缝46可被认为具有沿着图12A的横截面的第一尺寸D，且导电互连件76可被认为具有沿着横截面的第二尺寸；其中第二尺寸与第一尺寸相同。
立柱20可被认为并入到晶体管78中。晶体管中的每一个具有与数字线16电耦合的下部源极/漏极区域56，且具有与导电互连件76电耦合的上部源极/漏极区域64。晶体管在立柱20的垂直延伸区段50与52之间具有导电栅极80。栅极80可操作地邻近沟道区域66，使得栅极可用于在邻近(相关联)沟道区域上施加电场以通过沟道区域将源极/漏极区域56及64彼此耦合。栅极80沿着字线18，且由栅极80施加的电场可通过字线18的操作来控制。
在一些实施例中，栅极80与沟道区域66之间的绝缘材料58可包括铁电材料，且因此晶体管78可为可用作存储器阵列内的存储器单元的铁电晶体管。在其它实施例中，栅极80与沟道区域66之间的绝缘材料58可包括非铁电材料，且晶体管可以是用作存储器阵列内的存取装置的场效应晶体管(FET)在此类实施例中，存储元件可通过互连件76与源极/漏极区域64电耦合。
图13展示实例存储器阵列14的区域的三维视图，且展示与存储元件82电耦合的互连件76。存储元件82可为具有至少两个可检测状态的任何合适的装置；且在一些实施例中可为例如电容器、电阻性存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。
图14说明图13的存储器阵列14的区域，且展示个别晶体管78。晶体管作为存取晶体管并入到存储器单元84中。存储器单元84具有经配置为电容器的存储元件82。电容器82具有与互连件76电耦合的电极83，且具有与参考电压87电耦合的另一电极85。参考电压87可为任何合适的电压，包含例如接地、VCC/2等。
电容器82还包含电极83与85之间的绝缘材料89。绝缘材料89可为铁电材料(例如，可包括上文经描述为适合在材料58中使用的铁电组合物)，且可用于铁电电容器中。替代地，绝缘材料89可仅由一或多个非铁电组合物(例如，二氧化硅)组成。
图14的视图展示位于数字线16正上方的互连件76。在所说明实施例中，互连件76经配置为板，且具体地经配置为矩形板。矩形板的部分86位于半导体立柱20的突出部50与52之间，而另一部分88位于半导体材料立柱20的突出部50与52上面。
图14A展示类似于图14的晶体管的晶体管78，但其中上文参考图8D所描述的绝缘材料60设置在字线18下方。
就上文所描述晶体管78被用作存储器阵列的存取晶体管而言，此类存储器阵列可具有任何合适的配置。图15展示实例存储器阵列14的区域，所述存储器阵列经配置为利用单晶体管单电容器(1T-1C)存储器单元84的DRAM阵列。存储器阵列14包含沿着存储器阵列的第一方向(行方向)延伸的字线(WL1-WL4)，且包含沿着存储器阵列的第二方向(列方向)延伸的数字线(DL1-DL4)。存储器单元84中的每一个通过字线中的一个与数字线中的一个的组合来唯一地寻址。
在一些实施例中，存储器阵列(例如，14)可位于存储器层(即，存储器层叠)内，所述存储器层位于层(或层叠)的垂直堆叠布置内。垂直堆叠布置可被称为多层组合件。图16展示实例多层组合件200的部分，其包括层202、204及206的垂直堆叠布置。垂直堆叠布置可向上延伸以包含额外层。层202、204及206可被认为是一个堆叠在另一个的顶部上的层级的实例。层级可位于不同的半导体裸片内，或层级中的至少两个可位于同一半导体裸片内。
底层202可包含控制电路系统及/或感测电路系统208(例如，可包含驱动器、感测放大器等)；且在一些应用中可包括CMOS电路系统。上层204及206可包含存储器阵列，例如上文所描述存储器阵列14；其中实例存储器阵列被展示为层204内的“存储器”210。
来自上层的电路系统可通过电互连件电连接到下层的电路系统。实例电互连件212被展示为将来自层204的存储器电路系统210与层202的电路系统208电耦合。在一些实施例中，互连件212可将来自存储器电路系统210的数字线与电路系统208的感测放大器连接；可将存储器电路系统210的字线、复用线及/或板线与电路系统208的驱动器连接；等。
上文所论述的组合件及结构可用在集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可被并入到电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一个，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有所规定，否则本文中所描述的各种材料、物质、组合物等可借助现在已知或尚有待于开发的任何适合方法(包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被认为是同义词。在一些情况下利用术语“介电”及在其它情况下利用术语“绝缘”(或“电绝缘”)可将在本公开内的提供语言变化以在所附权利要求书内简化前提基础，且并非用于指示任何显著的化学或电气差异。
术语“电连接”及“电耦合”均可在本公开中使用。所述术语被视为同义词。在一些情况下利用一个术语而在其它情况下利用另一术语可在本公开内容中提供语言变化，以简化所附权利要求书中的前提基础。
图式中的各种实施例的特定定向仅用于说明目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中提供的描述及所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图式的特定定向上，还是相对于此定向旋转。
为了简化图式，除非另有指示，否则所附说明的横截面视图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。
当结构在上文被称作为“位于”另一结构“上”、“邻近”或“抵靠”时，其可直接位于另一结构上，或也可存在中间结构。相比之下，当结构被称为“直接位于另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“位于...正下方”、“位于...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上部表面大体上正交延伸，或不延伸。
一些实施例包含集成组合件，所述集成组合件具有半导体材料立柱。所述立柱具有基座区域，且分叉成两个区段，所述两个区段从所述基座区域向上延伸。所述两个区段是第一区段及第二区段，且通过中间区域彼此水平间隔开。导电栅极位于所述中间区域内。第一源极/漏极区域位于基座区域内，第二源极/漏极区域位于第一区段及第二区段内，且沟道区域位于第一区段及第二区段内。所述沟道区域邻近于所述导电栅极且垂直安置在所述第一源极/漏极区域与所述第二源极/漏极区域之间。
一些实施例包含存储器阵列，所述存储器阵列具有数字线，所述数字线沿着第一方向水平延伸。半导体材料立柱从数字线向上延伸。字线穿过立柱的中心区域。字线沿着与第一方向相交的第二方向水平延伸。字线中的每一个具有在顶部表面与底部表面之间延伸的一对相对的侧壁表面。立柱的半导体材料沿着所述对相对的侧壁表面中的两个相对的侧壁表面。第一源极/漏极区域位于立柱内且与数字线电耦合。第二源极/漏极区域位于立柱内且从第一源极/漏极区域垂直地偏移。沟道区域位于立柱内，邻近字线，且垂直安置在第一源极/漏极区域与第二源极/漏极区域之间。存储元件与第二源极/漏极区域电耦合。
一些实施例包含形成集成组合件的方法。形成布置以包括从数字线向上延伸的半导体立柱。数字线沿着第一方向延伸。图案化狭缝以部分地延伸到立柱中。立柱中的每一个其中图案化有狭缝中的相关联者，且经配置以具有基座区域，且具有从基座区域向上延伸的一对区段。所述对的区段通过对应于狭缝中的所述相关联者的中间间隙彼此间隔开。沿着狭缝的侧壁形成第一绝缘材料。在狭缝内且邻近第一绝缘材料形成导电字线。导电字线沿着与第一方向交叉的第二方向。在立柱的基座区域内形成第一源极/漏极区域。在立柱的区段内形成第二源极/漏极区域，且将所述第二源极/漏极区域通过沟道区域与第一源极/漏极区域垂直间隔开。在狭缝内且在字线上方形成第二绝缘材料。在狭缝内且在第二绝缘材料上方形成导电互连件。
按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所公开的方法包括实例实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (44)

1.一种集成组合件，其包括：
半导体材料立柱；所述立柱具有基座区域，且分叉成两个区段，所述两个区段从所述基座区域向上延伸；所述两个区段是第一区段及第二区段，且通过中间区域彼此水平间隔开；
导电栅极，其位于所述中间区域内；及
第一源极/漏极区域，其位于所述基座区域内；第二源极/漏极区域，其位于所述第一区段及所述第二区段内；及沟道区域，其位于所述第一区段及所述第二区段内；所述沟道区域邻近所述导电栅极且垂直安置在所述第一源极/漏极区域与所述第二源极/漏极区域之间。
2.根据权利要求1所述的集成组合件，其中所述半导体材料包括硅。
3.根据权利要求1所述的集成组合件，所述集成组合件包括数字线，所述数字线位于所述基座下方且与所述第一源极/漏极区域电耦合，且所述集成组合件包括存储元件，所述存储元件与所述第二源极/漏极区域电耦合。
4.根据权利要求1所述的集成组合件，其中所述导电栅极包括顶部表面、底部表面及在所述顶部表面与所述底部表面之间延伸的侧壁表面；且所述集成组合件包括沿着所述导电栅极的所述侧壁表面的绝缘材料。
5.根据权利要求4所述的集成组合件，其中所述绝缘材料包括铁电材料。
6.根据权利要求4所述的集成组合件，其中所述绝缘材料不包括铁电材料。
7.根据权利要求4所述的集成组合件，其中所述绝缘材料还沿着所述导电栅极的所述顶部表面。
8.根据权利要求4所述的集成组合件，其中所述绝缘材料是第一绝缘材料，且其中具有与所述第一绝缘材料不同的组合物的第二绝缘材料沿着所述导电栅极的所述顶部表面。
9.根据权利要求4所述的集成组合件，其中所述绝缘材料还沿着所述导电栅极的所述底部表面。
10.根据权利要求4所述的集成组合件，其中所述绝缘材料是第一绝缘材料，且其中具有与所述第一绝缘材料不同的组合物的第二绝缘材料沿着所述导电栅极的所述底部表面。
11.根据权利要求1所述的集成组合件，其中所述导电栅极包括顶部表面；且其中导电互连件位于所述顶部表面上方且通过中间介电材料与所述顶部表面间隔开；且其中所述导电互连件的至少一部分位于所述第一区段与所述第二区段之间。
12.根据权利要求11所述的集成组合件，其包括存储元件，所述存储元件通过所述导电互连件与所述第二源极/漏极区域电耦合。
13.根据权利要求12所述的集成组合件，其中所述存储元件是电容器。
14.根据权利要求13所述的集成组合件，其中所述电容器包括铁电绝缘材料。
15.根据权利要求13所述的集成组合件，其中所述电容器不包括铁电绝缘材料。
16.一种存储器阵列，其包括：
数字线，其沿着第一方向水平延伸；
半导体材料立柱，其从所述数字线向上延伸；
字线，其穿过所述立柱的中心区域；所述字线沿着与所述第一方向相交的第二方向水平延伸；所述字线中的每一个具有在顶部表面与底部表面之间延伸的一对相对的侧壁表面；所述立柱的所述半导体材料沿着所述对相对的侧壁表面中的两个所述相对的侧壁表面；
第一源极/漏极区域，其位于所述立柱内且与所述数字线电耦合；
第二源极/漏极区域，其位于所述立柱内且与所述第一源极/漏极区域垂直地偏移；沟道区域，其位于所述立柱内，邻近所述字线，且垂直安置在所述第一源极/漏极区域与所述第二源极/漏极区域之间；及
存储元件，其与所述第二源极/漏极区域电耦合。
17.根据权利要求16所述的存储器阵列，其中所述存储元件是电容器。
18.根据权利要求16所述的存储器阵列，其位于多层组合件的层内。
19.根据权利要求16所述的存储器阵列，其中所述立柱中的每一个包括基座区域及从所述基座区域向上延伸的一对突出部；所述字线在所述突出部之间通过。
20.根据权利要求19所述的存储器阵列，其中所述第二源极/漏极区域及所述沟道区域位于所述突出部内。
21.根据权利要求19所述的存储器阵列，其中导电互连件位于所述字线上方且位于所述突出部之间；且其中所述存储元件通过所述导电互连件与所述第二源极/漏极区域电耦合。
22.根据权利要求21所述的存储器阵列，其中所述导电互连件包括金属。
23.根据权利要求21所述的存储器阵列，其中所述导电互连件位于所述数字线正上方。
24.根据权利要求21所述的存储器阵列，其中所述导电互连件通过一或多个绝缘材料与所述字线间隔开。
25.根据权利要求16所述的存储器阵列，其包括栅极介电材料，所述栅极介电材料位于所述字线与所述沟道区域之间。
26.根据权利要求25所述的存储器阵列，其中所述栅极介电材料位于所述字线下方。
27.根据权利要求25所述的存储器阵列，其中所述栅极介电材料并非位于所述字线下方。
28.根据权利要求25所述的存储器阵列，其中所述栅极介电材料位于所述字线上方。
29.根据权利要求25所述的存储器阵列，其中所述栅极介电材料并非位于所述字线上方。
30.根据权利要求16所述的存储器阵列，其中所述字线的端部通过所述字线的所述端部处的连接而与驱动器电路系统耦合；且其中相邻字线使所述连接仅沿着列轴方向间隔开。
31.根据权利要求16所述的存储器阵列，其中所述字线的端部通过所述字线的所述端部处的连接而与驱动器电路系统耦合；且其中相邻字线使所述连接沿着行轴方向相对于彼此偏移。
32.根据权利要求16所述的存储器阵列，其中所述字线的端部通过所述字线的所述端部处的连接而与驱动器电路系统耦合；且其中相邻字线使所述连接相对于彼此位于相对端部上。
33.一种形成集成组合件的方法，其包括：
形成布置以包括从数字线向上延伸的半导体立柱；所述数字线沿着第一方向延伸；
图案化狭缝以部分地延伸到所述立柱中；所述立柱中的每一个其中图案化有所述狭缝中的相关联者，且经配置以具有基座区域，且具有从所述基座区域向上延伸的一对区段，其中所述对中的所述区段通过对应于所述狭缝中的所述相关联者的中间间隙彼此间隔开；
沿着所述狭缝的侧壁形成第一绝缘材料；
在所述狭缝内邻近所述第一绝缘材料形成导电字线，且所述导电字线沿着与所述第一方向交叉的第二方向延伸；
在所述立柱的所述基座区域内形成第一源极/漏极区域；
在所述立柱的所述区段内形成第二源极/漏极区域，且将所述第二源极/漏极区域通过沟道区域与所述第一源极/漏极区域垂直间隔开；
在所述狭缝内且在所述字线上方形成第二绝缘材料；及
在所述狭缝内且在所述第二绝缘材料上方形成导电互连件。
34.根据权利要求33所述的方法，其中所述第一绝缘材料及所述第二绝缘材料为彼此相同的组合物。
35.根据权利要求33所述的方法，其中所述第一绝缘材料及所述第二绝缘材料为彼此不相同的组合物。
36.根据权利要求33所述的方法，其中沿着所述狭缝的底部形成所述第一绝缘材料。
37.根据权利要求33所述的方法，其中沉积所述第一绝缘材料。
38.根据权利要求33所述的方法，其中从所述半导体立柱的半导体材料氧化生长所述第一绝缘材料。
39.根据权利要求33所述的方法，其进一步包括在形成所述导电字线之前沿着所述狭缝的底部形成第三绝缘材料的间隔物。
40.根据权利要求39所述的方法，其中所述第三绝缘材料是与所述第一绝缘材料不同的组合物。
41.根据权利要求39所述的方法，其中所述第三绝缘材料是与所述第一绝缘材料相同的组合物。
42.根据权利要求33所述的方法，其进一步包括形成与所述导电互连件电耦合的存储元件。
43.根据权利要求33所述的方法，其中所述形成所述狭缝包括：
形成块体以包含所述半导体立柱且包含环绕所述半导体立柱的一或多个材料；
形成开口以延伸到所述块体中，其中所述开口位于所述半导体立柱上方且暴露所述半导体立柱的顶部表面；
形成图案化材料以在所述块体上方共形地延伸并延伸到所述开口中，所述图案化材料的上部形貌在所述半导体立柱上方具有谷部；
将所述谷部延伸到所述半导体立柱中以在所述半导体立柱中形成开口；及
形成所述狭缝以包含所述开口。
44.根据权利要求33所述的方法，其中所述狭缝中的每一个沿着横截面具有第一尺寸；且其中所述导电互连件中的每一个沿着所述横截面具有第二尺寸，其中所述第二尺寸与所述第一尺寸相同。
CN202080058087.1A 2019-07-30 2020-07-16 具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成集成晶体管的方法 Pending CN114245938A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/526,074 US11177389B2 (en) 2019-07-30 2019-07-30 Integrated transistors having gate material passing through a pillar of semiconductor material, and methods of forming integrated transistors
US16/526,074 2019-07-30
PCT/US2020/042412 WO2021021462A1 (en) 2019-07-30 2020-07-16 Integrated transistors having gate material passing through a pillar of semiconductor material, and methods of forming integrated transistors

Publications (1)

Publication Number Publication Date
CN114245938A true CN114245938A (zh) 2022-03-25

Family

ID=74228768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080058087.1A Pending CN114245938A (zh) 2019-07-30 2020-07-16 具有穿过半导体材料立柱的栅极材料的集成晶体管，及形成集成晶体管的方法

Country Status (3)

Country Link
US (3) US11177389B2 (zh)
CN (1) CN114245938A (zh)
WO (1) WO2021021462A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230328998A1 (en) * 2022-04-11 2023-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and forming method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071247A (ja) 2007-09-18 2009-04-02 Elpida Memory Inc 半導体記憶装置
TWI368315B (en) 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
US8518812B2 (en) * 2011-05-23 2013-08-27 Micron Technology, Inc. Methods of forming electrical contacts
US9263134B2 (en) 2014-03-17 2016-02-16 United Microelectronics Corp. Non-volatile memory which can increase the operation window
KR102336033B1 (ko) 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102332436B1 (ko) 2017-01-30 2021-12-01 마이크론 테크놀로지, 인크 다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체
WO2019005218A1 (en) * 2017-06-26 2019-01-03 Micron Technology, Inc. APPARATUS HAVING CONNECTED CONNECTION LINES TO ACCESS DEVICES
US10490631B2 (en) * 2017-11-24 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US10332983B1 (en) * 2018-03-26 2019-06-25 International Business Machines Corporation Vertical field-effect transistors including uniform gate lengths
CN110511945B (zh) 2018-08-30 2021-07-27 海南波莲水稻基因科技有限公司 一种水稻育性调控基因及其突变体与应用

Also Published As

Publication number Publication date
WO2021021462A1 (en) 2021-02-04
US20240113224A1 (en) 2024-04-04
US20210036162A1 (en) 2021-02-04
US20220037533A1 (en) 2022-02-03
US11888068B2 (en) 2024-01-30
US11177389B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
US11127744B2 (en) Memory devices and methods of forming memory devices
US11581317B2 (en) Integrated assemblies having shield lines between digit lines, and methods of forming integrated assemblies
US11925031B2 (en) Arrays of capacitors and arrays of memory cells
US20240113224A1 (en) Integrated Transistors Having Gate Material Passing Through a Pillar of Semiconductor Material, and Methods of Forming Integrated Transistors
US11659716B2 (en) Memory circuitry and methods of forming memory circuitry
US20230301112A1 (en) Memory Devices and Methods of Forming Memory Devices
US20220406785A1 (en) Integrated Assemblies Having Voids Along Regions of Gates, and Methods of Forming Conductive Structures
CN110993604A (zh) 形成集成式组合件的方法
US20220068934A1 (en) Method Used In Forming An Array Of Vertical Transistors And Method Used In Forming An Array Of Memory Cells Individually Comprising A Vertical Transistor And A Storage Device Above The Vertical Transistor
CN114975447A (zh) 半导体器件及其制造方法
CN114863966A (zh) 集成电路、存储器电路、用于形成集成电路及形成存储器电路的方法
WO2021086647A1 (en) Integrated assemblies, and methods of forming integrated assemblies
US11917834B2 (en) Integrated assemblies and methods of forming integrated assemblies
US11695072B2 (en) Integrated assemblies and methods of forming integrated assemblies
US20240215258A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US20230014289A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US11889680B2 (en) Integrated assemblies and methods of forming integrated assemblies
CN115700034A (zh) 将漏电器装置并入到电容器配置中以减少单元干扰的方法及并入漏电器装置的电容器配置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination