KR20100081983A - 단면 가공된 박막 디바이스 및 구조 - Google Patents

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Abstract

본 발명은 매끄러운 및/또는 돔-모양 단면을 가진 유전체, 도체 및/또는 반도체 층들을 구비한 전기적으로 활성인 디바이스들(예를 들어, 커패시터, 트랜지스터, 다이오드, 플로팅 게이트 메모리 셀 등) 및 반도체, 금속 또는 유전체 전구체를 포함하는 잉크 조성물을 증착 또는 인쇄(예를 들어, 잉크젯 인쇄)함으로써 이런 디바이스들을 형성하는 방법에 관한 것이다. 매끄러운 및/또는 돔-모양 종단면은 날카로운 단차 없이 매끄러운 지형 변화를 허용하여, 증착하는 동안 피처 균열을 방지하고 뒤이어 증착된 구조들의 더욱 완벽한 단차 피복성을 허용한다. 본 발명의 단면은 열 산화에 의한 산화물 층들의 균일한 성장 및 구조들의 실질적으로 균일한 식각 속도를 허용한다. 이런 산화물 층들은 균일한 두께를 가질 수 있고 하부의 전기적으로 활성인 피처의 실질적으로 완벽한 피복성을 제공할 수 있다. 균일한 식각은 단순한 등방성 식각에 의해 전기적으로 활성인 구조의 임계 치수를 줄이는 효과적인 방법을 허용한다.

Description

단면 가공된 박막 디바이스 및 구조{Profile engineered thin film devices and structures}
본 출원은 2007년 10월 1일자, (Attorney Docket 제 IDR 1573호) 미국 가특허출원 제 60/997,335호 및 2008년 10월 1일자, (Attorney Docket 제 IDR 1574호) 미국 특허 출원 제 12/243,880호의 우선권을 주장한다.
본 발명은 박막 커패시터, 다이오드(예를 들어, 쇼트키 다이오드), 박막 트랜지스터 및 인쇄된, 매끄러운 및/또는 돔-모양 반도체 박막 피처를 포함하는 플로팅 게이트 메모리 셀과 같은 디바이스에 관한 것이다. 본 출원은 신규한 잉크 조성물을 사용하여 제조될 수 있는 구조들 및 비용이 저렴한 인쇄 기술의 신규한 사용을 개시한다. 본 발명의 실시예들은 인쇄(예를 들어, 잉크젯 인쇄, 그라비 인쇄, 오프셋 리소그래피, 스크린 인쇄, 플렉소그래피 또는 플렉소그래피 인쇄, 마이크로스포팅, 펜-코팅, 스텐실링, 스탬핑, 주사기 분배, 펌프 분배, 스프레이-코팅, 슬릿 코팅, 추출 코팅, 매니스커스 코팅 등)를 위한 잉크 조성물을 사용하여 형성된 트랜지스터, 다이오드, 커패시터 및 다른 구조들에 관한 것이다.
통상적인, 리소그래피적으로 패턴화된 디바이스에서, 누설 전류에 의한 전하의 손실은 게이트 전극이 액티브 피처(예를 들어, 트랜지스터 채널) 또는 다른 구조의 날카로운/가파른 가장자리 위에서 교차되는 교차 위치에서 일어날 수 있다. 도 1은 기판(101) 및 그 위에 형성된 유전체 층(103) 위에 형성된 종래의 리소그래피적으로 형성된 트랜지스터 채널 층(102)을 도시한다. 산화 또는 증착에 의해 형성된 유전체 층(103)은 채널 층(102)의 가장자리(즉, 채널 층(102)의 상부 가장자리 및 채널 층(102)이 기판(101)과 만나는 곳)에서 리소그래피적으로 형성된 채널 층(102)의 균일하지 않은 피복성(coverage)을 가질 수 있다. 게이트 층(104)은 유전체(103) 위에 놓인다. 유전체 층은 채널 층(102)의 가장자리에서 상당히 얇을 수 있어서, 유전체 층(103)의 얇은 부분에서 채널 층(102)과 게이트 층(104) 사이에 누설 전류를 일으킬 수 있다.
또한, 게이트 층(104)은 균일하지 않은 방식으로 유전체 층(103) 및 채널(102)을 덮을 수 있다. 날카로운 가장자리 및 실질적으로 수직인 면을 구비한 리소그래피적으로 형성된 채널 층 위에 게이트 층(104)의 블랭킷 증착은 게이트 층의 불균일성을 일으키고 게이트 층에 균열 또는 갭을 형성할 수 있다.
누설 전류 및 불연속 게이트 층 증착은 매끄러운 및/또는 돔-모양 기하학적 배열을 가진 반도체 피처들을 형성함으로써 피할 수 있다. 매끄러운 및/또는 돔-모양 종단면 및/또는 세로 단면을 구비한 전기 활성 피처들은 날카로운 단차들을 만나지 않고 매끄러운 변화를 허용하여, 후속 및/또는 상부 층들의 증착 동안 구조적 균열을 예방하고 뒤이어 증착된 구조들의 더욱 완벽한 단차 피복성(step coverage)을 허용한다. 그러나, 통상적으로 증착되거나 인쇄된 전기적으로 작동하는 피처, 특히 고해상도 유전체, 도체 및 반도체 피처에서 특정 임계적 치수들을 정확하게 제어하는데 어려움이 있다.
종래의 인쇄 공정들은 증착된 재료(예를 들어, 잉크)의 위치 및 크기를 고정하기 위해 흡수성 기판(예를 들어, 종이 또는 천)에 의존할 수 있다. 그러나, 전자 디바이스들을 제조하는데 통상적으로 사용된 기판들은 일반적으로 비 흡수성이다. 비 흡수성 기판상에 인쇄된 잉크는 액체로 행동할 것이고 용매가 증발할 때까지(또는 용매가 증발하지 않는 한) 이동 및/또는 퍼질 것이다. 통상적으로, 증착된 잉크의 증발 속도는 가장자리 근처에서 최대이고 증착된 잉크의 덩어리로부터의 액체는 증발이 일어남에 따라 가장자리로 흘러가는 경향이 있어, 가장자리 근처에서 용매 입자들이 쌓인다. 이런 현상은 때때로 "커피 고리(coffee ring)" 형성으로 불린다. 커피 고리 단면은 마이크로전자 어플리케이션에서 반도체, 도체 및/또는 유전체 구조에 바람직하지 않으며 더욱 균일하게 분포된 모양(예를 들어, 매끄러운, 돔-모양 단면)을 가진 반도체, 도체 및 유전체 피처를 형성하는 인쇄 공정에 대한 요구가 있다.
본 발명은 하나 이상의 인쇄 반도체(예를 들어, 실리콘), 절연체(예를 들어, 실리콘 이산화물) 및 도체(예를 들어, 금속) 피처를 포함하는 비교적 고성능 디바이스를 포함하는 디바이스 및 이런 피처들을 제조하는 방법에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예들은 인쇄(예를 들어, 잉크젯 인쇄) 실리콘, 절연체 및/또는 금속 피처 및 구조를 사용하여 이런 디바이스들을 제조하는 개선된 방법에 관한 것이다. 본 발명에 개시된 공정들은 인쇄전자회로 및 디바이스에서 반도체, 절연체 및 도체 피처(예를 들어, 라인, 직사각형, T 모양, L 모양, H 모양, 덤벨 모양, 띠, 원, 정사각형, 이의 조합 등)의 임계 치수 및 비-임계 치수의 더욱 정밀한 제어를 가능하게 한다.
액체 잉크를 인쇄함으로써 형성된 피처 또는 패턴의 모양 및 단면은 인쇄 공정 조건들의 조합에 의해 제어될 수 있다. 임의의 모양(통상적으로, 선)의 전기적으로 활성인 구조(예를 들어, 반도체 또는 도체 구조)를 위한 전구체들을 포함하는 잉크 조성물을 인쇄 및 정착하기 위해서, 피처는 정착되거나 "고정"돼야 한다. 용매가 증발함에 따라 액체를 피닝하기 위한 매커니즘 없이, 액체는 선 또는 다른 패턴보다 표면상에 하나 이상의 구형 방울을 형성할 때까지 일반적으로 뒤로 기울어질 것이다. 잉크 점도, 잉크 접촉각, 용매 증발 속도 및 기판 표면 에너지와 같은 변수들은 피처 또는 패턴이 인쇄된 모양을 유지하고 인쇄, 건조 및/또는 경화 후 돔-모양 및/또는 매끄럽고, 둥근 종단면을 가진 인쇄된 피처 또는 패턴을 얻도록 조절될 수 있다. 많은 경우, 단면은 x 및 y (수평 및 수직) 차원에서 부드럽게 변하여, 기하학적 형태의 급격한 변화는 피할 수 있다. 정면도로부터 둥근 모양을 갖는 피처(예를 들어, 아일랜드 또는 선)의 경우, 피처의 임의의 단면은 매끄러운 및/또는 돔-모양 종단면을 가질 수 있다. 도 2a의 정면도에 도시된 대로 다른 길이와 폭 치수를 가진 피처의 경우에, 폭(W)을 가로지른 종단면은 도 2b에 도시된 대로 매끄러운 및/또는 돔-모양 종단면을 가질 수 있다. 피처의 길이의 종단면은 일반적으로 매끄러운 단면을 가질 것이고 적어도 피처의 적어도 근처에서 돔-모양 단면을 가질 수 있다. 이것이 종래의 리소그래피적으로 형성된 공정에서 쉽게 얻을 수 없는 중요한 디바이스 및 신뢰성 장점을 허용한다.
예를 들어, 인쇄된, 활성 실리콘 또는 금속의 매끄러운 및/또는 돔-모양 피처들은 인쇄된 피처들 위에 열 실리콘 산화물의 균일한 성장을 허용한다. 통상적으로, 날카로운 가장자리(예를 들어, 리소그래피적으로 형성된 반도체 피처는 기판 또는 하부 피처와 일치하는 곳)에서 스트레스 작용들 때문에, 산화물 성장은 이런 위치(예를 들어, 코너 또는 가장자리)에서 저지될 수 있어서, 특정 위치에서 상당히 얇은 유전체를 형성한다. 이것이 이런 위치들에서 소정의 작동 전압에서 향상된 전기장 효과 및/또는 누설 전류를 유도할 수 있다. 구체적으로, 게이트 전극이 채널 위로 가로지르는 가장자리 또는 모서리를 덮는 열 산화물층의 얇은 부분이 조기 절연 파괴와 누설 전류를 일으킬 수 있다.
본 발명은 트랜지스터, 다이오드, 커패시터 및 플로팅 게이트 메모리 셀을 포함하나 이에 제한되지 않는 전자 및 반도체 디바이스의 기억력, 수명 및 수율에 상당한 장점들을 제공한다. 종래의, 리소그래피적으로 패턴화된 디바이스에서, 누설 전류에 의한 전하의 손실은 교차 위치(예를 들어, 한 피처 또는 구조가 서로 교차하는 곳)에서 일어날 수 있다. 누설 전류는 본 출원에서 개시된 대로, 매끄러운 및/또는 돔-모양 기하학적 배열을 가진 반도체 피처들을 형성함으로써 피할 수 있을 것이다. 본 발명의 실시예들은, 날카로운 변화 영역 또는 단차 위에서, 채널(예를 들어, 트랜지스터의 경우) 또는 다른 구조들 상에서(on or over) 교차하지 않는 게이트 전극들 및 다른 패턴화된 피처들을 포함한다.
본 발명에 개시된 반도체, 절연체 및/또는 도체 피처들의 매끄러운 및/또는 돔-모양 단면은 이런 피처들의 실질적으로 균일한 열 산화 및/또는 피처들의 제어되고 실질적으로 균일한 등방성 식각(예를 들어, 습식 식각 또는 플라즈마 식각)을 허용한다. 이것은 산화물 형성 및 본 발명에 개시된 피처들의 치수 감소(예를 들어, 임계 치수)의 간단하고 효과적인 방법을 제공한다. 본 발명에 개시된 매끄러운 및/또는 돔-모양 반도체 및 도체 피처들의 임계 및 비-임계 치수들은 피처들의 열 또는 화학적 산화 및 뒤이은 산화물의 제거(예를 들어, 식각)에 의해 감소할 수 있다. 바람직한 임계 및 비-임계 치수(들)는 반도체 피처(들)의 노출 시간을 산화 및/또는 식각 조건에 맞춤으로써 이루어질 수 있다.
일반적으로, 본 발명에 개시된 반도체, 유전체 및 도체 구조들의 단면은 날카로운 단차를 만나지 않고 매끄러운 변화를 허용하여 (예를 들어, 잉크젯 인쇄, 그라비 인쇄, 스크린 인쇄 등에 의한 인쇄에 의한) 증착 동안 인쇄 잉크의 균열을 방지하고 뒤이어 증착된 구조들의 더욱 완벽한 단차 피복성을 허용한다. 매끄러운 및/또는 돔-모양 반도체, 유전체 및 도체 구조들 위에 코팅 또는 인쇄함으로써 뒤이어 형성된 재료들은 구조들을 등각적으로 덮을 것이다. 예를 들어, 매끄러운 및/또는 돔-모양 반도체 구조는 균일한 규화 또는 컨택 형성을 허용한다. 금속 규화물 층은 매끄러운 또는 돔-모양 단면을 가진 전체 게이트 구조 위에 등각적으로 형성되거나 증착될 수 있다. 또한, 매끄러운 가장자리 및 돔-모양 단면을 가진 인쇄된 피처는 돔의 전체 표면에 걸쳐 균일한 규화(또는 컨택 형성)를 허용할 수 있다. 소정의 돔 면적(예를 들어, 디바이스 상의 피처의 풋프린트 또는 아웃라인)의 경우, 컨택 영역은 동일한 풋프린트 또는 아웃라인의 리소그래피적으로 형성된 피처보다 더 클 수 있어서, 다른 필적할만한 리소그래피적으로 형성된 피처에 비해 이의 표면상에서 금속 규화물을 함유하는 돔-모양 구조의 옴 저항을 가능한 한 감소시킬 수 있다.
또한, 매끄러운 또는 돔-모양 반도체 피처 상의 컨택 영역은 유사한 크기의 통상적으로(예를 들어, 리소그래피적으로) 형성된 반도체 또는 도체 구조의 컨택 영역보다 클 수 있는데 이는 컨택 금속은 상부와 측면 표면들 사이에 날카로운 가장자리를 갖는 통상적인 반도체 또는 도체 피처의 상부 표면보다는, 컨택 영역에서 매끄러운 및/또는 돔-모양 피처를 등각적으로 덮을 수 있기 때문이다. 매끄러운 및/또는 돔-모양 피처 상에 형성된 컨택의 컨택 저항은 유사한 크기의 통상적으로 형성된 반도체 구조의 컨택 저항과 비교해서 감소할 것이다.
반도체 피처들(예를 들어, 게이트 및 채널) 사이의 날카로운 변화들의 부존재는 날카로운 단차 또는 변화 위에 증착(및 어닐링)될 때 불연속 층들을 형성하는 (몰리부덴과 같은) 전극 재료들의 사용을 가능하게 하는 장점을 가진다. 종래 공정에서 몰리부덴으로 전극을 형성하기 위해서, 고온 레지스트 리플로우(임계 치수를 증가시킴) 및 슬로프드 식각(sloped etch) 및/또는 게이트 전극에서 또는 게이트 전극을 위한 원소들의 합금화가 일반적으로 필요하다.
본 발명에 개시된 방법들에 따라 형성된 피처(예를 들어, 아일랜드)는 도 2a-2b에 도시된 대로, 실질적으로 매끄러운 및/또는 돔-모양 단면을 형성할 수 있다. 잉크 조성물은 (예를 들어, 잉크젯 인쇄, 그라비 인쇄, 오프셋 리소그래피, 스크린 인쇄, 플렉소그래피 또는 플렉소그래피 인쇄, 마이크로스포팅, 펜-코팅, 스텐실링, 스탬핑, 주사기 분배, 펌프 분배, 스프레이-코팅, 슬릿 코팅, 추출 코팅, 또는 매니스커스 코팅에 의해) 인쇄될 수 있고 반도체, 도체 또는 유전체 전구체 용질은 인쇄된 패턴의 가장자리에 피닝 라인(202)을 형성하기 위해 (예를 들어, 기판 및 잉크를 가열함으로써) 침전될 수 있다(침전은 잉크의 층이 가장 얇은 곳인 인쇄된 잉크 패턴의 가장자리에서 가장 빠르게 일어난다). "고정된" 잉크에서 남아있는 용질은 침전될 수 있고, 침전된 잉크는 매끄러운 및/또는 돔-모양 단면을 가진 피처(예를 들어, 아일랜드)(200)를 형성하기 위해 경화 및/또는 어닐링될 수 있다.
도 2a는 폭(W) 및 원형 가장자리 또는 말단(203)을 가진 인쇄된 피처(예를 들어, 아일랜드)의 정면도를 도시한다. 도 2b는 인쇄된 피처(200)의 폭을 따라 돔-모양 단면(204)을 가진 인쇄된 라인 또는 아일랜드(200)의 단면도를 도시한다. 도 2a를 참조하면, 인쇄된 피처(200)의 길이를 따라 종단면은 이의 길이의 적어도 일부를 따라 실질적으로 돔-모양일 수 있다(예를 들어, 중간점에서 또는 그 주위에서 세로 축(L)에 수직인 평면에 의해 형성된 인쇄된 피처(200)의 각 절반에서, 인쇄된 피처(200)의 말단(203)으로부터 세로 축(L)을 따라 말단(203)으로부터 세로 축(L)을 따라 한 점까지). 한 실시예에서, 인쇄된 피처(200)의 최대 높이(H)는 인쇄된 피처(200)의 폭(W) 미만이다. 통상적으로, 피처(200의 최대 높이는 이의 폭 미만 적어도 1 또는 2 차수 크기이다. 인쇄된 피처(200)의 적어도 한 축을 따라 또는 가로질러 둥근 가장자리(203) 및 매끄러운 돔-모양 단면(204)은 종래의 리소그래피로 형성된 디바이스 피처에서 쉽게 얻을 수 없는 중요한 디바이스 및 신뢰성 장점을 갖게 할 수 있다.
(예를 들어, 도 3에 도시된 대로) 인쇄에 의해 얻은 이상적인 구조의 종단면은 수평(X) 차원의 함수로서 단면의 상부 표면을 따라 여러 지점들에서 탄젠트의 값에 의해 수학적으로 정해질 수 있다. 돔-모양 단면을 나타내는 함수는 연속적이어야 하고 연속 함수인 1차 도함수(예를 들어, dy/dx) 및 2차 도함수(예를 들어, d2y/dx2)를 가진다. 이런 표면은 본 발명의 실시예들의 이상적인 단면을 따라 "매끄러운" 및/또는 "곡선인" 것으로 생각될 수 있다. 도 3은 W의 단면 폭을 가진 인쇄된 피처의 의도된 종단면을 보여준다. X0는 피처의 최대 높이에서 수평점을 나타낸다. X0는 선택적으로 돔-모양 단면의 수평 중간점일 수 있다. 변수 xi는 X0 미만(즉, 0≤xi<X0)인 수평값을 나타낸다. 변수 xii는 X0 초과(즉, X0<xii≤W)인 수평값을 나타낸다. xi의 임의의 값에서 탄젠트는 dy/dxi로 주어지고, X0에서 탄젠트는 dy/dX0로 주어진다. 도 3의 돔-모양 단면은 xi를 dy/dxi>dy/dX0로 나눈 임의의 값에 대해 정해질 수 있고, dy/dxi는 xi의 각 연속적이고 증가하는 값에서 (연속적으로 또는 실질적으로 연속적으로) 감소한다. xii의 임의의 값에서 탄젠트는 dy/dxii로 주어진다. 도 3의 돔-모양 단면은 xii를 dy/dxii>dy/dX0로 나눈 임의의 값에 대해 정해질 수 있고, dy/dxii는 xii의 각 연속적이고 증가하는 값에서 (연속적으로 또는 실질적으로 연속적으로) 감소한다. 예를 들어, xi 및 xii의 복수의 값들(예를 들어, 적어도 5, 10, 15, 25 등, 102, 103, 104 이상까지)에서 탄젠트가 결정될 수 있고 종단면의 그래프는 탄젠트로부터 그려질 수 있다. xi 및 xii의 선택된 값들의 필수적인 임의의 수의 경우, dy/dxi 및 dy/dxii는 이 문단에서 수학적 설명을 만족시켜야 한다.
이 문단 및/또는 도 3에서 정해진 돔-모양 단면은 본 발명에서 논의한 대로 매끄러운 또는 돔-모양 종단면을 가진 인쇄된 반도체, 금속 또는 유전체 피처의 장점들을 제공한다. 그러나, 이 수학적 설명은 이성적인 단면을 제공한다는 것을 이해해야 한다. 실제로, 본 발명에 개시된 방법에 따라 인쇄된 피처의 표면 및/또는 단면에 작은 결함 또는 불규칙성이 있을 수 있다는 것을 이해해야 한다. 따라서, 단면의 모양을 결정할 때, 데이터 점들은 단면(예를 들어, 폭 또는 길이)을 따라가는 여러 점들로 생각할 수 있다. xi 및 xii의 값은 거의 임의의 입상 또는 간격을 가질 수 있다(예를 들어, 단면 치수를 따라 인쇄된 피처의 두께를 측정하는 장치[예를 들어, 외형 분석기]의 민감도에 따라 1㎛, 100nm, 10nm, 1nm, 임의의 값 ≥ 1nm 또는 가능한 < 1nm). 또한, 단면 치수가 W로 제공되면, xi 및 xii의 값은 W/n로 생각할 수 있고, n은 적어도 4(예를 들어, 적어도 5, 10, 15, 25, 102, 103, 104, 105 또는 임의의 값>4)의 정수이다.
본 발명의 실시예들은 반도체 재료(IVA 족 원소[들]) 포함) 또는 금속 재료를 가진 및 매끄러운 및/또는 돔-모양 단면을 가진 적어도 하나의 층을 포함하는 디바이스들(예를 들어, 커패시터, 다이오드, 트랜지스터 및 플로팅 게이트 셀)에 관한 것이다. 반도체 재료는 수소첨가, 탈수소 또는 비-수소첨가 비결정, 미세결정 또는 다결정 실리콘을 포함할 수 있다. 반도체 재료는 게르마늄 또는 실리콘과 게르마늄의 혼합물을 포함할 수 있다. 금속 재료는 게이트들 및/또는 컨택들에 적합한 임의의 금속을 포함할 수 있다. 이런 금속 게이트들 및/또는 컨택들은 (유기)금속 화합물, (유기)금속 착물, (유기)금속 클러스터, 금속 나노입자 및 이의 조합과 같은 하나 이상의 금속 전구체를 포함하는 잉크를 인쇄함으로써 형성될 수 있다. 디바이스는 매끄러운 및/또는 돔-모양 단면을 가진 층 위에 증착되거나 인쇄된(예를 들어, 잉크 인쇄) 층들(예를 들어, 유전체 층, 반도체 층 및 도체층)을 더 포함할 수 있다. 본 발명에서, 디바이스에서 인쇄된 층들의 전부 또는 실질적으로 전부의 치수들은 본 발명에 개시된 인쇄 공정들의 변수들 및/또는 조건들에 의해 직접 정해질 수 있다.
본 발명의 다른 실시예들은 트랜지스터, 다이오드, 커패시터 등을 포함하나 이에 제한되지 않는 전자 디바이스에서 아일랜드와 같은 반도체, 유전체 또는 도체 구조를 형성하기 위한 개선된 인쇄 공정을 제공한다. 더욱 정확하게 치수들을 제어하면서 기판상에 구조를 인쇄(예를 들어, 기능성 층들을 형성하기 위해 액체 반도체-함유 잉크를 인쇄)하는 방법은 (a) 기판상에 매끄러운 및/또는 돔-모양 종단면을 가진 적어도 하나의 반도체 또는 도체 피처를 인쇄하는 단계 및 (b) 그 위에 다른 기능성 층들을 증착하는 단계를 포함할 수 있다. 이 방법은 적어도 하나의 반도체 또는 도체 피처의 임계 치수(들)를 균일하게 줄이기 위해 적어도 하나의 반도체 또는 도체 피처를 방향이 동일하게 식각하는 단계를 더 포함할 수 있다. 또한, 이 방법은 적어도 하나의 반도체 또는 도체 피처를 덮는 거의 균일한 산화물층을 형성하기 위한 적어도 하나의 반도체 또는 도체 피처의 산화(예를 들어, 열 산화) 및 선택적으로, 적어도 하나의 반도체 또는 도체 피처의 임계 또는 비-임계 치수(들)를 줄이기 위해 산화물층의 뒤이은 제거를 포함할 수 있다. 이 방법은 또한 규화물 층 또는 컨택층을 형성하기 위해 적어도 하나의 반도체 또는 도체 피처의 전부 또는 일부 위에 컨포멀 금속 층(conformal metal layer)을 증착하는 단계를 더 포함할 수 있다.
본 발명의 실시예들은 개선된 매끄러운 및/또는 돔-모양 단면을 가진 전자 디바이스들 및 전자 디바이스들을 형성하기 위한 인쇄 공정(예를 들어, 잉크젯 인쇄)에 관한 것이다. 개시된 공정은 피처 치수들의 비교적 정확한 제어를 가능하게 하고, 바람직한 실시예에서, 적어도 한 치수를 따라 돔-모양 종단면을 가진 피처를 제공한다. 인쇄된 구조를 형성하는 이런 방법은 (i) 전구체 재료의 효과적인 사용 및 (ii) 증착과 패터닝의 한 인쇄 단계로의 조합에 의해 비용 효율적일 수 있다. 본 발명은 박막 트랜지스터, 커패시터, 다이오드, 레지스터, 플로팅 게이트 셀 및 그 위에 하나 이상의 버퍼층(폴리이미드 또는 다른 폴리머, 실리콘 및/또는 산화 알루미늄 등)을 더 포함할 수 있는 유리(예를 들어, 디스플레이-타입 유리, 석영 등) 시트 또는 슬립, 플라스틱 및/또는 금속 호일, 시트 또는 슬라브, 실리콘 웨이퍼 등을 포함하나 이에 제한되지 않는 다양한 기판상에 박막 트랜지스터, 커패시터, 다이오드, 레지스터, 플로팅 게이트 셀을 포함하는 전자 디바이스들의 제조에 적용할 수 있고, 전자 디바이스들 모두는 그 위에 하나 이상의 버퍼, 패시베이션 및/또는 절연층(폴리이미드 또는 다른 폴리머, 실리콘 산화물 및/또는 알루미늄 산화물 등)을 포함할 수 있다. 회로도의 응용분야는 디스플레이, RF 디바이스, 센서, 휘발성 및 비휘발성 메모리, 포토노볼락 전지 등을 포함하나 이에 제한되지 않는다. 본 발명의 추가 장점 및 다른 장점들은 바람직한 실시예들의 상세한 설명으로부터 쉽게 명백해질 것이다.
본 발명의 내용 중에 포함되어 있음
도 1은 리소그래피적으로 인쇄된 채널 또는 게이트 전극 및 그 위에 인쇄된 도체 또는 반도체 층의 단면도를 도시한다.
도 2a는 매끄러운 돔-모양 단면을 가진 예시적 인쇄된 피처의 정면도를 도시한다.
도 2b는 매끄러운 돔-모양 종단면을 가진 예시적 인쇄된 피처의 정면도를 도시한다.
도 3은 매끄러운 돔-모양 종단면을 가진 예시적 인쇄된 반도체 또는 금속 피처의 그래프를 도시한다.
도 4a-4d는 트랜지스터를 제조하는 예시적 방법에서, 매끄러운 및/또는 돔-모양 종단면을 가진 예시적 인쇄된 반도체, 유전체 및/또는 도체 구조 또는 층의 단면 및 레이아웃을 도시한다.
도 5a-5c는 커패시터를 제조하는 예시적 방법에서, 매끄러운 및/또는 돔-모양 종단면을 가진 예시적 인쇄된 반도체, 유전체 및/또는 도체 구조 또는 층의 단면 및 레이아웃을 도시한다.
도 6a-6c 및 6e-6f는 매끄러운 및/또는 돔-모양 종단면을 가진 예시적 인쇄된 반도체, 유전체 및/또는 도체 구조 또는 층의 단면을 도시하며 도 6d는 플로팅 게이트 메모리 셀을 제조하는 방법에서, 예시적 인쇄된 반도체 및/또는 도체 구조의 레이아웃을 도시한다.
도 7a-7c는 다이오드를 제조하는 예시적 방법에서, 매끄러운 및/또는 돔-모양 종단면을 가진 예시적 인쇄된 반도체, 유전체 및/또는 도체 구조 또는 층의 단면을 도시한다.
도 8a-8c는 매끄러운 및/또는 돔-모양 종단면을 가진 예시적 인쇄 반도체 아일랜드 또는 층의 단면 및 반도체 아일랜드 또는 층의 치수를 감소시키는 예시적 방법을 도시한다.
첨부된 도면에 설명된 본 발명의 바람직한 실시예들을 이제 참조하게 될 것이다. 본 발명은 바람직한 실시예들과 함께 개시될 것이나, 본 발명은 이런 실시예들에 제한되지 않는다. 반대로, 본 발명은 청구항에 의해 정의된 대로 본 발명의 취지와 범위 내에 포함될 수 있는 대체물, 변형물 및 균등물을 포함한다. 게다가, 다음 설명에서, 여러 명확한 상세 내용은 본 발명의 완전한 이해를 제공하기 위해 제공된다. 그러나, 본 발명은 명확한 상세 내용 없이 수행될 수 있다는 것은 당업자에게 명백할 것이다. 다른 경우에, 주지된 방법, 절차, 구성요소 및 회로는, 본 발명의 태양들을 불필요하게 불명료하게 하는 것을 피하기 위해, 상세하게 개시되지 않는다.
본 설명에서, "증착한다"(및 이의 문법적 변형)라는 용어는 블랭킷 증착(예를 들어, 화학적 기상 증착[CVD] 및 물리적 기상 증착[PVD], 원자층 증착[ALD], 슬릿 코팅, 추출 코팅, 매니스커스 코팅, 증발 등) (스핀) 코팅 및 인쇄를 포함하는 모든 형태의 증착을 포함한다. 기판상에 기능성 전자 잉크를 인쇄하는 방법의 다양한 실시예들에서, 인쇄는 기판상에 금속 제제를 잉크젯, 그라비 인쇄, 스크린 인쇄, 오프셋 인쇄, 플렉소그래피 인쇄, 스프레이-코팅, 마이크로스포팅, 증기-제팅 및/또는 팬-코팅하는 것을 포함할 수 있다. 편리함과 간편함을 위해서, "부분", "일부" 및 "영역"이란 용어는 상호교환해서 사용될 수 있으나 이런 용어들은 이들의 기술분야에서 인정된 의미를 일반적으로 가진다. 본 발명에서 이의 사용의 내용으로부터의 달리 나타내지 않는 한, "공지된", "고정된", "소정의", "특정" 및 "미리 정한"이란 용어는 이론상으로 변할 수 있으나 통상적으로 미리 정해지고 사용할 때 그 이후 변하지 않는 값, 양, 변수, 상수, 조건, 상태, 공정, 순서, 방법, 실시 또는 이의 조합을 의미한다. 또한, "도핑된"이란 용어는 임의의 도펀트(예를 들어, 약간 도핑된, 많이 도핑된 또는 그 중간 도핑 수준으로 도핑된)의 임의의 실질적으로 제어가능한 양인 재료를 의미한다. 게다가, 특정 재료들에 대해, "필수적으로 이루어진"이란 문장은 도펀트가 첨가되는 재료(또는 이런 재료로 형성된 소자 또는 구조)에 특정 바람직한(및 잠재적으로 매우 다른) 물리적 및/또는 전기적 특성을 제공할 수 있는 의도적으로 첨가된 도펀트들을 제외하지 않는다. 구조 또는 피처의 "주요 표면"은 구조 또는 피처의 최대 축에 의해 적어도 부분적으로 형성된 표면이다(예를 들어, 구조가 둥글고 두께보다 큰 반지름을 갖는 경우, 경단면[들]은 구조의 주요 표면이나; 구조가 사각형, 직사각형 또는 타원형인 경우, 구조의 주요 표면은 통상적으로 두 개의 가장 큰 축, 길이와 폭에 의해 형성된 표면이고, 이의 값은 구조를 가로질러 변할 수 있다). 편리함과 간편함을 위해서, "결합된", "연결된" 및 "연락된" (및 이의 변형)이란 용어는 내용이 명확하게 달리 나타내지 않는 한 직접 또는 간접 결합, 연결 또는 연락을 의미한다. 이런 용어들은 일반적으로 상호교환해서 사용되고 이런 용어가 사용되는 곳에서, 내용이 명확하게 달리 나타내지 않는 한 다른 용어들을 포함한다.
"실레인"이란 용어는 (1) 실리콘 및/또는 게르마늄 및 (2) 수소를 주로 포함하거나 필수적으로 이루어진 화합물들 또는 화합물들의 혼합물을 의미하고, "폴리실레인"이란 용어는 (1) 적어도 15개 실리콘 및/또는 게르마늄 원자 및 (2) 수소를 지배적으로 포함하는 화합물들 또는 화합물들의 혼합물을 의미한다. "(폴리)실레인"이란 용어는 하나 이상의 실레인 및/또는 폴리실레인을 포함하는 화합물 또는 화합물의 혼합물을 의미한다. 이런 (폴리)실레인 종들(즉, 실레인[들] 및/또는 폴리실레인[들])은 하나 이상의 고리를 포함할 수 있고 직선형, 가지형 또는 가교형일 수 있다. "(사이클로)실레인"이란 용어는 (1) 실리콘 및/또는 게르마늄 및 (2) 수소를 주로 포함하거나 필수적으로 이루어지고, 하나 이상의 고리 및 15개 미만의 실리콘 및/또는 게르마늄 원자를 포함할 수 있는 화합물들 또는 화합물들의 혼합물을 의미한다. "이형(사이클로)실레인"이란 용어는 (1) 실리콘 및/또는 게르마늄 및 (2) 수소 및 (3) 통상적인 탄화수소, 실레인 및 저메인 치환체에 의해 치환될 수 있고 하나 이상의 고리를 포함할 수 있는 B, P, As 또는 Sb와 같은 하나 이상의 도펀트 원자로 필수적으로 이루어진 화합물들 또는 화합물들의 혼합물을 의미한다. 이런 (폴리)실레인(들), (사이클로)실레인(들) 및/또는 이형(사이클로)실레인(들)은 특정 용도를 위한 소정의 조성물의 특성들에 현저한 악영향을 주지 않는 할로겐(예를 들어, Cl)의 양 또는 원소 백분율을 포함할 수 있다.
본 발명은 집적회로 디바이스들 및 패턴화된 재료(들)를 인쇄함으로써 이런 디바이스들을 형성하는 방법에 관한 것이다. 바람직하게는, 패턴화된 재료는 반도체(예를 들어, 실리콘 및/또는 게르마늄), 금속 또는 이의 조합(예를 들어, 금속 합금 또는 금속 규화물)과 같은 전기적으로 활성인 재료를 포함한다. 그러나, 본 방법들은 유전체 재료를 인쇄 및/또는 형성하는 단계를 추가로 포함할 수 있다.
전기적으로 활성인 재료를 인쇄하는 것은 전기적으로 기능성인 재료의 전구체를 포함하는 잉크 조성물을 인쇄함으로써 이루어지는 것이 바람직하다. 전구체는, (폴리)실레인, 실리콘 및/또는 게르마늄 나노입자, (유기)금속 화합물, (유기)금속 착물, (유기)금속 클러스터, 금속 나노입자 및 이의 조합과 같은 하나 이상의 반도체, 유전체 및/또는 금속 전구체를 포함할 수 있다. 잉크를 인쇄하는 방법은 기판(또는 하부 기능성 피처)상의 IVA족 원소 전구체 또는 금속 전구체를 포함하는 액체 조성물을 잉크젯 인쇄하는 것을 포함하는 것이 바람직하고, (일반적으로 인쇄 또는 잉크젯 인쇄될 수 있는 패턴에 해당하는) 기판의 단지 소정의 부분들이 이 조성물로 덮인다. 그러나, 예시적인 다른 인쇄 기술들은 그라비 인쇄, 오프셋 리소그래피, 스크린 인쇄, 플렉소그래피 또는 플렉소그래피 인쇄, 마이크로스포팅, 펜-코팅, 스텐실링, 스템핑, 주사기 분배, 펌프 분배, 스프레이-코팅, 슬릿 코팅, 추출 코팅 또는 매니스커스 코팅 등을 포함한다. 본 발명은 또한 통상적인 기술(예를 들어, 포토리소그래피, 스템핑, 임프린팅 등)에 의해 패턴화될 수 있는 재료들을 형성하기 위해, 스핀-코팅, 사이드-바 코팅, 스핀 코팅, 추출 코팅, 매니스커스 코팅, 딥 코팅, 스프레이 코팅, 증발 등과 같은 비-선택적(예를 들어, 블랭킷) 증착 기술을 사용하는 방법을 포함할 수 있다. 인쇄 및/또는 코팅 기술은, 예를 들어, UV광에 의한 후속 및/또는 동시 조사에 더 적합할 수 있다.
반도체, 금속 및/또는 유전체 잉크 조성물을 인쇄(예를 들어, 잉크젯 인쇄, 스크린 인쇄, 그라비 인쇄 등)하는 것은 (i) 전구체 재료의 효과적인 사용 및 (ii) 증착과 패터닝의 한 인쇄 단계로의 조합에 의해 비용 효율적일 수 있다. 일부 실시예들에서, 잉크를 인쇄(또는 증착)하는 것은 잉크의 실리콘-함유 성분들을 가교하고, 기판에 대한 막의 부착을 향상시키고, 막 형태를 향상(예를 들어, 바람직한 단면 모양을 제공)시키는데 충분한 파장 및/또는 양으로 광(한 실시예에서, UV광)에 의한 거의 동시 또는 직후 조사가 동반될 수 있다.
선택적으로, (예를 들어, PECVD, LPCVD, ALD, 스퍼터링, 증발 등에 의해) 반도체(예를 들어, 실리콘) 또는 금속 막을 통상적으로 증착할 수 있다. 반도체 막의 경우에, 증착된 반도체 재료는 UV 레이저 노출, 열 퍼니스 또는 RTA 어닐링(선택적으로 Au, Ni, Al 등과 같은 결정 향상제의 존재하에서)에 의해 결정화될 수 있고 저-해상도 포토리소그래피 및/또는 선택적 식각에 의해 패턴화될 수 있다. 또한, 반도체 막은 결정화 및/또는 치밀화(예를 들어, UV 레이저) 어닐링될 수 있고, 증착된 막의 조사되지 않고 및/또는 비결정 부분은 공지된 기술들에 따라 선택적 식각에 의해 제거될 수 있다. 예를 들어, 다결정 실리콘의 존재하에서 비결정 실리콘을 선택적으로 제거하기 위한 기술들이 당업계에 주지되어 있다. 증착된 금속 전구체 막(예를 들어, 감광성 금속-함유 종들을 포함하는 막)은 금속 막의 노출된 부분의 용해 특성들을 바꾸는데 충분하게 레이저(예를 들어, UV 레이저)에 의해 조사될 수 있다. 막의 (조사가 금속 전구체 막을 뒤이어 사용된 현상액에서 약간 용해되도록 하는 지에 따라) 노출되거나 노출되지 않은 부분은 현상액에서 제거될 수 있고 남아있는 막은 선택적으로 추가로 경화 및/또는 어닐링될 수 있다.
기판은 반도체(예를 들어, 실리콘), 유리, 세라믹, 유전체, 플라스틱 및/또는 금속의 웨이퍼, 판, 디스크, 시트 및/또는 호일, 바람직하게는 실리콘 웨이퍼, 유리판, 세라믹판 또는 디스크, 플라스틱 시트 또는 디스크, 금속 호일 또는 금속 시트 또는 디스크 및 이의 박층 또는 다층 조합으로 이루어진 그룹으로부터 선택된 구성요소를 포함할 수 있다. 예를 들어, 기판은 그 위에 하나 이상의 유전체, 버퍼, 평탄화, 패시베이션, 절연 및/또는 기계적 지지층(폴리이미드 또는 다른 폴리머, 실리콘 및/또는 알루미늄 산화물 등)을 더 포함할 수 있고, 이들은 자체가 패턴화될 수 있고 그 위에 반도체, 도체 및/또는 유전체 피처를 패턴화할 수 있다. 따라서, 잉크는 코팅된 기판의 일부 또는 (코팅된) 기판상의 하나 이상의 패턴화된 피처들 상에 적어도 부분적으로 인쇄될 수 있다. 이런 패턴화된 피처들은 인쇄, 포토리소그래피 또는 다른 공지된 패터닝 공정에 의해 형성될 수 있다. 본 발명은 유전체 재료에 의해 코팅된 플라스틱 또는 금속 호일의 얇은 시트 상에 (반)도체 패턴들을 인쇄하는데 특히 적합하다. 유전체 층은 호일과 전기적 연결을 용이하게 하도록 그 위에 개구부들을 가질 수 있다.
플라스틱 및 금속 기판들은 기판의 표면 거칠기를 줄이기 위해 그 위에 평탄화 층을 더 포함할 수 있다. 또한, (예를 들어, 금속을 포함하는 또는 필수적으로 금속으로 이루어진) 전기 도전성 기판은 그 위에 절연 층(예를 들어, 상응하는 금속 산화물의 층) 및/또는 실질적으로 비결정 도전층(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 전이 금속 질화물)을 가진다.
기판이 금속 시트 및/또는 호일을 포함하는 경우에, 디바이스는 인덕터, 커패시터 및/또는 다른 전기적으로 활성인 구조를 더 포함할 수 있고 이 방법은 금속 기판으로부터 인덕터, 커패시터 및/또는 다른 전기적으로 활성인 구조를 형성하는 단계를 더 포함할 수 있다. 그러나, 임의의 이런 전기 전도성 기판은, 전기 컨택이 절연체 상의 구조들 및/또는 디바이스들로부터 금속 기판에 형성된 구조까지(예를 들어, 인터포저 상의 하나 이상의 금속 패드로부터 금속 기판으로 제조된 인덕터 및/또는 커패시터까지) 형성되는 위치를 제외하고, 전기 전도성 기판과 그 위의 임의의 전기적으로 활성인 층 또는 구조 사이에 절연 층을 가져야 한다.
기판상에 인쇄된 잉크로 형성된 구조의 단면과 치수는 기판과 인쇄된 잉크 사이의 접촉각을 최적화하기 위해서 기판의 표면 에너지를 조절함으로써 제어되고 개선될 수 있다. 기판상에서 인쇄된 액체의 전체 퍼짐은 기판상에서 잉크의 접촉각을 증가시킴으로써 감소될 수 있다. 그 반대도 사실이다: 더 적은 접촉각이 잉크의 더 큰 퍼짐을 일으킨다. 바람직한 접촉각들은 구체적인 응용분야, 바람직한 피처 치수 및/또는 지형을 위해 조절될 수 있다. 응용분야에 따라, 인쇄된 잉크를 위한 바람직한 접촉각은 비교적 적고(예를 들어, 약 <1°내지 약 15°, 바람직하게는 약 <1°내지 약 5°), 중간(예를 들어, 약 15°내지 약 45°, 바람직하게는 약 20°내지 약 30°) 또는 크다(예를 들어, >45°) 이런 접촉각은 피처 폭(및 직접 또는 간접으로 피처 높이)을 정교하게 조절하는데 사용될 수 있다. 인쇄된 피처들 및 구조들의 라인 폭과 다른 임계 치수는 <1°내지 45°의 접촉각을 갖는 인쇄된 피처의 제어된 등방성 식각(예를 들어, 지연된 습식 식각)에 의해 제어가능하고 효과적으로 추가로 감소될 수 있다.
기판의 표면 에너지는 표면 변형제를 인쇄하거나 특정 기판(예를 들어, SiOx, 질화물 또는 금속 산화물 표면층으로 코팅된 Si 웨이퍼 표면, 유리 기판 또는 금속 호일, 이의 예는 이산화실리콘, AlyOz, TiN 등을 포함한다)상에 인쇄된 액체의 접촉각을 최적화하는 이런 재료로 기판을 코팅함으로써 변형될 수 있어서 원하는 패턴 단면을 얻을 수 있다. 기판 변형을 위해 사용된 특정 코팅은 표면이 변형되도록 조절될 수 있다. 예를 들어, 헥사메틸다이실레인(HMDS)과 같은 실라잔, 염화 트라이메틸실릴과 같은 할로실레인 및 메틸 트라이에톡시실레인과 같은 알콕시실레인은 Si 및/또는 실리콘 산화물 표면과 반응하여 변형시킬 수 있다.
기판과 인쇄된 잉크 사이의 접촉각은 Si 표면을 10분 동안 수성 H2O2로 또는 선택적으로 10분 동안 수성 H2O2 세정보다 먼저 수행될 수 있는 10분 동안 "피라냐(piranha)" 세정제(농축된 수성 H2SO4/H2O2 용액)로 세정함으로써 더 낮아질 수 있다(0℃ 정도로). 또한, 중간 접촉각(예를 들어, 5°내지 30°)은 HMDS 코팅 표면을 선택하고 소정의 시간 동안 및 소정의 UV 전력(예를 들어, 0.1-15 milliwatt/cm2, 10초 내지 30분 동안)으로 제어된 UV/오존 처리 또는 소정의 시간 동안 및 소정의 RF 전력(예를 들어, 1-5000W, 1초 내지 60분 동안)으로 제어된 O2/플라즈마 처리에 의해 피복성을 감소시킴으로써 만들어진다. HMDS를 부분적으로 또는 완전히 제거하는 다른 방법은 소정의 시간 동안(예를 들어, 1-60분) H2O2 및 H2SO4(piranha)의 고온 바스(예를 들어, 30-90℃)를 포함할 수 있다. 이런 동일한 방법 또는 이의 변화는 다른 표면 변형 및 표면들에 사용될 수 있다. 예를 들어, 방법들은 친수성 또는 소수성 표면에 사용될 수 있다.
잉크 조성물은 (폴리)실레인 또는 금속 전구체와 같은 반도체 전구체를 포함할 수 있다. 특정 실시예들에서, 도핑된 또는 도핑되지 않은 유전체를 포함하는 잉크 조성물은 기판 또는 기능성 피처 상에 인쇄될 수 있다. 소정의 종단면(예를 들어, 매끄러운 및/또는 돔-모양) 및/또는 모양(예를 들어, 라인, 직사각형, T 모양, L 모양, H 모양, 덤벨 모양 또는 탭과 같은 비등방성 모양 또는 원형 또는 정사각형, 이의 임의의 조합 등과 같은 다른 모양)을 가진 피처를 형성하기 위해서, 반도체 또는 금속 전구체를 함유하는 액체 잉크 조성물은 정착되거나 "고정"돼야 한다. 도 2a 및 2b에 도시된 대로, 인쇄된 잉크 속의 용질(예를 들어, (폴리)실레인)은 인쇄된 피처(예를 들어, 아일랜드 또는 다른 모양)의 가장자리에서 피닝 라인(202)을 형성하도록 침전될 수 있다. 모양 피닝의 제어는, 특히 잉크 조성물의 점도가 재료 전구체의 질량 하중과 관련이 있는 경우, 질량 하중(즉, 용매에서 (폴리)실레인의 양)을 증가시킴으로써 및/또는 용질의 중합 또는 가교를 일으켜서 전기적으로 활성인 재료들의 다른 전구체들을 침전시키는 인쇄 동안 또는 직후(예를 들어, 0.1초 내 내지 10초) 잉크를 조사함으로써 향상될 수 될 수 있다. 다른 공정 조건(예를 들어, 잉크 전구체의 분자량, 잉크 점도, 용매의 증발 속도, 기판 온도, 조사[예를 들어, UV] 전력, 조사[예를 들어, UV] 파장 등)의 제어는 피닝을 더 제어하고 인쇄된 피처의 치수(예를 들어, 피처 폭 및 높이)의 개선된 재생을 가능하게 할 수 있다. 이런 공정들의 균형은 인쇄 후 합리적인 시간 내에 허용가능한 피닝을 일으킬 수 있다. 또한, 용매의 증발 속도의 제어는 용질이 침전되는 지점에 영향을 미쳐서 언제 피닝 라인이 형성되는 지에 영향을 미칠 수 있다.
잉크 조성물은 일반적으로 (i) 1 내지 40%의 반도체, 유전체 또는 금속 전구체 및 (ii) 전구체 재료가 용해될 수 있는 용매를 포함하며, 조성물은 2 내지 100cP의 점도를 가진다. 일부 실시예들에서, 잉크 조성물은 2 내지 15cP의 점도를 가진다. 용매는 탄화수소 용매를 포함할 수 있다.
잉크 조성물이 (폴리)실레인 전구체를 포함하는 경우에, (폴리)실레인은 실리콘, 게르마늄 및 수소에 대해 90% 초과의 원소 순도를 가진다(즉, 폴리실레인의 원자의 90% 초과는 Si, Ge 또는 H이다). 한 실시예에서, (폴리)실레인은 게르마늄 및 수소에 대해 90% 초과의 원소 순도를 가진다. 따라서, (폴리)실레인은 다른 종들이 소정의 용도를 위한 (폴리)실레인으로 형성된 막의 전기 특성들에 현저하게 악 영향을 미치지 않는 한 다른 종들(붕소, 갈륨, 인, 비소, 안티몬, 할로겐족 원소[예를 들어, F, Cl, Br 등], 탄소, 산소, 질소 등)의 10 원자량%를 포함할 수 있다. 특정 실시예에서, (폴리)실레인은 실리콘, 게르마늄, 및 도펀트 원소에 대해 약 20 원자량%(또는 25-30 원자량% 미만의 임의의 최대값)의 양으로 하나 이상의 도펀트 원자(예를 들어, B, Ga, P, As 또는 Sb)를 더 포함할 수 있다. 그러나, 바람직하게는, (폴리)실레인은 실리콘, 게르마늄, 및 수소에 대해 적어도 95%, 적어도 99% 또는 90 원자량% 이상의 임의의 최소값의 원소 순도를 가진다. 특히 바람직한 실시예에서, 순도는 Si, Ge 및 H(또는 Si 및 H)에 대해 적어도 99.9%이다.
(폴리)실레인 전구체는 하이드로실레인, 하이드로저메인, 하이드로실라저메인, (사이클로)실레인, (사이클로)저메인, (사이클로)실라저메인, (폴리)실레인, (폴리)저메인 및/또는 (폴리)실라저메인 및/또는 실리콘 및/또는 게르마늄 나노입자과 같은 화합물을 포함할 수 있다. 구체적으로, (폴리)실레인 화합물은 일반식 AnH2n+2(예를 들어, 가지가 있을 수 있거나 가교될 수 있는 SinH2n +2), 사이클로-AmH2m(예를 들어, SimH2m) 및/또는 폴리사이클로-AnH2n -p(예를 들어, SinH2n -p),[마지막 식은 폴리-가교 폴리머를 포함한다]을 갖는 화합물들을 포함할 수 있고, A는 Si 및/또는 Ge이고, n은 적어도 5(예를 들어, 5 내지 1,000,000, 10 내지 1,000, 15 내지 250, 또는 임의의 다른 범위의 값 ≥5 또는 ≥15)이고, m은 3 내지 20(예를 들어, 5 내지 8, 그 안의 값의 임의의 다른 범위)이고, p는 0 또는 n보다 크지 않은 정수이다. 예를 들어, (폴리)실레인 전구체는 SikH2k +2 또는 -SikH2k-, k는 적어도 5, 10, 15 또는 20 또는 임의의 값 ≥5(특히 n은 5 내지 15이다)의 하나 이상의 직선형, 사이클릭형, 폴리사이클릭형, 가교형 또는 가지형 실레인뿐만 아니라 이의 저메인 및 실라저메인 유사체일 수 있다.
또한, (폴리)실레인 화합물은 3 내지 20개 Si 및/또는 Ge 원자(예를 들어, 3 내지 12개, 5 내지 8개, 또는 그 안의 값의 임의의 다른 범위)를 가진 상기(사이클로)실레인의 하나 이상의 폴리머 또는 코폴리머를 포함(또는 더 포함)할 수 있다. 예를 들어, (폴리)실레인은 반복 단위 -(-AkH2k-) 또는 -(c-AmH2m -2)의 호모폴리머, 반복단위 -(-AkH2k-) 및/또는 -(c-AmH2m -2)의 하나 이상의 블럭(이의 각 블럭은 소정의 블럭에 하나 이상의 단위를 포함할 수 있다) 또는 이런 단위의 랜덤 코폴리머를 포함할 수 있고, 이들 중 임의의 것은 가지형, 가교형, 사이클릭형 또는 폴리사이클릭형(예를 들어, 응축 또는 자체로 가교)일 수 있고 k 및 m은 본 발명에 개시된 것과 같다. 또한, (코)폴리머는 직선형, 가지형, 가교형, 사이클릭형 또는 폴리사이클릭형일 수 있다.
(폴리)실레인 조성물은 20, 30, 40, 50개 이상 실리콘 원자를 가진 하나 이상의 비교적 고 분자량의 (폴리)실레인을 포함하는 것이 바람직하다. 이런 고 분자량 (폴리)실레인은 (폴리)실레인 조성물의 점도를 증가시키는 경향이 있어서, 인쇄 응용분야(예를 들어, 잉크젯팅)에 대한 이의 특성들을 향상시킨다. 비교적 고 분자량 (폴리) 실레인(들)의 양은 변할 수 있고 통상적으로 약 2 내지 약 100cP(예를 들어, 약 2 내지 약 50cP, 약 2 내지 약 25cP, 약 2 내지 약 10cP, 약 2 내지 약 5cP 또는 그 안의 값의 임의의 범위)의 점도를 제공하는 양이나, 많은 경우에, 약 1중량% 내지 약 40중량%의 잉크(예를 들어, 약 1중량% 내지 약 20중량%의 잉크 또는 그 안의 값들의 임의의 범위)일 수 있다.
잉크 조성물이 하나 이상의 IVA 족 원소 전구체를 포함하는 경우, 잉크 조성물은, 일반적으로(배타적이진 않음) 하나 이상의 통상적인 반도체 도펀트 원소(예를 들어, B, P, As 또는 Sb) 및 수소로 필수적으로 이루어지고 공유결합된 적어도 하나의 치환체(예를 들어, 하이드로카빌, 실릴, 저밀 또는 실라저밀기)를 가질 수 있는 하나 이상의 도펀트 원료를 더 포함할 수 있다. 도펀트 원자상에 탄소-함유 치환체의 존재는 이로부터 형성된 도핑된 막에 탄소의 양에 현저한 증가 또는 구조적으로 유사한 (폴리)실레인 화합물들로 형성된 도핑되지 않은 막에 비해 이런 막의 전기적, 물리적 및 기계적 특성에 대해 현저한 악영향을 반드시 일으키지 않는다. 예를 들어, 도펀트 원료는 일반식 Da ′R1 b ′를 가지며, 여기서 a′는 1 또는 2이고; b′는 3a′이고, R1의 적어도 a′는 C1-C6 알킬, C6-C10 아릴, C7-C10 아르알킬 또는 AR2 3, R2는 수소 또는 AyH2y +1(A는 Si 또는 Ge이고; 1≤y≤4; 바람직하게는 y = 1)이고, R1의 b′의 나머지는 독립적으로, H, C1-C6 알킬, C6-C10 아릴, C7-C10 아르알킬 또는 AR2 3이다. 다양한 실시예에서, 도펀트는 일반식 D(AH3)3를 가지며, D는 P 또는 B 및/또는 A는 Si 또는 Ge이다. 잉크 조성물은 최종 막에 원하는 도핑 레벨을 제공하기 위해서 적절한 비율의 IVA 족 원소의 전구체(들) 및 도펀트 원료(들)를 포함할 수 있다. 예를 들어, 조성물의 0.00001 내지 약 20부피%(0.001 내지 10부피%와 같은 그 안의 값의 임의의 범위)은 도펀트 원료로 필수적으로 이루어질 수 있다. 또한, 도펀트 원료(들)는 IVA 족 원소 전구체(들)에서 Si 및/또는 Ge 원자에 대해 도펀트 원자들의 약 0.0001 내지 약 10 원자량%(또는 그 안의 값의 임의의 범위)를 제공하는 양으로 존재할 수 있다.
선택적으로, 잉크 조성물은 (유기)금속 화합물들, 착물들 및/또는 클러스터들과 같은 하나 이상의 금속 전구체들; 하나 이상의 금속 나노입자들; 및 이의 조합을 포함할 수 있다. 예를 들어, (유기)금속 화합물들, 착물들 및 클러스터들뿐만 아니라 금속 나노입자들은 알루미늄, 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈룸, 크롬, 몰리부덴, 텅스텐, 망간, 레늄, 철, 루테늄, 오스뮴, 코발트, 로듐, 이리듐, 니켈, 팔라듐, 백금, 구리, 은, 금, 아연, 카드뮴, 갈륨, 인듐, 탈륨, 주석, 납 및 비스무트와 같은 금속들의 공지된 화합물들, 착물들, 클러스터들 및/또는 나노입자들을 포함할 수 있다. 바람직하게는, (유기)금속 화합물, 착물 및 클러스터뿐만 아니라 금속 나노입자들은 다음 금속 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈룸, 크롬, 몰리부덴, 텅스텐, 망간, 레늄, 철, 루테늄, 오스뮴, 코발트, 로듐, 이리듐, 니켈, 팔라듐, 백금, 구리, 은, 금, 아연, 카드뮴 및 수은, 더욱 바람직하게는 하프늄, 탄탈륨, 몰리부덴, 텅스텐, 코발트, 니켈, 팔라듐, 백금, 구리, 은 및 금 중 하나를 포함한다. 이런 금속 화합물들, 착물들, 클러스터들 및/또는 나노입자들에 포함되거나 결합될 수 있는 리간드, 패시베이트제, 착물화 종들 및/또는 배위 종들 또는 다른 종들은 잉크의 추가 처리에 의해 전기적으로 활성인 막을 제공할 수 있는 임의의 것들이다.
금속 함유 잉크(및 여기에 개시된 임의의 다른 인쇄가능한 잉크)는 원래 임의의 종래 기술에 의해 인쇄될 수 있다. 예를 들어, 인쇄는 잉크젯 인쇄("잉크젯팅"), 스크린 인쇄, 그라비어 인쇄, 오프셋 인쇄, 플렉소그라피(플렉소 인쇄), 스프레이 코팅, 슬릿 코팅, 압출 코팅, 매니스커스 코팅, 마이크로스포팅(microspotting), 스텐실, 스탬핑, 소정의 패턴으로 금속 함유 잉크의 주사기(syringe) 분배 및/또는 펌프 분배를 포함할 수 있다. 이 잉크는 금속 전구체 재료 또는 용매를 반드시 포함하거나 그것으로 구성된다. 일반적으로 인쇄 또는 (선택적으로) 도금과 호환가능한 금속 전구체들은 티타늄, 구리, 은, 크롬, 몰리브덴, 텅스텐, 코발트, 니켈, 금, 팔라듐, 백금, 아연, 철 등과 같은 금속의 금속 혼합물 또는 나노입자들(예를 들어 나노결정), 또는 그들의 금속 합금, 바람직하게는 은 또는 금(또는 그들의 금속 합금)을 포함할 수 있다. 그러한 나노입자들 또는 나노결정들은 일반적으로 (하나 이상의 계면 활성제로) 패시베이트(passivate)되거나, 하나 이상의 표면 리간드들(예를 들어, 그 위에 흡착된 H 원자들)이 제공되거나, 패시베이트되지 않은 상태로 남아 있을 수 있다. 도금은 일 예로, 금속의 나노 입자 또는 유기금속 화합물을 사용하여 금속(예를 들어, Pd) 씨드층을 (예를 들어, 레이저 기록하여) 인쇄하고, 다음으로 인쇄된 씨드층 상에 벌크(bulk) 도전체(예를 들어, Al, Co, Ni, Cu 등)를 선택적으로 증착(예를 들어, 무전해 또는 전해 도금에 의해)하는 것을 포함할 수 있다. 선택적으로 잉크는 종래 바인더 내에 하나 이상의 그러한 금속들의 가루 또는 그것의 합금을 포함하는 종래 페이스트를 반드시 포함하거나 그것으로 구성될 수 있다.
그러나, 바람직하게는, 금속 화합물들, 착물들, 클러스터들 및/또는 나노입자들은 수소, 붕소, 실리콘, 인, 갈륨, 게르마늄, 비소, 인듐, 탄탈륨, 주석, 납, 안티몬, 비스무스, 셀레늄 및 텔루륨, 특히 수소, 붕소, 실리콘, 인, 게르마늄, 비소 및 안티몬과 같은 전기적으로 활성인 막(들)의 전기적 특성들에 악 영향을 주지 않는 원자들로 필수적으로 이루어진 리간드들, 패시베이팅제들 및/또는 착물화 종들 및/또는 배위 종들을 더 포함한다. 특정한 경우에, t-뷰틸기와 같은 특히 탄소-함유 그룹이 금속 전구체 상의 리간드로서 또는 리간드, 패시베이팅제, 및/또는 착물화 종들 및/또는 배위 종들 상의 치환체로 존재할 수 있다.
또한, 금속 층들은 종래의 금속 증착(예를 들어, 종래의 스퍼터링 또는 증발) 및 포토리소그래피에 의해, 상업용 금속 페이스트를 통상적으로 분배 또는 인쇄, 통상적인 전해 또는 무전해 도금 또는 선택적으로, 금속 소스/드레인(및 임의적으로, 게이트) 컨택을 만드는 레이저 패너팅 기술에 의해 형성될 수 있다. 예를 들어, 증착은 Ti, TiN 또는 TiN-on-Ti 이중층과 같은 비교적 얇은 장벽 및/또는 접촉층을 스퍼터링하고, Al 또는 Al-Cu 합금[0.5-4중량% Cu]과 같은 비교적 두꺼운 벌크 도전체 층을 스퍼터링하고, 뒤이어 식각되는, 바람직하게는 금속 규화물에 대해 Al, TiN 및 Ti와 같은 금속들을 선택적으로 식각하는 통상적인 NH4OH/H2O2 식각 조성물을 사용하여 습식 식각되는 컨택들 및 금속 피처들의 통상적인 포토리소그래피 형성을 포함한다. 다른 실시예들에서, 블랭킷 증착 단계는 금속-함유 재료를 함유하는 잉크를 스핀-코팅하는 것을 포함할 수 있고, 금속-함유 재료는 금속 나노입자들 및/또는 상기한 금속들 중 하나 이상의 유기금속 전구체를 포함할 수 있고 및/또는 이 방법은 금속, 유기금속 전구체(들) 및/또는 금속 나노입자들의 경화 또는 어닐링 단계 및/또는 상기한 대로 금속 잉크를 사용하는 다른 증착 기술들을 더 포함할 수 있다. 금속 재료를 코팅 또는 블랭킷-증착 후 패터닝하면, 금속 재료가 매끄러운 및/또는 돔-모양 단면을 가진 피처 또는 구조상에 등각적으로 증착되지 않는 한, 매끄러운 및/또는 돔-모양 단면을 가진 피처를 형성하지 않을 것이다.
다른 공정에서, 금속 전구체 재료 층은 코팅되거나 인쇄될 수 있고 레이저 방사에 국소적으로 노출될 수 있어서 노출된 영역에서 용해도 특성들이 변한다. 노출되지 않은 영역의 세척시, 조사된 게이트 금속 전구체는 선택적으로 추가 경화 또는 어닐링 단계 후에 게이트 금속을 형성하기 위하여 뒷면에 남아있다(소위 "음"의 패터닝 또는 현상). 선택적으로 방사에 노출된 영역이 세척되는 "양"의 패터닝 또는 현상이 채용될 수 있다.
레이저 패터닝은 블랭킷 증착된 금속 함유 층 상에 레지스트 재료를 증착하는 단계, (ⅰ) 소정의 폭 및/또는 (ⅱ) 레지스트에 의해(또는 레지스트 내의 흡수성 염료에 의해) 흡수되는 소정의 파장 또는 파장 대역을 갖는 레이저로부터의 광선으로 레지스트 재료의 부분들을 선택적으로 조사하는 단계, 형성될 구조(이러한 단계들이 양과 음의 레지스트 모두에 적용됨을 주지하라))에 대응하는 패턴을 남겨두도록 현상액으로 선택적으로 조사된 레지스트를 현상하는 단계, 원하는 또는 기결정된 패턴에 대응하지 않는 블랭킷 증착된 재료의 부분들을 제거하는 단계(일반적으로 건식 또는 습식 에칭에 의해), 및 나머지 레지스트 재료들을 제거하는 단계의 하부 단계들을 더 포함할 수 있다(2005년 8월 11일자로 출원된 미국 특허출원 제11/203,563호(Attorney Docket No. IDR0213) 참조, 관련 부분이 본 발명에 참조로 포함된다). 빛은 자외선(UV) 및/또는 가시광선 스펙트럼 대역의 파장 또는 파장 대역을 포함할 수 있지만, 바람직하게는 적외선(IR) 밴드 내의 파장을 갖고, 레지스트(또는 염료)는 그 빛의 파장 또는 대역을 흡수하거나 그 파장 또는 대역에 반응하며, 광선은 레지스트의 원하는 또는 소정의 부분에 초점을 맞추거나 그곳을 향한다.
본 조성물 속의 용매는 잉크 조성물에 비교적 높은 등급의 안정성을 제공하고, (예를 들어, 노즐 막힘을 막고 인쇄된 잉크를 비교적 낮은 온도와 비교적 짧은 시간[예를 들어, 본 발명에 개시한 대로]에 건조시키는데 충분한) 유리한 점도와 휘발성을 제공하며 및/또는 조성물로부터 쉽게 및/또는 일반적으로 완전히 제거될 수 있는 것일 수 있다. 예를 들어, 용매는 바람직하게는 30-90℃의 온도에서 압반 위에서 잉크를 인쇄하고, 뒤이어 100℃에서 10분 동안 가열함으로써 실질적으로 완전히 제거되는 것이다. 따라서, 용매는 알케인, 모노사이클로알케인, 바이사이클로알케인, 치환된 모노사이클로알케인, 치환된 바이사이클로알케인, (사이클릭) 실록산 및/또는 플루오로알케인과 같은 하나 이상의 탄화수소 용매들을 포함하는 것이 바람직하다. 용매들은 일반적으로 주위 온도(예를 들어, 15-30℃)에서 액체인 것들이다. 따라서, 용매는 n은 모노사이클로알케인 고리에서 탄소 원자의 수인 1 내지 2n C1-C4 알킬 또는 수소 치환체 또는 1 내지 n C1-C4 알콕시 치환체로 치환된 C5-C12 직선형 및/또는 가지형 알케인; C6-C12 모노사이클로알케인; C3-C8 모노사이클로알케인; p는 0 내지 4이고, q는 2 내지 6(바람직하게는 3 내지 5)이고, R 및 R′는 독립적으로 H, C1-C6 알킬, 벤질 또는 0 내지 3개 C1-C4 알킬기(바람직하게는 R′는 메틸)로 치환된 페닐인 일반식(R3Si)(OSiR2)p(OSiR3)의 실록산 및 일반식(SiR′2O)q의 사이클로실록산; m은 플루오로알케인에서 탄소 원자들의 수인 1 내지 (2m+2) 플루오린 원자로 치환되고 주위 온도에서 액체인 C3-C8 플루오로알케인으로 이루어진 그룹으로부터 선택된다. 한 바람직한 실시예에서, 용매는 C5-C10 사이클로알케인(예를 들어, 사이클로헥세인, 사이클로헵테인, 사이클로옥테인, cis-데칼린 등)을 포함할 수 있다. 다른 실시예에서, 용매는 3개 이하 C1-C4 알킬기로 치환될 수 있는 하나 이상의 C5-C10 모노- 및/또는 바이사이클로알케인을 포함한다. 그러나, 다른 비양자성 및/또는 비극성 용매(예를 들어, C5-C12 알케인과 같은 포화 탄화수소, 다이 C2-C6 알킬 에터, 메틸 C4-C6 알킬 에터 및 다이 C1-C4 알킬 C2-C6 알킬렌 다이에터[예를 들어, 글라임]와 같은 지방족 에터, 테트라하이드로퓨란 및 다이옥세인과 같은 사이클릭 에터, 벤젠, 톨루엔 및 자일렌과 같은 아렌 등)이 본 조성물에 포함될 수 있다.
조성물은 표면 장력 감소제, 계면활성제, 결합제, 점증제, 광개시제 등과 같은 하나 이상의 통상적인 첨가제를 더 포함할 수 있다. 그러나, 바람직하게는, 조성물은 조성물로 형성된 박막의 전기적 특성들에 악 영향을 미치는 원자들 또는 다른 종들(예를 들어, 탄소, 질소, 알칼리 금속 등)을 제공할 수 있는 성분들이 제거된다. 이들이 존재하는 경우, 조성물에서 이런 성분들의 통상적인 양은 조성물의 0.01중량% 내지 10중량%(예를 들어, 소량 또는 0.1중량% 내지 5중량%)이다. 표면 장력 감소제는 잉크 조성물의 0.01중량% 내지 1중량%, 바람직하게는 0.02중량% 내지 0.1중량%의 양으로 존재할 수 있다. 특정 실시예들에서, 표면 장력 감소제는 통상적인 탄화수소 계면활성제, 통상적인 불화탄소 계면활성제 또는 이의 혼합물을 포함할 수 있다. 습윤제는 잉크 조성물의 0.05중량% 내지 1중량%, 바람직하게는 0.1중량% 내지 0.5중량%의 양으로 존재할 수 있다. 그러나, 하나 이상의 비교적 고분자량의 (폴리)실레인(예를 들어, 상기한 대로)을 포함하는 존재하는 잉크의 한 실시예에서, 비교적 고 분자량 (폴리) 실레인(들)은 잉크의 습식 특성들을 향상시키는데 효과적일 수 있다. 계면활성제는 잉크 조성물의 0.01중량% 내지 1중량%, 바람직하게는 0.05중량% 내지 0.5중량%의 양으로 존재할 수 있다. 접합제 및/또는 점증제는 소정의 처리 온도에서 소정의 흐름 특성들을 가진 잉크 조성물을 제공하는데 충분한 양으로 존재할 수 있다.
그러나, 이런 첨가제들은 필요하지 않다. 사실, 잉크로부터 첨가제들을 배제하는 것이 유익한데, 특히 이런 부가 성분들이 얻어진 박막의 전기 특성들에 악 영향을 미치기 위해 탄소, 산소, 황, 질소 또는 할로겐과 같은 원소들의 충분하게 높은 몰 비율을 포함하는 경우 잉크로부터 배제되는 것이 유익하다. 그 결과, 본 발명의 조성물은 (1) 반도체, 금속 또는 유전체 전구체 및 (2) 용매로 필수적으로 이루어질 수 있다. 또한, 본 발명의 조성물은 용매의 첨가 없이, (폴리)실레인으로 필수적으로 이루어질 수 있다. 그러나, 인쇄 응용분야에서 "용매 없는" (폴리)실레인의 용도는 조사 전력, 타이밍 등과 같은 인쇄 및/또는 조사 조건에 대한 조절을 포함할 수 있다.
한 실시예에서, IVA 족 전구체 잉크 조성물은 주위 온도에서 액체상인 성분들로 필수적으로 이루어진다. 모든 액체상 성분들의 사용은 조성물(예를 들어, 조성물은 콜로이드 또는 현탁액 형태이다) 및/또는 기판상에 형성된 박막 속의 성분들의 분배의 불균일성과 같은 고체상 성분들의 사용과 관련된 여러 문제를 피할 수 있다(예를 들어, 고체상 성분[들]은 조성물 속의 액체상 성분들보다 낮은 속도로 기판 표면을 따라 움직이는 경향이 있다).
반도체, 금속 또는 유전체 전구체 잉크 조성물을 잉크젯 인쇄하기 위한 바람직한 공정 조건은 용질 재료의 1-40중량%(바람직하게는 20-30중량%)의 질량 하중, 2-100cP(예를 들어, 2-15cP 또는 그 안의 값들의 임의의 범위)의 점도, 약 1-100kHz(바람직하게는 5-50kHz, 10-25kHz 또는 그 안의 값의 임의의 다른 범위)의 인쇄 주파수를 포함할 수 있다. (폴리)실레인 또는 금속 전구체 잉크의 경우에, 기판은 원하는 용매 증발 속도(증발될 용매에 따라, 통상적으로 30℃-90℃)에 따라 동시에 가열될 수 있다. 또한, (2차원 레이아웃의 각 축을 따라 동일하거나 다를 수 있는) 피처 피치 또는 피처-투-피처 공간은 1-500㎛(또는 그 안의 값의 임의의 범위)일 수 있고 인쇄된 잉크와 기판 사이의 접촉각은 0℃ 내지 약 90℃(또는 그 안의 값들의 임의의 범위)일 수 있다. 0℃의 접촉각은 0°에서 측정한 접촉각을 의미하나, 실제로는, 이런 접촉각은 0℃보다 약간 크다. 인쇄 공정 동안 기판을 가열하면 인쇄된 잉크로부터 용매의 일부의 증발을 일으킬 수 있고, 인쇄된 잉크의 더 얇은 외부 영역에 피닝 라인(도 2a-2b에 도시된 피닝 라인(202))을 형성한다.
인쇄 공정은 불활성 및/또는 환원 분위기하에서 수행될 수 있다. 따라서, 이 방법은 기판이 놓인 분위기를 정화하는 단계, 그런 후에 인쇄 단계 이전에 불활성 및/또는 환원 기체를 분위기 속에 주입하는 단계를 더 포함할 수 있다. 다양한 실시예에서, 불활성 및/또는 환원 기체는 He, Ar, N2 등을 포함할 수 있고, H2, NH3, SiH4 및/또는 기체상 환원제(예를 들어, 약 20부피%까지의 양으로)를 더 포함할 수 있다. 불활성 및/또는 환원 기체 분위기는 우연한 및/또는 원하지 않는 산화물 형성의 임의의 발생을 줄일 수 있다. 바람직한 한 실시예에서, 조성물은 형성된 막에서 허용할 수 없게 높은 산화 함량을 피하도록 (바람직하게는 << 1 ppm O2 레벨을 가진) 불활성 분위기하에서 인쇄될 수 있어서, 나쁜 소자 성능을 일으킬 수 있다. 한 실시예에서, 불활성 분위기는 Ar로 필수적으로 이루어지고, 0.1ppm O2 미만 및 100ppm N2 미만을 더 포함할 수 있다.
선택적으로, 잉크 조성물은 잉크 조성물의 인쇄 동안 또는 이후 조사될 수 있다. 잉크는 (폴리)실레인 재료의 경우에 220nm 내지 400nm 또는 250 내지 380nm(또는 그 안의 값들의 임의의 다른 범위)와 같은 200nm 내지 450nm의 범위 또는 금속 전구체 재료들의 경우에 450nm 내지 900nm 또는 480 내지 780nm(또는 그 안의 값들의 임의의 다른 범위)와 같은 250nm 내지 1000nm의 범위의 파장(또는 파장 밴드)을 가진 빛으로 조사될 수 있다. 비-UV 방사능에 대한 적절한 원료들은 램프 출력 및 조사될 샘플 사이에 위치된 하나 이상의 UV 필터를 가진 UV 방사능의 원료들을 포함하는 백광원들, Xe 램프, 가시 LEDs, 다운 변환 인으로 코팅된 UV LEDs, IR 램프 및 레이저, 가시 레이저 등을 포함한다. UV 방사선의 적절한 원료는 수은 증기 및/또는 수은 아크 램프, UV LED, UV 레이저 등과 같은 임의의 UV 방사능 원료 또는 백색광원 또는 하나 이상의 가시광선 및/또는 램프 출력과 조사될 샘플 사이에 위치한 하나 이상의 IR 필터를 가진 다른 비-UV 원료를 필수적으로 포함할 수 있다. 방사능 선량은 약 0.1-15, 0.75-10 또는 1-5 와트/cm2(또는 그 안의 값의 임의의 다른 범위)의 전력 출력을 가진 광원을 사용하여, 0.01mJ/cm2 내지 1.2J/cm2일 수 있어서, 직접 또는 광 유도기 또는 슬릿을 통과해서 전달될 수 있고 및/또는 기판 및/또는 인쇄된 (폴리)실레인 잉크의 위치에서 집중될 것이다. 인쇄된 잉크의 단지 특정 영역만을 선택적으로 조사하기 위해서, 램프로부터의 방사능은 마스크(예를 들어, 일반적으로 인쇄된 (폴리)실레인 잉크의 노출이 바람직하지 않은 영역에서 UV 방사능을 막을 수 있는 그 위에 크롬 패턴을 가진 석영판)를 통과할 수 있다. 조사 단계는 우연한 및/또는 원치않는 산화물 형성의 임의의 발생을 줄이기 위해서, 인쇄/증착 단계와 같이, 불활성 및/또는 환원 기체하에서 수행되는 것이 바람직하다.
임의의 형태의 방사능(및 더욱 구체적으로, 임의의 파장의 빛)이 사용될 수있는 반면에, 조사 단계는 자외선에 의한 조사를 포함하는 것이 바람직하다. 이런 조사는 일반적으로 가교, 올리고머 및/또는 폴리머 수소첨가 (폴리)실레인의 막을 만들고, 나중에 전자 소자들에 적합한 비결정 수소첨가 반도체(예를 들어, 비결정, 수소첨가 실리콘 막)로 변환될 수 있고 선택적으로 본 발명에서 개시한 대로, 추가 어닐링에 의해 미세결정 및/또는 다결정 막을 형성한다. 따라서, 본 발명은 인쇄된 액체(폴리)실레인 조성물로부터 상업용 품질의 반도체 피처들(예를 들어, 반도체 아일랜드)을 제공할 수 있다.
일반적으로, 인쇄 방법은 잉크 조성물로부터 잔존하는 용매(들)의 실질적으로 전부를 제거하는데 충분한 온도와 시간 동안 인쇄된 잉크 조성물을 건조시키는 단계를 포함한다. 다른 실시예들에서, 건조 단계는 열을 가하면서 또는 열을 가하지 않으면서 진공하에서 용매(들)를 제거하는 단계를 포함한다. 용매를 증발시키는 단계는 코팅된 또는 인쇄된 조성물(및/또는 기판)을 약 30℃ 내지 약 200℃(예를 들어, 30℃ 내지 약 90℃, 80℃ 내지 약 120℃ 또는 그 안의 값들의 임의의 다른 범위)로 가열하는 것을 포함할 수 있다. 시간의 길이는 코팅된 또는 인쇄된 전구체 잉크로부터 용매의 거의 전부 및/또는 첨가제(들)의 거의 전부를 제거하는데 충분할 수 있다(예를 들어, 1초 내지 4시간, 1분 내지 120분 또는 그 안의 값들의 임의의 다른 범위). 진공은 1mtorr 내지 300torr, 100mtorr 내지 100torr, 1-20torr 또는 그 안의 값들의 임의의 다른 범위일 수 있고 진공 펌프, 흡입 장치, 벤투리 튜브 등에 의해 사용될 수 있다. 용매는 형성된 막들에서 허용할 수 없는 높은 산소 함량을 피하기 위해서 O2 수준 <<1ppm을 가진 불활성 분위기(N2보다는 바람직하게는 Ar)하에서 증발될 수 있다.
금속 전구체 잉크를 인쇄하는 단계를 포함하는 실시예들에서, 건조 온도는 30℃ 내지 300℃, 50℃ 내지 200℃ 또는 그 안의 임의의 값 또는 값들의 범위일 수 있다. 시간의 길이는 코팅된 또는 인쇄된 금속 전구체 잉크로부터의 용매의 실질적으로 전부 및/또는 첨가제(들)의 실질적으로 전부를 제거하는데 충분할 수 있다(예를 들어, 1초 내지 4시간, 1분 내지 120분 또는 그 안의 값들의 임의의 다른 범위). 다른 실시예들에서, 건조 단계는 열을 가하면서 또는 열을 가하지 않으면서 진공하에서 용매(들)를 제거하는 단계를 포함한다. 진공은 1mtorr 내지 300torr, 100mtorr 내지 100torr, 1-20torr 또는 그 안의 값들의 임의의 다른 범위일 수 있고 진공 펌프, 흡입 장치, 벤투리 튜브 등에 의해 사용될 수 있다.
잉크 조성물을 인쇄하는 단계는 건조되고, 패턴화된 전구체를 반도체, 도체 또는 유전체 재료의 막으로 변화하는 경화 단계를 더 포함할 수 있다. (폴리)실레인의 경우에, 경화는 조성물을 실리콘 및/또는 게르마늄을 포함하는 비결정, 수소첨가 막으로 변화하는데 충분한 시간 동안 적어도 약 300℃(바람직하게는 적어도 약 350℃ 및 더욱 바람직하게는 적어도 약 400℃)의 온도로 건조된 조성물을 가열하는 단계를 일반적으로 포함한다. 이런 가열은 적어도 1분, 3분 또는 5분의 시간 동안 수행될 수 있다.
경화 단계는 원치않는 전구체/잉크 성분들 또는 휘발성 탄소-함유 종들과 같은 부 생성물을 제거할 수 있고, 반도체 전구체 잉크의 경우에, 비결정, 수소첨가 반도체(예를 들어, a-Si:H) 층의 수소 함량을 감소시킬 수 있다(레이저 결정화가 반도체 막 형성 이후 사용되는 경우 특히 바람직하다). 경화 단계는 반도체 전구체 잉크에 있는 도펀트의 일부를 활성화할 수 있으나, 여러 실시예에서, 도펀트 활성화는 뒤이은 레이저 결정화 또는 비교적 고온 어닐링 단계 동안 더욱 발생할 수 있다.
인쇄 공정은 어닐링 단계를 더 포함할 수 있고, 기판 및 인쇄되고, 경화된 반도체, 유전체 또는 금속 막을 막에 특정한 소정의 또는 바람직한 특성들 또는 품질(예를 들어, 도전성, 지형, 전기이동 및/또는 식각 저항, 스트레스 및/또는 표면 스트레인 등)을 제공하는데 충분한 온도와 시간 동안 가열하는 단계를 포함할 수 있다. 금속 전구체 잉크의 경우, 어닐링은 하부 구조(예를 들어, 게이트 산화물)에 대한 금속의 접착을 향상시킬 수 있다. 적절한 어닐링 온도는 일반적으로 약 100℃ 내지 약 500℃ 범위 또는 그 안의 임의 범위의 온도(예를 들면, 약 150℃ 내지 약 400℃)일 수 있다. 어닐링을 위한 적절한 시간의 길이는 약 1분 내지 약 2시간, 바람직하게는 약 10분 내지 약 1시간, 또는 그 안의 임의 범위의 시간(예를 들어, 약 10분 내지 30분)일 수 있다. 어닐링은 종래 퍼니스 또는 오븐에서, 선택적으로 비활성 또는 환원성 분위기에서 수행될 수 있다. 한 실시예에서, 어닐링된 막이 수소첨가된 비결정 실리콘 및/또는 게르마늄 막을 포함할 때, 퍼니스에서 약 600℃ 이상의 온도로, 일반적으로 적어도 약 20분의 시간 동안 가열하는 것은 비결정 실리콘 및/또는 게르마늄 막을 실질적으로 탈수소하는데 충분하다. 경화 공정들은 상기한 대로, O2 수준 <<1ppm을 가진 동일한, 순수한 불활성 분위기(N2보다는 바람직하게는 Ar)하에서 수행될 수 있다. 불활성 분위기는 필수적으로 Ar로 이루어질 수 있고 0.1ppm O2 미만 및 100ppm N2 미만을 더 포함할 수 있다.
공정 조건(예를 들어, 질량 하중, 잉크 전구체의 분자량, 잉크 점도, 기판 온도, UV 전력, UV 파장, 인쇄와 조사 사이의 시간 간격, 기판의 표면 에너지 등)을 제어하면 반도체, 금속 또는 유전체 피처의 치수(예를 들어, 폭, 길이 및 종단면)의 더욱 정확한 제어와 재생을 가능하게 할 수 있다. 상기한 공정 조건은 소정의 폭, 길이 및 종단면(예를 들어, 매끄러운 및/또는 돔-모양 단면)을 가진 인쇄된 피처(예를 들어, 금속, 유전체 또는 반도체 라인, 아일랜드, 직사각형, T 모양, L 모양, H 모양, 덤벨 모양, 텝, 원형, 정사각형, 이의 조합 등)를 재생가능하게 형성하기 위해 충분히 제어될 수 있다.
반도체 및 도체 디바이스 피처들에 대한 전형적인 두께는 약 10, 25, 50 또는 100nm 내지 약 200, 500 또는 1000nm 또는 그 안의 값들의 임의의 범위일 수 있다. 막 두께는 형성될 디바이스(예를 들어, 커패시터, 또는 비-휘발성 메모리 트랜지스터)의 전기적 특성들을 최적화하도록 선택될 수 있다. 또한, 반도체 및 도체 디바이스 피처들은 적어도 1, 5 또는 10㎛, 50, 100 또는 200㎛ 이상 또는 그 안의 값들의 임의의 범위의 폭을 가질 수 있다. 반도체 및 도체 디바이스 피처들은 적어도 1, 2, 5, 10 또는 20㎛, 20, 50, 또는 100㎛ 이상 또는 그 안의 값들의 임의의 범위의 길이를 가질 수 있다.
재생가능한 매끄러운 및/또는 돔-모양 단면을 가진 인쇄된 반도체 및 도체 디바이스들은 종래의, 리소그래피적으로 형성된 디바이스 피처들에 비해 여러 장점을 제공한다. 예를 들어, 적어도 한 축을 따라 둥근 가장자리 및 매끄러운 및/또는 돔-모양 단면을 가진 인쇄된 활성 반도체 또는 도체 피처들은 전체 피처 위에(예를 들어, 실리콘 박막 트랜지스터에서 채널 영역 위에)열 산화물의 균일한 성장을 허용한다. 통상적으로, 리소그래피적으로 형성된 디바이스들에서, 날카로운 가장자리에서 스트레스 작용들 때문에, 실리콘 산화물 성장은 이런 위치에서 저지될 수 있어서, 특정 위치에서 상당히 얇은 유전체를 형성한다. 이것이 이런 위치들에서 소정의 작동 전압에서 향상된 전기장 효과 및/또는 누설 전류를 유도할 수 있다. 본 발명의 인쇄된 반도체, 도체 및/또는 유전체 피처들의 매끄러운 및/또는 돔-모양 단면 및 둥근 가장자리는 실질적으로 이런 문제들을 피하며, 그 위에 형성된 디바이스들의 품질, 수명 및/또는 수율을 현저하게 개선할 수 있다.
유전체 층들은 디바이스 피처들 위에 균일한 두께와 피복성을 가진 산화물 막을 만드는 습식 또는 건식 열 산화에 의해 본 발명에 개시된 매끄러운 및/또는 돔-모양의 전기적으로 활성인 디바이스 피처들 위에 형성되는 것이 바람직할 수 있다. 또한, 유전체 층들은 적절한 유전체 전구체를 인쇄하거나 코팅하고 그것을 유전체 막으로 전환(예를 들어, 테트라알킬실록산 또는 테트라알킬실란과 같은 SiO2 전구체의 액상 증착)하는 것에 의해, 또는 다른 금속 산화물(들)(예를 들어, SiO2, TiO2, ZrO2, HfO2 등)의 증착 또는 종래의 CVD, PECVD, LPCVD 또는 실리콘 산화물 또는 질화물층의 스퍼터(sputter) 증착에 의해 디바이스 피처들 상에 형성될 수 있다.
상기한 방법들에 따라 형성된 막의 열 산화는 적절한 분위기(공기, O2, 오존, N2O, 또는 증기, 또는 그들의 조합)에서 600℃보다 높은 온도, 바람직하게는 적어도 약 800℃, 더욱 바람직하게는 적어도 약 850℃로 막을 가열하는 것에 의해 달성될 수 있다. 최대 온도는 그 위의 기판 및/또는 막 또는 구조에 열 손상(만약 있으면)을 감소, 억제하거나, 방지하기 위하여 약 1000-1100℃, 더욱 바람직하게는 약 900℃일 수 있다. 이런 한 실시예에서, 스테인리스강 막, 시트 또는 호일은 기판에 대해 특히 유익한 선택일 수 있다. 유전체 층은 20Å 내지 400Å 또는 그 안의 값들의 임의의 범위(예를 들어, 30 내지 300Å 또는 50 내지 200Å 등)의 두께를 가질 수 있다.
매끄러운 및/또는 돔-모양 단면 및 둥근 가장자리를 가진 인쇄된 게이트 전극 또는 다른 전기적으로 활성인 피처는 인쇄 후 제어된 등방성 식각을 가능하게 할 수 있어서, 인쇄된 디바이스들에서 임계 치수(예를 들어, 게이트 길이)를 줄이는 간단하고 효과적인 방법을 제공할 수 있다. 둘 이상의 구조(금속 배선)가 교차점(및 교차점에서 피처들 사이에 하나 이상의 막을 가질 수 있는)을 갖는 경우에, 기본 피처(들)는 인쇄될 수 있고 본 발명에 따라 둥근 가장자리와 돔-모양 단면을 가질 수 있다. 둥근 가장자리 및/또는 매끄러운 및/또는 돔-모양 단면은 날카로운 단차 없이 부드러운 위상 변화를 가능하게 하여서 증착 및/또는 (예를 들어, 잉크제 인쇄에 의한) 형성 동안 겹쳐진 피처(들) 및/또는 막(들)에서 균열을 예방한다. 그 결과, 이후에 증착되거나 인쇄된 구조들의 더욱 균일한 단차 피복성을 얻을 수 있다. 금속 배선 피처들의 경우에, 층간 절연막의 두께는 감소할 수 있는데(예를 들어, 유전체의 두께는 100Å 미만일 수 있다), 이는 날카로운 가장자리(종래의 리소그래피적으로 형성된 금속 피처를 상징)는 실질적으로 피할 수 있어서 날카로운 가장자리 위의 등각성 피복성(conformal coverage)의 문제는 실질적으로 제거될 수 있기 때문이다.
도 8a-8c는 매끄러운 및/또는 돔-모양 단면을 가진 반도체 아일랜드(820)를 형성하고, 반도체 층(820)을 열적으로 산화시킴으로써 균일한 산화물 층(830)을 형성하고 등방성 식각(예를 들어, 습식 또는 건식 등방성 식각)에 의해 산화물층을 제거하기 위한 예시적 방법을 도시한다. 최종적으로 얻은 반도체 층(820)은 감소된 피처 크기(예를 들어, 길이, 폭 및 두께)를 가지면서 매끄러운 및/또는 돔-모양 단면을 유지한다.
도 8a에 도시된 대로, 반도체 층(예를 들어, 실리콘)(820)은 기판(810)상에 형성된다. 반도체 층(820)은 위의 설명에 따라 패턴을 형성하기 위해 반도체 전구체(예를 들어, 실리콘 및/또는 게르마늄)를 포함하는 잉크 조성물을 인쇄(예를 들어, 잉크젯 인쇄)하여 형성될 수 있다(예를 들어, (폴리)실레인 또는 헤테로(폴리)실레인을 인쇄). 반도체 층(820)의 종단면은 실질적으로 매끄러운 및/또는 돔-모양이다. 반도체 층(820)은, 상기한 대로, 트랜지스터(예를 들어, 채널 층), MOS 커패시터, 또는 다이오드에서 피처로서 사용될 수 있다.
이어서, 도 8b에 도시된 대로, 유전체(830)는 반도체 층(820)을 산화(예를 들어, 습식 또는 건식 열 산화)에 의해 형성될 수 있다. 날카로운 변화가 없이 매끄러운 및/또는 돔-모양 단면을 가진 반도체 층(820)의 열 산화는 반도체 층(820)을 완전히 덮는 실질적으로 균일한 산화물층을 형성한다.
도 8c에 도시된 대로, 유전체 층(830)은 반도체 층(820)을 노출하고 이의 피처 크기(예를 들어, 길이, 폭 및 높이)를 줄이기 위해 (예를 들어, 습식 또는 건식 등방성 식각에 의해)제거될 수 있다. 최종적으로 얻은 반도체 층(825)은 감소된 치수를 가지나, 매끄러운 및/또는 돔-모양 단면 및 이의 장점들을 유지한다. 다른 실시예에서, 도 8a에 도시된 반도체 층(820)은 유전체 층을 먼저 형성하지 않고 등방성으로 식각될 수 있어서, 도 8c에 도시된 대로 크기의 감소를 일으킬 수 있다.
본 발명에 따라 인쇄된 반도체 피처 상에(on or over) 형성된 게이트 전극 또는 다른 전기적으로 활성인 피처는 인쇄된 반도체 피처에서 트랜지스터 채널 상의(또는 위의) 날카로운 변화 영역 또는 단차를 넘어가지 않아서, 증착됨에 따라 불연속이 될 수 있는 전극 물질(예를 들어, 몰리부덴, 알루미늄 및/또는 TiN)의 사용을 가능하게 한다. 종래의 공정에서, 이런 물질들을 사용하면 고온 레지스트 리플로우를 필요로 할 수 있어서, 형성된 피처 및 경사 식각의 치수 및/또는 게이트 전극에 또는 게이트 전극을 위한 합금 원소의 사용을 증가시킨다. 로직 디바이스의 경우, 날카로운 가장자리 및 비교적 얇은 게이트 산화물의 제거는 변화의 원인을 감소시키고, 누전을 줄이고 역치 전압 제어(게이트 산화물의 비-균일성에 악 영향을 받을 수 있음)를 향상시킬 수 있다.
둥근 가장자리 및 돔-모양 단면을 가진 인쇄된 피처는 돔의 (전체) 표면을 가로질러 균일한 규화(또는 컨택 형성)를 허용할 수 있다. 소정의 돔 영역(예를 들어, 디바이스 상의 풋프린트 또는 피처의 아웃라인)의 경우, 컨택 영역은 동일한 풋프린트 또는 아웃라인의 리소그래피적으로 형성된 피처보다 클 수 있어서, 필적할만한 포토리소그래피적으로 형성된 피처에 비해 이의 표면상에 금속 규화물을 함유하는 돔-모양 구조의 옴 저항의 가능한 감소를 일으킨다.
규화물-형성 금속은 상기한 대로 금속 잉크 조성물을 인쇄함으로써 반도체 표면 위에 증착될 수 있고(금속은 위에서 논의된다) 또는 통상적인 기술들(예를 들어, CVD, ALD, 스퍼터 증착, 증발 등)에 의해 증착될 수 있다. 다양한 실시예들에서, 규화물-형성 금속은 Pd, Pt, Ni, Cr, Mo, W, Ru, Rh, Ti 및 이의 합금 또는 이의 혼합물로 이루어진 그룹으로부터 선택될 수 있다. 또한, 규화물-형성 금속 전구체는 유기 용매, 유기 용매들의 혼합물, 하나 이상의 용매 및 물의 혼합물; 또는 수용성 또는 물과 혼합될 수 있는 하나 이상의 첨가제와 H2O의 (i) 잉크의 인쇄 특성들[표면 장력, 점도, 증기압 및/또는 증발 에너지]을 향상시키고, (ii) Si 및/또는 SiO2 표면 위에서 낮은 퍼짐성을 가지며 Si 및/또는 SiO2 표면과 반응하지 않고 (iii) 인쇄, 건조 및/또는 경화 공정 동안 증발하는 혼합물에서 용해될 수 있다.
바람직한 실시예들에서, 규화물-형성 금속은 Pd를 포함하거나 필수적으로 이루어진다. 예를 들어, Pd 잉크는 노출된 반도체(예를 들어, 실리콘) 상에(onto or over) 선택적으로 인쇄되고 어닐링되어 트랜지스터 컨택들 또는 다른 전기적으로 작동하는 구조들을 형성한다. 또한, 규화물-형성 금속은 반도체 표면(예를 들어, 소스 및 드레인 터미널 및/또는 게이트) 상에 균일하게 증착될 수 있다. 규화물-형성 금속이 매끄러운 및/또는 돔-모양 단면을 가진 인쇄된 반도체 구조 상에(on or over) 증착되는 경우, 최종적으로 얻은 컨택 영역은 유사한 크기의 종래와 같이 (예를 들어, 리소그래피적으로) 형성된 트랜지스터 구조의 컨택 영역보다 클 수 있는데 이는 컨택 금속이 종래의 반도체 또는 도체 피처의 단지 상부 표면이 아닌 매끄러운 및/또는 돔-모양 표면의 실질적으로 전부를 등각적으로 덮을 수 있기 때문이다.
규화물-형성 금속은 경화 및/또는 환원되어 금속-실리콘 컨택들을 형성할 수 있다. 예를 들어, 규화물-형성 금속은 환원제에 노출될 수 있고, 금속 전구체 및/또는 기판에 따라, 주위온도 이상부터 약 100-700℃(예를 들어, 150-400℃, 또는 그 안의 임의의 다른 온도 범위)까지의 온도에서 가열될 수 있다. 그러나, 금속 전구체는 배선이 형성되지 않는 경우 환원될 필요가 없다. 규화물-형성 금속을 위한 용매 또는 용매 혼합물(예를 들어, H2O; NH3 또는 수성 NH4OH; 다이에틸렌 글리콜 뷰틸 에터[뷰틸 카비톨], 테트라하이드로퍼퓨릴 알콜, 에틸렌 글리콜, 아이소프로판올, 2-뷰탄올, 에틸 아세테이트, 헥산올, 헵탄올 및 2-펜탄올과 같은 비교적 저분자량 알콜 및 에스터; 및/또는 다른 용매들)은 금속 전구체가 환원되지 않을 때 금속 규화물로부터 반응하지 않은 금속 전구체를 선택적으로 제거할 수 있다.
선택적으로, 규화물-형성 금속은 벌크 금속 배선을 도금하기 위한 국소 배선 또는 씨드층을 형성하도록 환원될 수 있어서, 동일하거나 다른 디바이스들의 터미널들 사이에 전기적 연결의 형성을 용이하게 한다. 이런 실시예들에서, 규화물-형성 금속은 전구체 잉크로 증착(예를 들어, 인쇄)될 수 있고, 전구체 잉크는 금속 나노입자들(예를 들어, Ag) 및/또는 하나 이상의 규화물-형성 금속염들, 금속 산화물 및/또는 금속 착물들과 같은 벌크 도체 전구체를 더 포함할 수 있다.
규화물-형성 금속 및 실리콘 표면은 실리콘 컨택(예를 들어, 금속 규화물)을 형성하는데 충분한 시간 동안 제 1 온도로 가열된다. 일부 실시예들에서, 고유 산화물은 규화물-형성 금속의 선택적 증착 이전에 노출된 실리콘 표면상에 있을 수 있다. 다양한 실시예에서, 벌크 도전성 금속(도시되지 않음)은 금속 전구체 잉크로 환원된 규화물-형성 금속상에 전해 또는 무전해 도금에 의해 선택적으로 증착되어, 벌크 도전성 금속으로 금속 배선을 형성하기 위한 씨드층을 제공한다.
본 발명에서 개시된 방법들에 따른 액체 잉크 조성물들을 인쇄하면 (예를 들어, 다른 폭, 길이 및 높이 값을 갖거나 다른 치수의 전체를 따라 피처의 폭 및/또는 길이 치수의 적어도 하나에 대한 적어도 두 개의 다른 소정의 값을 갖는) 비등방성 모양 및 도 2의 단면도에서 볼 수 있듯이, 적어도 하나의 치수가 매끄럽게 변하는 매끄러운 및/또는 돔-모양 종단면을 가진 인쇄된 피처들을 제공할 수 있다. 본 발명을 사용하여 인쇄할 수 있는 비등방성 모양들은 라인, 직사각형, T 모양, L 모양, H 모양, 덤벨 모양, 태그(예를 들어, 주요 또는 제 1 모양으로부터 직각 또는 각도 있는 연장부) 및 이의 조합을 포함한다. 최종적으로 얻은 구조들은 인쇄된 피처의 적어도 한 축을 따라 둥근 가장자리 및 매끄러운 및/또는 돔-모양 단면을 가진다. 자연스럽게, 본 발명은 원 및 정사각형과 같은 등방성 모양에 사용할 수 있다.
예시적 탑-게이트 트랜지스터 및 이의 제조 방법
본 발명의 한 태양은 트랜지스터 및 트랜지스터 구조를 제조하는 방법에 관한 것으로, 이의 단계들은 도 4a-4d에 설명된다. 트랜지스터 게이트 층은 트랜지스터, 소스, 채널 및 드레인 위에 있을 수 있다(소위 "탑-게이트" 트랜지스터, 비록 본 발명에 개시된 방법은 바텀 게이트 트랜지스터와 같은 다른 구조 배열을 가진 디바이스들을 형성하는데 동일하게 효과적이다). 소스/드레인 터미널 층은 인쇄된, 돔-모양, 도핑 반도체 박막 피처를 포함한다. 트랜지스터 게이트 층은 통상적인 반도체 재료, 통상적인 도전성 재료 또는 둘 이상의 통상적인 반도체 및/또는 도전성 재료의 박층(예를 들어, 상기한 대로, 전이금속 규화물로 그 위에 많이 도핑된 실리콘)을 포함할 수 있다. 트랜지스터는 소스/드레인 터미널 층의 소스 및 드레인 구조와 물리적 및/또는 전기적 접촉된(및 선택적으로, 게이트 층과 물리적 및/또는 전기적 접촉) 컨택 구조 및/또는 하나 이상의 배선 구조를 더 포함할 수 있다.
도 4b, 4c 및 4d는 예시적 게이트-채널 크로스오버를 도시한다. 도 4c는 트랜지스터(컨택들 없음)의 정면도를 도시하며, 게이트(440)는 정확한 각도에서 반도체 층(420) 위로 교차한다. 도 4b는 축 A-A'를 따라 도4c의 트랜지스터의 단면도를 도시하고 도 4d는 축 A-A'에 직각인 게이트(440)의 길이를 따라 도 4c의 트랜지스터의 단면도를 도시한다.
도 4b, 4c 및 4d의 예시적 트랜지스터는 각도, 바람직하게는 직각으로 반도체 층(420) 위에서 교차하는 매끄러운 및/또는 돔-모양 반도체 층(420) 및 게이트(440)를 가진다. 게이트 유전체(430)는 반도체 층(420)과 게이트(440) 사이에 놓인다. 게이트 유전체(430)는 통상적인 유전체(예를 들어, 플라즈마 향상 화학적기상증착[PECVD], 증발 또는 ALD 또는 선택적으로 스핀-온-글래스[SOG] 등)일 수 있으나, 바람직하게는 열 산화물 층이다. 반도체 층(420)과 게이트(440) 사이의 게이트 유전체(430)는 실질적으로 균일한 폭을 가진다. 한 바람직한 실시예에서, 게이트(440)는 반도체 층(420)의 단면과 같은 매끄러운 및/또는 돔-모양 단면을 가진다.
도 4a-4b는 예시적 박막 트랜지스터를 위한 인쇄된 채널 및 인쇄된 게이트를 제조하기 위한 예시적 공정 흐름이다. 도 4a-4b는 축 A-A'를 따라 도 4c의 트랜지스터의 단면도를 도시한다.
일반적으로, 반도체 층(예를 들어, 실리콘)(420)은 기판(410)상에 형성된다. 한 바람직한 실시예에서, 반도체 층(420)은 상기한 반도체 조성물(예를 들어, (폴리)실레인 또는 헤테로(폴리)실레인)에 따라 반도체 전구체를 포함하는 잉크 조성물을 인쇄(바람직하게는 잉크젯 인쇄)에 의해 형성된다. 바람직한 실시예들에서, 연속적인 반도체 층(420)은 기판상에 패턴으로 액체상 잉크 함유 실리콘 및/또는 게르마늄 전구체를 인쇄함으로써 형성된다. 바람직한 실시예에서, 반도체 층(420)의 종단면은 실질적으로 매끄러운 및/또는 돔-모양이다. 반도체 층(420)은 트랜지스터, 구체적으로 채널 층에 피처를 형성하는 것이 바람직하다.
뒤이어, 도 4에 도시된 대로, (예를 들어, 습식 또는 건식 열 산화, 기체상 증착[예를 들어, CVD, PECVD, 고순도 플라즈마[HDP]-CVD, ALD 등], 증발 또는 액체상 증착에 의해 형성된) 게이트 유전체(430)는 반도체 층(420) 상에 형성된다. 바람직하게는, 열 산화에 의해 형성된다. 날카로운 변화가 없는 매끄러운 및/또는 돔-모양 단면을 가진 반도체 층(420)은 반도체 층(420)을 완전히 덮는 실질적으로 균일한 산화물층을 만든다. 게이트 유전체 층(430)은 다른 기술들(예를 들어, CVD, PECVD, HDP-CVD, ALD, 액상 증착, 증발 등)에 의해 형성되는 경우 반도체 층(420)을 완전히 덮을 수 있다. 뒤이어, 게이트 유전체 층은 반도체 층(420) 상에 컨택 영역을 노출하기 위해 (예를 들어, 포토리소그래피 또는 마스크 층을 인쇄하고 식각에 의해) 패턴화될 수 있다. 또한, 게이트 유전체 층(430)은 반도체 층(420)의 소정의 영역 위에 선택적으로 인쇄될 수 있다. 구체적으로, 게이트 유전체 층(430)은 게이트(440)가 증착될 반도체 층(420)의 소정의 영역에 인쇄될 수 있다.
게이트 유전체 층(430)은 20Å 내지 400Å 또는 그 안의 값들의 임의의 범위(옐를 들어, 30 내지 300Å 또는 50 내지 200Å 등)의 두께를 가질 수 있다. 바람직하게는, 게이트 유전체(430)가 반도체 층(420)의 열 산화에 의해 형성되는 경우, 게이트 유전체 층은 100Å 미만인 두께를 가진다.
게이트(440)는 게이트 유전체(430) 상에 형성될 수 있다. 한 바람직한 실시예에서, 게이트(440)는 위에서 개시된 반도체 조성물(예를 들어, (폴리)실레인 전구체)에 따라 반도체 전구체를 포함하는 잉크 조성물을 인쇄(바람직하게는 잉크젯 인쇄)하여 형성된다. 또한, 게이트는 위에서 개시한 대로, 금속 전구체를 포함하는 잉크 조성물을 인쇄하여 형성될 수 있다. 도 4b에 도시된 대로, 바람직한 실시예들은 매끄러운 또는 돔-모양 종단면을 가진 게이트(440)를 제공한다. 다른 대안에서, 게이트(440)는 전극 재료(예를 들어, 위에서 개시한 대로 반도체 또는 도체 재료)의 종래의 증착 및 패터닝(예를 들어, 화학적 기상 증착 및 리소그래피 패터닝)에 의해 형성될 수 있다. 그러나, 게이트(440) 대한 컨택의 형성을 용이하게 하기 위해, 게이트(440)는 본 발명에서 개시한 대로 매끄러운 및/또는 돔-모양 단면을 갖는 것이 바람직하다. 게이트(440)에 의해 노출된 게이트 유전체 층(430)의 일부들은 종래의 기술들(예를 들어, 산화물 제거에 선택적인 습식 또는 건식 식각)에 의해 제거될 수 있다. 도 4c-4d에 설명된 대로, 게이트(440)는 반도체 층(420) 위에 및 가로질러, 바람직하게는 직각 방향에 인쇄된다.
한 실시예에서, 도 4b에 도시된 구조는 게이트(440)(예를 들어, 돔-모양 게이트가 경화된 후) 위에 산화물층(도시되지 않음)을 형성하기 위해 (예를 들어, 위에서 개시한 대로 건식 또는 습식 열 산화에 의해) 산화될 수 있다. 열 산화물층은 게이트(440)를 노출하기 위해 (예를 들어, 등방성 식각에 의해) 제거될 수 있고 게이트(440)의 피처 크기(예를 들어, 길이, 폭 및 높이)를 효과적으로 감소시킬 수 있다(위 단락 참조). 반도체 층(420) 위에 게이트 유전체(430)의 노출된 일부는 열 산화물로 동시에 식각될 수 있다. 후속 처리(예를 들어, 도핑, 컨택 형성, 금속화 등)이 위에서 개시한 대로, 종래 및/또는 신규한 디바이스 처리 기술에 따라 수행될 수 있다.
예시적 커패시터 및 이의 제조 방법
본 발명의 다른 태양은 박막 커패시터 및 박막 커패시터(예를 들어, 금속-산화물-반도체[MOS]커패시터 또는 금속-절연체-금속[MIM]커패시터)의 제조 방법에 관한 것이고, 이의 단계는 도 5a-5c에 설명된다. 박막 커패시터는 매끄러운 및/또는 돔-모양 단면을 갖는 하나 이상의 층을 가질 수 있어서, 유사한 크기의 종래와 같이 (예를 들어, 리소그래피적으로) 형성된 커패시터 구조에서 커패시터 층들 사이에 더 큰 접촉 표면적을 허용하는데 이는 하부 매끄러운 또는 돔-모양 커패시터 층 위에 형성된 도체, 반도체 또는 유전체 층들이 종래의 반도체 또는 도체의 단지 상부 표면이 아닌 매끄러운 및/또는 돔-모양 피처를 균일하게 덮을 수 있기 때문이다. 증가한 표면적은 커패시터 구조의 임계 치수를 증가시키지 않고 커패시턴스를 증가시킨다. 매끄러운 및/또는 돔-모양 단면은 상기한 다른 장점들을 허용한다.
도 5b 및 5c는 예시적 박막 커패시터의 단면도를 도시한다. 도 5b는 박막 커패시터의 한 MOS 예를 도시한다. MOS 박막 커패시터는 그 위에 유전체 층(510)을 가진 기판(500) 위에 형성된 하부 금속 층(520)(예를 들어, Al 층)을 포함한다. 유전체 층(540)(예를 들어, SiO2와 같은 산화물층[예를 들어, CVD, PVD 또는 ALD와 같은 블랭킷 증착, 증발에 의해 또는 실리콘 산화물층을 인쇄함으로써 형성] 또는 Al2O3[하부 금속(예를 들어, Al) 층(520)을 양극 처리함으로써 형성될 수 있음]은 하부 금속 층(520)을 덮으며 하부 금속 층(520) 상에 형성될 수 있다. 도핑된 반도체 층(540)은 본 발명에 개시된 방법에 의해 유전체 층(530) 상에 형성된다. 도핑된 반도체 층(540)은 도 5b에 도시된 대로, 상부 커패시터 판을 형성할 수 있다. 또한, (본 발명에 개시된 대로 인쇄 및/또는 증착된) 제 2 금속 층은 상부 커패시터 판(540)을 형성할 수 있다. 일반적으로, 하부 커패시터 판(520)의 일부분은 그 위에 형성된 상부 커패시터 판(540)을 갖지 않을 것이다. 노출된 커패시터 유전체(530)의 일부 또는 전부를 제거하면 하부 커패시터 판에 컨택/금속 배선의 형성을 위해, 하부 커패시터 판(520)의 일부를 노출한다.
다른 구조들이 박막 커패시터의 비-선형 MIM 예를 도시하는 도 5c에 도시된 대로 포함될 수 있다. 구체적으로, (예를 들어, 위에서 개시된 Al, Al 합금, Ni, Ag 또는 금속 막의) 상부 금속 층(550)은 도핑된 반도체 층(540) 상에 형성된다. 또한, 커패시터 층들은 역으로 될 수 있다(예를 들어, 하부 금속 위 도핑된 실리콘 위 산화물 위 상부 금속). 다른 대안에서, 도핑된 반도체 층은 박막 커패시터에 없을 수 있다. 예시적 박막 커패시터에 대한 더욱 상세내용은 도 5b 및 5c에 도시된 박막 커패시터를 형성하는 예시적 방법의 다음 설명에 나타날 것이다.
일반적으로, 도 5a에 도시된 대로, 층(520)(제 1 커패시터 전극 또는 판)은 그 위에 얇은 버퍼 또는 유전체 층(510)을 가질 수 있는 기판(500) 위에 도체(예를 들어, 금속 층)를 인쇄 또는 코팅하고, 위에서 개시한 대로 잉크를 건조 및 경화(일반적으로 점도를 증가 및/또는 조성물의 휘발성을 감소시키는데 충분한 시간 동안 건조된 잉크를 가열 및/또는 어닐링)시켜 형성된다. 기판(500)은 그 위에 통상적으로 성장되거나 증착된 산화물층 및/또는 질화물층(510)(예를 들어, 실리콘 이산화물, 실리콘 질화물)을 포함할 수 있다. 또한, 층(520)은 위에서 개시한 대로 반도체 전구체(예를 들어, (폴리)실레인, (사이클로)실레인, 헤테로(사이클로)실레인 및/또는 실리콘 나노입자)를 포함하는 잉크 조성물을 인쇄(바람직하게는 잉크젯 인쇄)함으로써 형성되는 반도체 층일 수 있다.
금속-함유 잉크는 위에서 개시한 대로 용매를 증발하고 하부 금속 층(520)을 형성하는 피닝 라인을 형성하기 위해 종래 및/또는 다른 공지된 공정들에 의해 건조될 수 있다. 금속 전구체 잉크들은 용매 및/또는 접합제를 제거하는데 효과적인 온도와 시간 동안 그 위에 인쇄된 금속 전구체 잉크를 가진 기판을 가열함으로써 건조될 수 있다. 잉크의 건조된 금속-함유 재료는 위에서 개시한 대로, 전기적 및/또는 물리적 특성들(예를 들어, 도전성, 지형, 전기이동 및/또는 식각 저항, 스트레스 및/또는 표면 스트레인 등) 및/또는 하부 유전체(510)에 대한 부착을 개선하는데 충분한 온도와 시간 동안 추가로 어닐링될 수 있다.
다른 실시예에서, 금속 씨드층(예를 들어, 위에서 개시한 대로 Ag, Al, Au, Cu, Pd, Pt 또는 금속들 중 임의의 것을 포함)에 대한 전구체는 기판(500) 위에 인쇄될 수 있고 바람직한 금속(예를 들어, 위에서 개시한 대로 Ag, Al, Au, Cu, Pd, Pt 또는 금속들 중 임의의 것을 포함)은 하부 금속 층(520)을 형성하기 위해서 금속 씨드층 상에 전해도금 또는 무전해도금될 수 있다. 씨드층은 도금 공정(예를 들어, 경화 및/또는 어닐링) 전에 활성화 및/또는 환원 단계를 필요로 한다.
뒤이어, 도 5에 도시된 대로, 유전체(530)는 바람직하게는 습식 또는 건식 열 산화물 또는 특정 금속(예를 들어, Al)의 경우, 양극 산화에 의해 하부 금속 층(520) 상에 형성된다. 유전체(530)는 위에서 개시한 대로 선택적인 기술들에 의해 형성될 수 있다. 유전체 층(530)이 산화에 의해 형성되는 경우, 최종적으로 얻은 산화물은 하부 금속 층(520)의 전체 표면 위에 실질적으로 균일한 두께를 가진다. 유전체 층(530)은 금속 산화물(예를 들어, 열 또는 인쇄된 Al2O3)일 수 있다. 유전체(530)는 절연층으로 작용하고 도핑된 반도체 층(550)이 형성될 영역들에 하부 금속 층(520)을 덮도록 형성된다. 유전체(530)는 20Å 내지 400Å 또는 그 안의 값들의 임의의 범위(예를 들어, 30 내지 300Å 또는 50 내지 200Å 등)의 두께를 가질 수 있다.
유전체(530)(예를 들어, 열 산화에 의해 형성될 때)는 종래 커패시터에서 더 얇아질 수 있는데 이는 하부 금속 층(520)(하부 금속 층(520)이 매끄러운 및/또는 돔-모양 단면을 갖는다)을 실질적으로 균일하게 덮도록 형성될 수 있다. 따라서, 유전체 층은 종래 커패시터에서 적절한 피복성을 확보할 수 있는 두께로 형성되지 않을 필요가 있다. 이런 경우에, 유전체(530)는 100Å 미만인 두께로 형성될 수 있다.
반도체 층(540)은 위에서 개시한 대로 반도체 전구체(예를 들어, (폴리)실레인, (사이클로)실레인, 헤테로(사이클로)실레인 및/또는 실리콘 나노입자)를 포함하는 잉크 조성물을 인쇄(바람직하게는 잉크젯 인쇄)함으로써 유전체 층(530) 위에 형성될 수 있다. 반도체 층(540)은 위에서 개시한 대로 선택적인 기술들(예를 들어, PECVD, LPCVD, ALD, 스퍼터링, 증발 등)에 의해 형성될 수 있다. 반도체 층(540)이 인쇄되는 경우, 반도체 층은 하나 이상의 실질적으로 매끄러운 및/또는 돔-모양 종단면을 가질 수 있다. 잉크 조성물은 약 1016 내지 약 1021 atoms/cm3의 농도로 도펀트(B, P, As 또는 Sb일 수 있으나 B 또는 P가 바람직하다)를 더 포함할 수 있다. 또한, 도펀트는 반도체 층(540)이 증착된 후 반도체 층(540) 속에 삽입될 수 있다. 전형적인 반도체 층(540) 두께는 약 30, 75 또는 100nm 내지 약 200, 500 또는 1000nm 또는 그 안의 값들의 임의의 범위일 수 있다. 막 두께는 커패시터의 전기적 특성들을 최적화하도록 선택될 수 있다.
도 5c에 도시된 대로, 상부 금속 층(550)(상부 커패시터 전극 또는 판을 위한 제 2 층)은 반도체 층(540)(예를 들어, 비선형 커패시터의 경우) 상에 임의적으로 형성될 수 있다. 한 바람직한 실시예에서, 제 2 금속 층(550)은 위에서 상기한 대로 금속 전구체를 포함하는 잉크 조성물을 인쇄(바람직하게는 잉크젯 인쇄)함으로써 형성된다(금속들은 위에서 논의된다). 또한, 제 2 커패시터 전극 또는 판(550)은 위에서 개시한 대로, 도체 재료를 통상적으로 증착 및 패터닝(예를 들어, PECVD, LPCVD, ALD, 스퍼터링 등 및 리소그래피 패터닝) 또는 도금(예를 들어, 전해도금 또는 무전해도금)함으로써 형성될 수 있다. 상부 금속 층(550)은 하나 이상의 매끄러운 또는 돔-모양 종단면을 가질 수 있다. 선택적으로, 반도체 층(540)은 제외될 수 있고 상부 금속 층(550)은 유전체 층(530) 상에 형성될 수 있다.
예시적 플로팅 게이트 메모리 셀 및 이의 제조 방법
본 발명의 또 다른 태양은 비 휘발성 메모리 셀 및 비 휘발성 메모리 셀을 제조하는 방법에 관한 것이고, 이의 단계는 도 6a-6f의 설계도에 의해 설명된다. 예시적 비 휘발성 메모리 셀은 도 6c 및 6f에 도시된다. 예시적 비 휘발성 메모리 셀은 제 1 및 제 2 인쇄된 구조를 포함하고, 제 1 인쇄된 구조(620)는 채널 층 및 소스 및 드레인 터미널을 포함하고 제 2 인쇄된 구조(640)는 플로팅 게이트; 제 1 구조(620)의 적어도 일부 상에 터널링 유전체 층(630); 제 2 구조(640)의 적어도 일부 상에 게이트 유전체 층(650); 게이트 유전체 층(650)의 적어도 일부 상에 컨트롤 게이트(660); 및 컨트롤 게이트(660) 및 소스 및 드레인 터미널과 전기 접촉된 금속 배선층(670)을 포함한다. 한 실시예에서, 금속 배선층은 도 6f에서 도시된 예시적 비 휘발성 메모리 셀과 같이, 균일한 규화물 층(671)을 포함할 수 있다. 예시적 비 휘발성 메모리 셀들에 관한 추가 상세내용은 도 6c 및 6f에 도시된 비 휘발성 메모리 셀들을 형성하는 예시적 방법의 다음 설명에 나타날 것이다.
본 발명의 메모리 셀은 활성 트랜지스터 층(들)을 형성하기 위해 실리콘 및/또는 금속 잉크를 인쇄함으로써 부분적으로 제조될 수 있고, 인쇄된 트랜지스터 층들은 매끄러운 또는 돔-모양 단면을 가져서 그 위에 증착된 층들에 의해 트랜지스터 층들의 균일한 열 산화, 등방성 식각 특성 및 등각적 균일한 피복성을 허용한다. 개선점으로서, 실리콘의 인쇄된 아일랜드들의 순차 측면 레이저 고상화 및 /또는 결정화가 캐리어 이동도 및 게이트 산화물 계면 품질을 향상시킬 수 있다.
도 6a-6c 및 6e-6f는 인쇄된 비 휘발성 메모리(예를 들어, "올-프린티드" EEPROM 트랜지스터)를 제조하기 위한 예시적 공정 흐름에서 형성된 예시적 단면 구조를 도시한다. 도 6c 및 6f는 축 A-A'를 따라 도 6d의 구조의 단면도이다.
도 6a에 도시된 대로, 기판(600)은 일반적으로 종래의 기계적 지지 구조를 포함하며, 기계적 지지 구조는 전기적으로 불활성이거나 전기적으로 활성이고, 하나 이상의 유리한 및/또는 원하는 전기적 및/또는 광학적 특성들을 더 포함할 수 있는 종래의 기계적 지지 구조를 포함한다. 바람직하게는, 기판(600)은 실리콘 웨이퍼, 유리판, 세라믹 판 또는 디스크, 플라스틱 시트 또는 디스크, 금속 호일, 금속 시트 또는 디스크 및 이의 박층 또는 다층 조합으로 이루어진 그룹으로부터 선택된 하나를 포함한다. 기판(600)은 그 위에 통상적으로 성장되거나 증착된 산화물층 및/또는 질화물층 또는 다른 장벽, 패시베이션, 평탄화 또는 절연층(610)(예를 들어, 실리콘 이산화물, 실리콘 질화물, TiN 등)을 더 포함할 수 있다.
한 실시예에서, (반도체 박막일 수 있는) 제 1 아일랜드(620)는 위에서 개시한 대로, (유전체 층(610)을 포함하는) 기판(600) 위에 반도체 전구체 잉크(예를 들어, Si 및/또는 Ge와 같은 IVA족 원소-함유 재료와 같은 (폴리)실레인 전구체를 포함하는 잉크)를 인쇄 또는 코팅한 후, 잉크를 박막으로 변환(예를 들어, 가열 및/또는 경화에 의해)하여 형성된다. 증착(및 일반적으로 적어도 약간 건조) 후, 제 1 아일랜드(620)는 일반적으로 비결정, 수소첨가된 도핑 또는 도핑되지 않은 반도체(예를 들어, a-Si:H) 층을 형성하기 위해 가열함으로써 경화된다. 경화/가열 단계는 원치않는 전구체/잉크 성분들 또는 휘발성 탄소-함유 종들과 같은 부 생성물을 제거할 수 있고, 반도체 전구체 잉크의 경우에, 비결정, 수소첨가 반도체(예를 들어, a-Si:H) 층의 수소 함량을 감소시킬 수 있다(레이저 결정화가 반도체 막 형성 이후 사용되는 경우 특히 바람직하다). 경화/가열 단계는 반도체 전구체 잉크에 존재할 수 있는 도펀트를 활성화할 수 있으나, 여러 실시예에서, 도펀트 활성화는 뒤이은 레이저 결정화 동안 더욱 발생할 수 있다.
제 1 아일랜드(620)는 하나 이상의 IVA족 원소들(예를 들어, 실리콘 및/또는 게르마늄)과 같은 약간 도핑된 무기 반도체 재료를 포함하거나 필수적으로 이루어질 수 있고, 무기 반도체 재료는 ~1016 내지 ~5x1018 atoms/cm3의 농도로 도펀트(B, P, As 또는 Sb)를 더 포함할 수 있다. 한 바람직한 실시예에서, 제 1 아일랜드(620)는 일반적으로, 바람직하게는 실리콘 또는 실리콘-게르마늄인 하나 이상의 IVA족 원소를 포함하거나 필수적으로 이루어진다. 실레인계 잉크로 형성될 때, 약간 도핑된 반도체 막은 반도체 층의 실질적으로 전체 두께에서 실질적으로 균일한 비결정 상태에서 농도 프로파일(예를 들어, 반도체 층 두께의 함수로서 도펀트 농도)을 가질 수 있다.
제 1 아일랜드(620)는 위의 설명에 따른 폭과 길이로 형성된 영역을 가진다. 본 발명에 개시된 반도체 피처들의 매끄러운 또는 돔-모양 단면은 반도체 피처들의 제어되고 실질적으로 균일한 등방성 식각(예를 들어, 습식 식각 또는 플라즈마 식각에 의한)을 허용한다. 이것이 본 발명에 개시된 반도체 피처들의 임계 치수들을 감소시키는 단순하고 효과적인 방법을 제공한다.
위에서 개시된 방법들에 따라, 인쇄된(또는 증착된) 및 경화된 아일랜드(620)는 캐리어 이동도 및 게이트 산화물 계면 품질을 향상시키기 위해 순차 측면 고상화(SLS) 및/또는 레이저 결정화에 의해 (재)결정화될 수 있다. 이런 (재)결정화는 TFT 문턱전압 이하 기울기(subthershold slope)를 현저하게 향상시킬 수 있어서(예를 들어, 특성들에 더 급격한 변화를 제공한다), 메모리 셀에 저장된 0과 1 상태 사이에 분리가 더 잘 이루어지게 한다.
도 6b는 제 1 아일랜드(620) 상에 유전체 층(630)의 형성을 도시한다. 유전체 층(630)(터널 유전체 층)은, 위에서 개시한 대로, 산화제 및/또는 질화제(예를 들어, 이산소, 오존, 물, 증기, 이질소, 아산화 질소, 산화 질소, NO, 암모니아, 이의 조합 등)를 함유하는 분위기에서 열 산화 또는 다른 종래 방법(예를 들어, 플라즈마 향상 화학적 기상 증착(PE-CVD), 저압 CVD, 증기압 CVD, 고압 CVD, ALD 또는 증발)에 의해 형성될 수 있다.
유전체 층(630)은 20Å 내지 600Å 또는 그 안의 값들의 임의의 범위(예를 들어, 30 내지 300Å 또는 50 내지 200Å 등)의 두께를 가질 수 있다. 스테인리스 강 호일 기판의 사용에 의해 가능한 고온 공정들은 뛰어난 문턱전압 이하에서 기울기(subthreshold swing), 캐리어 이동성 및 데이터 보유로 해석하는 더 낮은 결함률, 또는 계면 상태의 더 낮은 수/농도 및 누설전류를 포함하는 상당히 향상된 터널 유전체 특성을 가능하게 한다.
본 공정의 상당한 장점은 인쇄된 제 1 아일랜드(620)는 매끄러운 및/또는 돔-유사 단면 모양을 가질 수 있어서, 증착 또는 열 산화를 통해 제 1 아일랜드(620) 위에 유전체(630)(예를 들어, 터널 유전체)의 균일한 형성을 허용한다. 따라서, 산화물 성장을 방해하거나 후속 재료들의 균일한 증착에 대해 바람직하지 않은 문제들을 일으킬 수 있는 날카로운 모서리를 피한다. 따라서, 향상된 누설 및/또는 파괴에 의해 게이트 유전체를 가로질러 국소적으로 향상된 전기장을 통해 데이터 기억 손실에 대한 특정한 오류 모드들이 거의 제거된다. 이런 데이터 기억 손실은 (플로팅) 게이트가 아일랜드의 가장자리 위를 가로지르는 지점에서 발생하는 경향이 있다.
도 6b에 도시된 대로, 본 발명의 방법은, 바람직하게는 제 1 아일랜드(620)에 직각으로, 제 1 아일랜드(620) 및 유전체 층(630) 사이에 제 2 아일랜드(640)를 형성하는 단계를 더 포함할 수 있다. 도 6b는 그 위에 제 2 아일랜드(640)를 가진 제 1 아일랜드(620)의 단면도를 도시한다.
제 2 아일랜드(640)는 플로팅 게이트로 작동하고 위에서 개시된 기술들에 따라 및/또는 제 1 아일랜드(620)에 대해 형성될 수 있다. 제 2 아일랜드(640)는, 예를 들어, 적절한 전구체(예를 들어, 금속 나노입자들 또는 유기금속 화합물(들), 도핑된 분자 및/또는 나노입자계 실리콘 잉크(들), 규화물 전구체 잉크(들) 등)를 인쇄함으로써 형성될 수 있다. 다양한 실시예들에서, 제 2 아일랜드(640)(플로팅 게이트)는 인쇄된 재료를 포함할 수 있고 인쇄된 제 2 아일랜드(640)는 매끄러운 및/또는 돔-모양 단면을 가진다. 제 2 아일랜드(640)는 일반적으로 그 위에 금속 규화물 및/또는 내화 금속을 갖거나 갖지 않은 도핑된 폴리실리콘을 포함할 수 있다. 한 실시예에서, 제 2 아일랜드(640)는 도핑된 IVA족 원소(예를 들어, N-형 도펀트를 함유하는 폴리실리콘)를 포함한다. 바람직하게는, N-형 도펀트는 인을 포함한다. 도핑된 실리콘 잉크의 사용이 더 필요할 수 있고 도핑된 실리콘 잉크의 사용은 다결정 실리콘을 형성하고 및/또는 충분한 전기적 특성들(예를 들어, 도전성)을 얻도록 도펀트를 활성화하기 위해 고온 어닐링 및/또는 레이저 조사에 의해 이득을 얻을 수 있다.
위에서 개시한 방법들에 따라, 제 2 아일랜드(640)가 인쇄된(또는 증착된) 및 경화된 반도체 재료를 포함하는 경우, 반도체 아일랜드는 캐리어 이동도 및 게이트 산화물 계면 품질을 향상시키기 위해 순차 측면 고상화(SLS) 및/또는 레이저 결정화에 의해 (재)결정화될 수 있다. 이런 (재)결정화는 TFT 문턱전압 이하 기울기(subthershold slope)를 현저하게 향상시킬 수 있어서(예를 들어, 특성들에 더 급격한 변화를 제공한다), 메모리 셀에 저장된 0과 1 상태 사이에 분리가 더 잘 이루어지게 한다.
제 2 아일랜드(640)가 실리콘 재료를 포함하는 경우, 실리콘 아일랜드(640)는 실리콘 재료 위에 형성된 금속 규화물 층을 더 포함할 수 있다. 니켈, 코발트, 팔라듐, 백금, 티타늄, 텅스텐 및 몰리부덴으로 이루어진 그룹으로부터 선택된 규화물 형성 금속은 위에서 개시한 기술들에 따라 실리콘 재료 위에 증착되고 어닐링될 수 있다. 또한, 제 2 아일랜드(640)는 하나 이상의 금속 규화물 전구체 재료(예를 들어, 본 발명에 개시된 대로, 인쇄에 적합한 용매 또는 용매 혼합물 속의 규화물-형성 금속 전구체 및 실리콘 전구체)를 포함하는 잉크를 인쇄함으로써 형성될 수 있는 실질적으로 균질한 금속 규화물을 포함할 수 있다.
또한, 씨드층 전구체는 기판(600) 및 유전체 층(630) 위에 인쇄될 수 있고 플로팅 게이트 금속(예를 들어, Ag, Au, Cu, Pd, Pt 등)이 씨드층 위에 전해도금 또는 무전해도금될 수 있다. 일부 실시예들에서, 씨드층은 도금 공정 이전에 활성화, 환원 및/또는 어닐링 단계를 필요로 할 수 있고 및/또는 활성화, 환원 및/또는 어닐링 단계로부터 이득을 얻을 수 있다. 따라서, 제 2 아일랜드(640)를 형성하는 단계는 기판(600)과 유전체 층(630) 위에 씨드층을 인쇄한 후, 씨드층 위에 플로팅 게이트 재료를 전해도금 또는 무전해도금하는 것을 포함할 수 있다. 다른 실시예들에서, 제 2 아일랜드(640)는 팔라듐, 텅스텐 및 몰리부덴으로 이루어진 그룹으로부터 선택된 내화 금속을 포함한다. 또 다른 실시예에서, 제 2 아일랜드(640)는 알루미늄을 포함한다.
금속- 또는 실리콘-함유 잉크는 위에서 개시된 대로, 종래 및/또는 다른 공지된 공정에 의해 건조될 수 있다. 예를 들어, 전구체 잉크들은 용매 및/또는 휘발성 첨가제를 제거하는데 충분한 온도와 시간 동안 그 위에 인쇄된 전구체 잉크를 함유하는 기판을 가열함으로써 건조될 수 있다. 잉크로부터 건조된 전구체 재료는 전기적 및/또는 물리적 특성들(예를 들어, 도전성, 지형, 전기이동 및/또는 식각 저항, 스트레스 및/또는 표면 스트레인 등)을 향상시키고 하부 유전체 층(630)에 대한 접착력을 향상시키는데 충분한 온도와 시간 동안 추가로 어닐링될 수 있다.
한 실시예에서, 제 2 아일랜드(640)는 제 2 아일랜드(640) 위에 산화물층(도시되지 않음)을 형성하기 위해 (위에서 개시한 대로, 예를 들어, 건식 또는 습식 열 산화에 의해) 산화될 수 있다(예를 들어, 돔-모양 제 2 아일랜드가 경화된 후). 열 산화물층은 제 2 아일랜드(640)를 노출하고 제 2 아일랜드(640)의 피처 크기(예를 들어, 길이, 폭 및 높이)를 감소시키기 위해 (예를 들어, 등방성 식각에 의해) 제거될 수 있다(위 참조). 제 1 아일랜드(620) 위에 유전체(630)(예를 들어, 산화물)의 노출 부분들은 열 산화물과 동시에 식각될 수 있다. 또한, 제 2 아일랜드(640)는 그 위에 산화물층을 미리 형성하지 않고 등방성으로 식각될 수 있어서, 제 2 아일랜드(640)의 피처 크기에 감소를 일으킨다. 제 2 아일랜드(640)가 열적으로 산화되지 않거나 유전체(630)가 산화물 유전체가 아닌 경우, 제 2 층(64)에 인접한 제 1 아일랜드(620) 위의 유전체(630)의 노출 부분은 도 6b에 도시된 대로, 개별 식각 단계에 의해 제거될 수 있다.
도 6b에 도시된 대로, 소스 및 드레인 터미널(621 및 622) 및 채널 영역(623)은 제 1 아일랜드(620)에 형성될 수 있다. 한 실시예에서, 도핑된 유전체 층(도시되지 않음)은 제 1 및 제 2 아일랜드(620 및 640)를 포함하는 기판 위에 패턴화되거나 블랭킷 증착될 수 있다. 다른 실시예에서, 도핑된 유전체 층이 인쇄(예를 들어, 잉크젯 인쇄 또는 스크린 인쇄)될 수 있다. 기판 및 그 위의 구조들은 도펀트를 제 1 아일랜드(620)의 영역들 속에 확산하기 위해 뒤이어 가열되어, 소스 및 드레인 터미널(621 및 622)을 형성한다. 반도체 층(620)의 영역들이 도핑(예를 들어, 제 2 아일랜드(640)에 의해 형성된 플로팅 게이트를 위한 소스 및 드레인 터미널일 수 있는 구조들(621 및 622))되는 반면, 반도체 층(620)의 일부인 채널 영역(623)은 도핑되지 않은 상태로 존재한다. 제 2 아일랜드(640)가 (폴리)실리콘을 포함하는 경우, 도펀트는 도핑된 유전체로부터 제 2 아일랜드(640) 속으로 확산되어, 도핑된 게이트 구조를 형성한다.
또한, 소스 및 드레인 터미널(621 및 622)은 플로팅 게이트(640)에 인접한 반도체 층(620)의 영역들을 노출하는 마스크 층(예를 들어, 포토레지스트 마스크)을 형성하고 마스크 층 및 임의적으로, 마스크로서 제 2 아일랜드(640)를 사용하여 하부 반도체 층(620)의 노출된 영역 속에 이온들을 주입함으로써 형성될 수 있다.
도 6c에 도시된 대로, 게이트 유전체 층(650)은 제 2 아일랜드(640) 위에 형성될 수 있다. 게이트 유전체 층이 열 산화에 의해 형성되는 경우, 게이트 유전체 층(650)이 소스 및 드레인 터미널(621 및 622) 위에 형성된다. 도 6c는 게이트 유전체 층(650) 위에 컨트롤 게이트(660)의 형성을 또 도시한다. 도 6c는 도 6d에 도시된 구조의 축 A-A'를 따라 단면도이다.
게이트 유전체 층(650)은, 비록 블랭킷 증착(및 임의적 어닐링)에 의해 형성될 수 있지만, 위에서 개시한 대로, 제 2 아일랜드(640) 및 제 1 아일랜드(620)(예를 들어, 소스 및 드레인 터미널(621 및 622)의 임의의 노출 부분들의 습식 또는 건식 열 산화에 의해 형성될 수 있다. 한 바람직한 실시예에서, 제 2 아일랜드(640)는 매끄러운 및/또는 돔-모양 단면을 가져서, 하부의 전기적으로 활성인 피처의 균일한 두께 및 거의 완전한 피복성을 갖도록 하기 위해 산화 공정에 의해 그 위에 산화물층이 형성되게 한다. 게이트 유전체 층(650)은 20Å 내지 400Å 또는 그 안의 값들의 임의의 범위(예를 들어, 30 내지 300Å 또는 50 내지 200Å 등)의 두께를 가질 수 있다. 그러나, 플로팅 게이트(640)가 도체에 연결되지 않아야 하기 때문에, 게이트 유전체 층(650) 아래 플로팅 게이트(640)의 임의의 일부를 식각하거나 노출할 필요가 없다(비록 제 1 아일랜드(620)에 소스 및 드레인 터미널을 노출하는 개구부들이 존재해야 함).
또한, 게이트 유전체 층(650)은 위에서 개시한 대로, 다른 종래 기술들(예를 들어, 플라즈마 향상 CVD, 저압 CVD, 증기압 CVD, 고압 CVD, ALD 또는 증발)에 의해 형성될 수 있다. 따라서, 다양한 실시예들에서, 게이트 유전체 층(650)을 형성하는 단계는 유전체 층의 플라즈마 또는 저압 화학적 기상 증착, 제 2 아일랜드(640)의 표면의 열 산화 또는 제 2 아일랜드(640) 상에 유전체 전구체들의 화학적 욕조 증착을 포함할 수 있다.
도 6c는 게이트 유전체 층(650) 상에 및 플로팅 게이트(640)의 일부 또는 전부 및 반도체 층(620)의 부분(예를 들어, 소스 및 드레인 터미널(621 및 622)의 각각)의 형성을 추가로 도시한다. 바람직하게는, 컨트롤 게이트(600)의 폭과 길이는, 주로 컨트롤 게이트(660)와 플로팅 게이트(640) 사이의 결합을 최대화하기 위해, 제 2 아일랜드(플로팅 게이트)의 각각의 폭과 길이에 비해 더 큰 것이 바람직하다. 도 6d를 참조하여 볼 수 있듯이, 컨트롤 게이트(660)의 폭 및/또는 길이(바람직하게는 길이) 중 적어도 하나는 제 1 아일랜드(트랜지스터층)(620)의 폭 및/또는 길이(바람직하게는 길이) 중 적어도 하나와 실질적으로 동일할 수 있다. 또한, 제 1 아일랜드(트랜지스터 층)(620)의 폭 및/또는 길이(바람직하게는 폭) 중 적어도 하나는 플로팅 게이트(640)의 폭 및/또는 길이(바람직하게는 폭) 중 적어도 하나와 실질적으로 동일할 수 있다.
컨트롤 게이트(660)는 위에서 개시한 방법들에 의해 형성될 수 있다. 컨트롤 게이트(660)는 게이트 유전체 층(650), 플로팅 게이트(640) 및 반도체 층(620)의 부분 상에(on or over) 적절한 전구체(예를 들어, 금속 나노입자들 또는 유기금속 화합물(들), 도핑된 분자 및/또는 나노입자계 실리콘 잉크(들), 규화물 전구체 잉크(들) 등)를 인쇄함으로써 형성될 수 있다. 컨트롤 게이트(660)는 제 1 및/또는 제 2 아일랜드(620 및 640)에 대한 것과 동일한 또는 유사한 기술들에 의해 형성될 수 있다.
도 6c에 도시된 대로, 유전체 층(650)은 컨트롤 게이트(660)에 의해 노출된 소스 및 드레인 터미널(621 및 622)의 영역들로부터 부분적으로 제거된다. 컨트롤 게이트(660)가 형성된 후, 유전체 층(650)의 노출 영역들은 마스크로서 컨트롤 게이트(660)를 사용하는 종래 방법(예를 들어, 실리콘 산화물에 선택적인 등방성 습식 식각 또는 비등방성 건식 식각)에 의해 식각될 수 있다. 유전체 층(650)의 제거는 소스 및 드레인 터미널들에서 아일랜드(620)의 표면의 부분들을 노출한다.
도 6e는 규화물-형성 금속(670)의 증착을 도시하며, 컨트롤 게이트(660) 상에 규화물 층 및 소스 및 드레인 터미널(621 및 622)에 대한 컨택들을 형성한다.
다양한 실시예들에서, 규화물-형성 금속(670)은 (유기)금속 화합물들, 착물들 및 클러스터들뿐만 아니라 금속 나노입자들을 포함할 수 있는 규화물-형성 금속 또는 이에 대한 전구체를 함유하는 잉크로 제조된 인쇄된 재료를 포함할 수 있고(위에서 개시한 대로, 금속은 위에서 논의된다), 공지된 화합물들, 착물들, 클러스터들 및/또는 금속들의 나노입자들을 포함할 수 있다. 이런 금속 화합물들, 착물들, 클러스터들 및/또는 나노입자들에 포함되거나 이와 혼합된 리간드들, 패스베이트제들, 착물화 종들 및/또는 배위종들 또는 다른 종들은 잉크의 추가 가공에 의해 전기적으로 활성인 막을 제공할 수 있는 임의의 것일 수 있다.
규화물-형성 금속(670) 전구체(및/또는 금속 배선을 형성하기 위한 씨드층)를 인쇄하는 단계는 위에서 개시한 인쇄 기술들 중 임의의 것을 포함할 수 있다(금속들은 위에서 논의된다). 또한, 금속(670)을 패터닝하는 단계는 금속의 전구체를 코팅 또는 인쇄하는 단계 및 금속을 레이저 조사에 국소적으로 노출하는 단계를 포함할 수 있어 조사된 부분은 노출된 영역에서 용해도 특성들을 변화시킨다.
특정 실시예들에서, 규화물 금속은 니켈, 코발트, 팔라듐, 백금, 티타늄, 규화물, 텅스텐 및 몰리부덴으로 이루어진 그룹으로부터 선택된다. 증착된 후, 규화물 금속은 도 6f에 도시된 대로, 규화물 층(671)과 규화물 컨택(672, 673)을 형성하기 위해 어닐링된다. 컨트롤 게이트(660)가 매끄러운 및/또는 돔-모양 단면을 갖는 경우, 규화물(671)은 실질적으로 균일한 두께를 가지며 컨트롤 게이트(660)를 완전히 덮도록 형성될 수 있다. 또한, 규화물-형성 금속 층은 매끄러운 또는 돔-모양 단면을 가진 전체 게이트 구조 위에 등각적으로 증착될 수 있다.
다른 실시예에서, 배선 금속은 위에서 개시한 대로, 금속 씨드층 상에 벌크 도체(예를 들어, Co, Ni, Cu, Pd 등)를 선택적으로 증착(예를 들어, 전해도금 또는 무전해도금에 의해)함으로써 금속 규화물(671-673)의 형성에 의해 얻은 금속(예를 들어, Pd)의 씨드층 상에 도금되고, 인쇄되거나 또는 레이저로 쓰일 수 있다.
예시적 다이오드 및 이의 제조 방법
본 발명의 다른 태양은 박막 다이오드 및 박막 다이오드를 제조하는 방법에 관한 것이고, 이의 단계들은 도 7a-7c에 도시된다. 바람직한 실시예들은 쇼트키 다이오드 및 이의 제조 방법을 포함한다. 그러나, 본 발명에 개시된 방법들은 다른 형태의 다이오드(예를 들어, 이미지 센서, 무선 디바이스 등에 사용하기 위한 p-n 다이오드, 제너 다이오드 등)를 형성할 수 있다. 박막 다이오드는 하나 이상의 매끄러운 및/또는 돔-모양 단면을 가진 하나 이상의 층을 가질 수 있어서, 통상적으로(예를 들어, 리소그래피적으로) 형성된 다이오드 구조보다 그 위에 형성된 층들의 더욱 균일하고 등각인 증착 또는 성장을 허용하고 상기한 대로 다른 장점들을 허용한다.
도 7c는 예시적 박막 다이오드(예를 들어, 쇼트키 다이오드)의 단면도를 도시한다. 예시적 박막 다이오드는 그 위에 유전체 층(710)을 가진 반도체 기판(700) 위에 많이 n-도핑된 반도체 층(720)을 포함할 수 있다. 많이 도핑된 층(720)은 결정화된 IVA 족 원소-함유 재료(예를 들어, Si 및/또는 Ge)를 포함하는 것이 바람직하다. 하나 이상의 N-도핑되고 바람직하게는 결정화된 반도체 층(730)은 많이 도핑된 층(720)상에 형성될 수 있다. 금속 층(740)(예를 들어, 위에서 개시된 Al, Al 합금, Ni, Ag 또는 다른 금속(들)은 하나 이상의 적게 N-도핑된 반도체 층(730) 상에 형성된다. 예시적 박막 다이오드(들)에 관한 추가 세부 내용들은 도 7c에 도시된 박막 다이오드를 형성하는 예시적 방법들의 다음 설명에 나타날 것이다.
도 7a에 도시된 대로, 예시적 방법은 다이오드(예를 들어, 쇼트키 다이오드)에서 다른 기능성 층들의 형성 이전에, 많이 도핑된 반도체 층을 먼저 형성 또는 증착하는 단계를 포함한다. 다이오드는 반도체 기판(700) 위에 많이 n-도핑된 반도체 층(720)을 먼저 형성함으로써 형성될 수 있다. 기판(700)은 일반적으로 종래의 기계적 지지 구조를 포함하며, 위에서 개시한 대로, 전기적으로 불활성이거나 활성일 수 있고, 하나 이상의 장점 및/또는 바람직한 전기적 및/또는 광학적 특성들을 더 포함할 수 있다. 기판이 금속 시트 및/또는 호일을 포함하는 경우에, 디바이스는 인덕터, 커패시터 및/또는 다른 디바이스를 더 포함할 수 있고 이 방법은 금속 기판으로부터 인덕터 및/또는 커패시터를 형성하는 것을 더 포함할 수 있다. 기판(700)은 통상적으로 형성되거나 증착된 산화물층 및/또는 질화물층(710)(예를 들어, 실리콘 산화물, 실리콘 질화물)과 같은 증착 표면상에 유전체 재료를 갖는 것이 바람직하다.
많이 도핑된 반도체 층(720)은 위에서 개시한 대로 기판(700)(유전체 층(710)을 포함) 위에 반도체 잉크 조성물(예를 들어, Si 및/또는 Ge와 같은 비결정 IVA 족 원소-함유 재료와 같은 (폴리)실레인 전구체를 포함하는 잉크)을 인쇄(예를 들어, 잉크젯 인쇄)하고 건조하고 잉크 조성물을 경화/어닐링함으로써 형성되는 것이 바람직하다. 또한, 위에서 개시한 대로, 많이 도핑된 반도체 층(720)을 통상적으로 증착(예를 들어, 증발, 물리적 기상 증착, 원소 표적의 스퍼터링 또는 화학적 기상 증착[예를 들어, PECVD, LPCVD, ALD, 블랭킷 증착, 증발 등]에 의해)할 수 있다. 잉크 조성물은 약 1018 내지 약 1021 atoms/cm3의 농도로 도펀트(P, As 또는 Sb와 같으나 P가 바람직한 n-형 도펀트일 수 있음)를 더 포함할 수 있다. 또한, 도펀트는 반도체 층(720)이 증착된 후 반도체 층(720) 속에 삽입될 수 있다. 다른 실시예에서, 반도체 층은 여기서 및 위에서 개시한 기술들에 의해 p-형 도펀트(예를 들어, B 또는 BF3)로 많이 도핑될 수 있다.
증착 후, 잉크 조성물은 비결정, 수소첨가된 도핑 또는 도핑되지 않은 반도체(예를 들어, a-Si:H) 층을 형성하기 위해서 위에서 개시한 대로, (일반적으로 반도체 전구체를 가교, 올리고머화 및/또는 폴리머화 및/또는 평균 분자량을 증가 및/또는 조성물의 휘발성을 감소하는데 충분한 시간 동안 건조된 잉크를 가열 및/또는 어닐링하여) 건조되고 경화될 수 있다. 경화가 수행된 후, 많이 도핑된 반도체 층(720)은 도핑된 다결정(예를 들어, 폴리실리콘) 막을 형성하기 위해 부분적으로 또는 실질적으로 완전하게 결정화될 수 있다. 많이 도핑된 반도체 층(720)은 추가 층들을 뒤이어 증착하기 전에 결정화되는 것이 바람직하다.
많이 도핑된 반도체 층(720)의 막 두께는 다이오드의 전기 특성들을 최적화하도록 선택될 수 있다. 많이 도핑된 반도체 층(720)에 대한 전형적인 두께들은 약 10, 25, 50 또는 100nm 내지 약 200, 500 또는 1000nm 또는 그 안의 값들의 임의의 범위일 수 있다. 또한, 많이 도핑된 반도체 층(720)은 적어도 5, 8 또는 10㎛, 50, 100 또는 200㎛ 이상 또는 그 안의 값들의 임의의 범위의 폭을 가질 수 있다. 많이 도핑된 반도체 층(720)은 적어도 1, 2, 5, 10 또는 20㎛, 20, 50, 또는 100㎛ 이상 또는 그 안의 값들의 임의의 범위의 길이(많이 도핑된 반도체 층(720)의 길이 치수가 도 7a-7c에 도시되지 않는다)를 가질 수 있다.
그런 후에, 도 7b에 도시된 대로, 하나 이상의 도핑된(바람직하게는 n-도핑된) 반도체 층(730)은 많이 도핑된 반도체 층(720) 위에 유사하게 증착되거나 인쇄된다. 적게 도핑된(바람직하게는 하나의 반도체 층) 반도체 층(730)은 위에서 개시된 기술들에 따라 형성된다. 다양한 실시예에서, 적게 도핑된 반도체 층들(730)은 하나 이상의 IVA 족 원소들(예를 들어, 실리콘 및/또는 게르마늄)과 같은 적게 도핑된 반도체 재료를 포함하거나 필수적으로 이루어질 수 있으며, ~1016 내지 ~5x1018 atoms/cm3의 농도로 n-형 도펀트(P, As 또는 Sb)를 더 포함할 수 있다. 또한, 위에서 개시한 대로, 많이 도핑된 반도체 층(720)을 통상적으로 증착(예를 들어, 증발, 물리적 기상 증착, 원소 표적의 스퍼터링 또는 화학적 기상 증착[예를 들어, PECVD, LPCVD, ALD, 블랭킷 증착, 증발 등]에 의해)할 수 있다.
반도체 전구체 잉크(예를 들어, (폴리)실레인 전구체를 함유)로 형성될 때, 적게 도핑된 반도체 막은 반도체 층의 전체 두께 거의 전체를 통해 실질적으로 균일한 비결정 상태의 농도 프로파일(예를 들어, 반도체 층 두께의 함수로서 도펀트 농도)을 가질 수 있다. 한 바람직한 실시예에서, 적게 도핑된 반도체 층들(730)은 일반적으로 하나 이상의 IVA 족 원소, 바람직하게는 실리콘 또는 실리콘-게르마늄을 포함하거나 필수적으로 이루어진다.
하나 이상의 적게 도핑된 반도체 층들(730)에 대한 전형적인 두께들은 약 10, 25, 50 또는 100nm 내지 약 200, 500 또는 1000nm 또는 그 안의 값들의 임의의 범위일 수 있다. 막 두께는 다이오드의 전기적 특성들을 최적화하도록 선택될 수 있다. 또한, 적게 도핑된 반도체 층(730)은 적어도 5, 8 또는 10㎛, 50, 100 또는 200㎛ 이상 또는 그 안의 값들의 임의의 범위의 폭을 가질 수 있다. 하나 이상의 적게 도핑된 반도체 층(730)은 적어도 1, 2, 5, 10 또는 20㎛, 20, 50, 또는 100㎛ 이상 또는 그 안의 값들의 임의의 범위의 길이(하나 이상의 적게 도핑된 반도체 층(730)의 길이 치수가 도 7a-7c에 도시되지 않는다)를 가질 수 있다.
하나 이상의 적게 도핑된 반도체 층들(730)은 퍼니스 어닐링 또는 레이저 결정화에 의해 결정화될 수 있고 (및 바람직하게는, 도펀드의 일부 또는 거의 전부가 활성화될 수 있다). 인쇄된(또는 증착된) 및 반도체 층(720 및 730)은 캐리어 이동도를 향상시키기 위해 순차 측면 고상화(SLS) 및/또는 레이저 결정화에 의해 추가로 (재)결정화될 수 있다.
도 7c에 도시된 대로, 금속 층(740)은 일반적으로 위에서 개시된 기술들에 따라 도핑된 반도체 층(730) 위에 금속 전구체 잉크 조성물을 인쇄 또는 증착함으로써 하나 이상의 적게 도핑된 반도체 층들(730) 위에 형성될 수 있다(금속들은 위에서 논의된다). 또한, 씨드 금속 층은 도 7b에 도시된 구조의 노출 표면들 상에 인쇄 또는 증착 또는 형성될 수 있고 도전성 금속은 금속 층(740)을 형성하기 위해 (임의적으로 실리콘의 박층이 증착될 때 금속 규화물을 형성하기 위해 뒤이어 열 처리 또는 어닐링과 함께) 그 위에 선택적으로 도금, 증착 또는 인쇄될 수 있다. 다른 실시예들에서, 금속 층(740)은 위에서 개시된 방법들에 따라 형성될 수 있다(금속들은 위에서 논의된다). 개시된 실시예들에서, 많이 도핑된 반도체 층(720)의 적어도 일부는, 많이 도핑된 반도체 층(720)에 대한 컨택 및/또는 금속 배선을 형성하는 것을 용이하게 하기 위해, 적게 도핑된 반도체 층(730) 및 금속 층(740)의 형성 후 노출된 상태로 있게 된다.
상세한 설명을 기초로 다른 형태들의 다이오드를 제조하는 것은 당업자의 능력 내이다. 예를 들어, N-i-P 및 P-i-N 다이오드("i"는 고유 반도체 층을 의미한다), N 및 P 층들 중 적어도 하나가 비교적 적게 도핑된 하부층 및 비교적 많이 도핑된 하부층을 포함하고, 이들 중 임의의 것이 그 위 및/또는 그 아래 상부층 및/또는 하부층을 가질 수 있는 N-P 및 P-N 다이오드 및 이의 변형(예를 들어, P-N--N+ 다이오드)이 고려된다. 도 7a-7c에 도시된 예시적 구조들의 하나 이상은 이들의 치수가 감소될 수 있다(도 8a-8c의 상기 논의 참조). 또한, 본 발명에 개시된 예시적 트랜지스터들은 만일 트랜지스터의 소스/드레인 터미널(예를 들어, 소스)이 금속 배선을 사용하여 게이트와 전기적으로 연결되는 경우 다이오드로서 쉽게 구성될 수 있다.
본 발명의 실시예들은 매끄러운 및/또는 돔-모양 단면을 가진 유전체, 도체 및/또는 반도체 층들 및/또는 구조들을 가진 전기적으로 활성인 디바이스들(예를 들어, 커패시터, 트랜지스터, 다이오드, 플로팅 게이트 메모리 셀 등)에 관한 것이다. 본 발명은 또한 전기적으로 활성인 피처들 및 구조들을 형성하기 위해 반도체, 금속 및/또는 유전체 전구체를 포함하는 잉크 조성물을 증착 또는 인쇄(예를 들어, 잉크젯 인쇄)함으로써 이런 디바이스들을 형성하는 방법들을 포함한다. 실시예들은 날카로운 단차들을 만나지 않고 매끄러운 변화를 허용하는 매끄러운 및/또는 돔-모양 종단면을 가진 구조들을 제공하여, 증착하는 동안 피처 균열을 예방하고 뒤이어 증착된 구조들의 더욱 완벽한 단차 피복성을 허용할 수 있다. 또한, 매끄러운 및/또는 돔-모양 종단면들은 열 산화에 의해 구조들 위에 산화물 층들의 균일한 성장 및 등방성 식각에 의해 구조들의 전체 표면의 거의 균일한 식각 속도들을 허용한다. 본 발명에 개시된 방법들로 얻은 산화물층들은 하부 전기적으로 활성인 피처의 균일한 두께 및 거의 완벽한 피복성을 가질 수 있다. 거의 완벽한 피복성은 간단한 등방성 식각에 의해 전기적으로 활성인 구조(예를 들어, 게이트 또는 채널 층)의 임계 치수를 감소시키는 효과적인 방법을 허용한다. 개시된 방법은 하부의 전기적으로 활성인 피처들의 임계 및 비임계 치수들의 보존, 감소 및/또는 개선된 균일성을 허용한다.
본 발명의 특정 실시예들의 상기한 설명은 예시와 설명을 위해 제공되었다. 이런 설명은 포괄적이거나 본 발명을 개시된 정확한 형태로 제한하려는 것이 아니고 여러 변형과 변화는 상기 교시의 면에서 가능하다. 실시예들은 본 발명의 원리와 이의 실제 응용분야들을 잘 설명하기 위해 선택되고 개시되어, 당업자가 본 발명과 고려하는 특정 용도에 적합한 대로 다양하게 변화된 다양한 실시예들을 잘 사용하게 한다. 본 발명의 범위는 이에 첨부된 청구항 및 이의 균등물에 의해 정해진다.

Claims (35)

  1. a) 표면을 가진 기판;
    b) 기판 표면상에 매끄럽고, 돔-모양 단면을 가진 제 1 전기 활성층; 및
    c) 제 1 전기 활성층 위에 제 2 전기 활성층을 포함하는 전기 활성 디바이스.
  2. 제 1 항에 있어서,
    제 1 전기 활성층은 반도체 층을 포함하는 전기 활성 디바이스.
  3. 제 2 항에 있어서,
    반도체 층은 수소첨가된 실리콘 및/또는 게르마늄을 포함하는 전기 활성 디바이스.
  4. 제 1 항에 있어서,
    제 1 전기 활성층은 금속 층을 포함하는 전기 활성 디바이스.
  5. 제 1 항에 있어서,
    제 1 전기 활성층 위에 유전체 층을 더 포함하는 전기 활성 디바이스.
  6. 제 5 항에 있어서,
    유전체 층은 실질적으로 균일한 두께를 가진 열적으로 성장된 산화물을 포함하는 전기 활성 디바이스.
  7. 제 1 항에 있어서,
    제 2 전기 활성층은 매끄러운 및/또는 돔-모양 단면을 가진 전기 활성 디바이스.
  8. 제 7 항에 있어서,
    제 2 전기 활성층은 제 2 반도체 층을 포함하는 전기 활성 디바이스.
  9. 제 8 항에 있어서,
    제 2 반도체 층은 수소첨가된 실리콘 및/또는 게르마늄을 포함하는 전기 활성 디바이스.
  10. 제 1 항에 있어서,
    제 2 전기 활성층은 금속-함유층을 포함하는 전기 활성 디바이스.
  11. 제 10 항에 있어서,
    제 1 및 제 2 전기 활성층 중 적어도 하나는 (i) 실리콘 및 (ii) 그 위에 금속 규화물을 포함하는 전기 활성 디바이스.
  12. 제 1 항에 있어서,
    디바이스는 트랜지스터이고, 제 1 전기 활성층은 채널 영역을 포함하는 반도체 층인 전기 활성 디바이스.
  13. 제 1 항에 있어서,
    디바이스는 커패시터이고, 제 1 전기 활성층은 제 1 금속 층을 포함하고 커패시터는 (i) 제 1 전기 활성층 및 (ii) 제 2 전기 활성층 또는 기판이 도전성 표면 재료를 갖는 경우, 기판 사이에 유전체 층을 더 포함하는 전기 활성 디바이스.
  14. 제 13 항에 있어서,
    제 2 전기 활성층은 반도체 층 및/또는 제 2 금속 층을 포함하는 전기 활성 디바이스.
  15. 제 13 항에 있어서,
    유전체 층은 실질적으로 균일한 두께를 가진 열 산화물을 포함하고 제 1 및 제 2 전기 활성층 사이에 있는 전기 활성 디바이스.
  16. 제 1 항에 있어서,
    디바이스는 다이오드이고 제 1 전기 활성층은 제 1 반도체 층을 포함하고 제 2 전기 활성층은 금속 층 또는 제 1 반도체 층과 다른 특성들을 가진 제 2 반도체 층을 포함하는 전기 활성 디바이스.
  17. 제 16 항에 있어서,
    제 1 반도체 층은 수소첨가된 실리콘 및/또는 게르마늄을 포함하는 전기 활성 디바이스.
  18. 제 16 항에 있어서,
    제 2 전기 활성층은 금속 층을 포함하고 금속 층은 Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Zn, Cd 또는 이의 조합으로 이루어진 그룹으로부터 선택되는 전기 활성 디바이스.
  19. 제 16 항에 있어서,
    제 2 전기 활성층은 제 1 전기 활성층과 직접 물리적으로 접촉되어 있는 전기 활성 디바이스.
  20. 제 1 항에 있어서,
    디바이스는 플로팅 게이트 메모리 셀이고, 제 1 전기 활성층은 채널 영역 및 채녈 영역에 인접한 소스 및 드레인 터미널을 포함하는 제 1 반도체 층이고, 제 2 전기 활성층은 제 2 반도체 층을 포함하고 디바이스는 제 1 전기 활성층과 제 2 전기 활성층 사이에 터널 유전체 층을 더 포함하는 전기 활성 디바이스.
  21. a) 기판상에 하나 이상의 제 1 반도체 및/또는 금속 전구체를 포함하는 하나 이상의 소정의 특성을 가진 제 1 잉크를 인쇄하는 단계;
    b) 매끄러운, 돔-모양 단면을 가진 제 1 전기 활성층을 형성하기 위해 제 1 전구체(들)를 경화하는 단계; 및
    c) 제 1 전기 활성층 위에 제 2 전기 활성층을 형성하는 단계를 포함하여 전기 활성 디바이스를 제조하는 방법.
  22. 제 21 항에 있어서,
    하나 이상의 제 1 전구체는 제 1 잉크 조성물의 1 내지 40중량%의 양으로 존재하는 방법.
  23. 제 22 항에 있어서,
    하나 이상의 제 1 전구체는 (폴리)실레인, (폴리)저메인, (폴리)저마실레인 및 실리콘 및/또는 게르마늄의 나노입자들로 이루어진 그룹으로부터 선택되는 방법.
  24. 제 23 항에 있어서,
    상기 (폴리)실레인, (폴리)저메인 및 (폴리)저마실레인은 (i) 적어도 15개 실리콘 및/또는 게르마늄 원자들 및 (ii) 수소를 가진 종들로 필수적으로 이루어지는 방법.
  25. 제 22 항에 있어서,
    하나 이상의 제 1 전구체는 Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Zn, Cd 또는 이의 조합으로 이루어진 그룹으로부터 선택된 금속의 화합물, 착물, 클러스터 및/또는 나노입자들을 포함하는 방법.
  26. 제 22 항에 있어서,
    잉크 조성물은 하나 이상의 소정의 특성이 2 내지 100cP의 점도를 포함하는 하나 이상의 제 1 전구체가 용해되는 용매를 더 포함하는 방법.
  27. 제 22 항에 있어서,
    인쇄하는 단계는 기판상에 소정의 패턴에서 잉크 조성물을 잉크젯 인쇄, 그라비 인쇄, 오프셋 리소그래피, 스크린 인쇄, 플렉소그래피 또는 플렉소그래피 인쇄, 마이크로스포팅, 펜-코팅, 스텐실링, 스탬핑, 주사기 분배, 펌프 분배, 스프레이-코팅, 슬릿 코팅, 추출 코팅, 또는 매니스커스 코팅을 포함하는 방법.
  28. 제 26 항에 있어서,
    잉크 조성물을 인쇄하는 단계는
    a) 고정된 기능성 패턴을 형성하기 위해 하나 이상의 제 1 전구체를 침전시키는 단계; 및
    b) 하나 이상의 제 1 전구체를 경화하기 이전에 용매를 실질적으로 증발시키는 단계를 포함하는 방법.
  29. 제 28 항에 있어서,
    하나 이상의 제 1 전구체를 경화하는 단계는 하나 이상의 제 1 전구체를 상기 고정된 기능성 패턴에 의해 형성된 제 1 전기 활성층을 형성하는 제 1 전기 활성 재료로 변환시키는 방법.
  30. 제 26 항에 있어서,
    상기 용매는 3개까지의 C1-C4 알킬기에 의해 치환된 C5-C10 알케인 또는 C5-C10 모노- 또는 바이사이클로알케인을 포함하는 방법.
  31. 제 28 항에 있어서,
    하나 이상의 제 1 전구체를 침전시키는 단계는 상기 잉크를 UV 방사선으로 조사하는 단계를 포함하는 방법.
  32. 제 21 항에 있어서,
    열 산화물 층을 형성하기 위해 제 1 전기 활성층을 열적으로 산화하는 단계를 더 포함하는 방법.
  33. 제 32 항에 있어서,
    열 산화물 층을 제거하여 제 1 전기 활성층의 폭을 감소시키는 단계를 더 포함하는 방법.
  34. 제 21 항에 있어서,
    제 2 전기 활성층은 매끄러운, 돔-모양 단면을 갖는 방법.
  35. 제 21 항에 있어서,
    폭을 줄이기 위해 제 1 전기 활성층을 등방성으로 식각하는 단계를 더 포함하는 방법.
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