FR2515875A1 - Circuit de chaine de transistors a effet de champ - Google Patents
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Abstract
L'INVENTION CONCERNE LES CIRCUITS DE COMMUTATION A TRANSISTORS A EFFET DE CHAMP. DANS UN CIRCUIT COMPORTANT UNE CHAINE D'AU MOINS DEUX TRANSISTORS A EFFET DE CHAMP CONNECTES EN SERIE, ET DANS LEQUEL LA CAPACITE DE LA CHARGE EST DU MEME ORDRE DE GRANDEUR QUE LES CAPACITES PARASITES AUX CONNEXIONS ENTRE LES TRANSISTORS, UNE AUGMENTATION UNIFORME DES LARGEURS DE CANAL NE PERMET PAS DE REDUIRE NOTABLEMENT LE RETARD DE COMMUTATION. CONFORMEMENT A L'INVENTION, ON DIMINUE NOTABLEMENT LE RETARD DE COMMUTATION EN AUGMENTANT LES LARGEURS DE CANAL W6 A W1 DES TRANSISTORS T2 A T7 LE LONG DE LA CHAINE, DANS LA DIRECTION ALLANT DE LA BORNE DE SORTIE 314 VERS LA BORNE D'ALIMENTATION 311. APPLICATION AUX CIRCUITS LOGIQUES CMOS.
Description
La présente invention concerne les circuits à transistors à effet de champ
(TEC) et elle s'applique aux circuits à transistors à effet de champ à grille isolée du type employant une chaîne de transistors connectés en série entre deux bornes du circuit. De nombreux circuits à TEC à grille isolée bien connus et largement utilisés, tels que des portes NON-ET à
entrées multiples et des décodeurs série, nécessitent l'uti-
lisation d'une chaîne série de deux transistors, ou plus, connectés en série entre une borne de sortie et une borne d'alimentation Chaque transistor dans la chaîne comporte une électrode de grille connectée de façon à recevoir un signal d'entrée, et un canal de conduction connecté en série avec celui des autres transistors de la chaîne Lorsque tous
les transistors dans la chaîne sont amenés à l'état conduc-
teur par des signaux d'entrée appropriés, la borne de sortie
est "tirée" vers la tension présente sur la borne d'alimenta-
tion Un problème relatif aux circuits qui utilisent une chaî-
ne de transistors consiste en ce que lorsque le nombre de
transistors de la chaîne est supérieur à deux, le temps néces-
saire pour que la borne de sortie atteigne sa tension finale après que tous les transistors de la chaîne ont été commutés à l'état conducteur, devient excessif pour de nombreuses
applications qui nécessitent des vitesses de commutation éle-
vées Le retard de commutation de tels circuits dépend du temps nécessaire pour que la capacité de la charge, sur la
borne de sortie, et les capacités parasites sur les conne-
xions de source/drain des transistors de la chaîne se déchar-
gent (ou se chargent) par des chemins de décharge (ou de
charge) respectifs qui sont formés par les canaux de conduc-
tion des transistors de la chaîne Bien que la résistance du
canal de conduction d'un TEC à grille isolée à l'état conduc-
teur soit relativement faible par rapport à celle d'un TEC à grille isolée à l'état bloqué, les résistances combinées des canaux à l'état conducteur de plusieurs transistors connectés en série sont suffisantes pour produire des temps de décharge (ou de charge) excessifs pour les capacités parasites et la
capacité de la charge.
Une technique couramment utilisée pour réduire le retard de commutation dans un circuit utilisant une chaîne de transistors consiste à réduire la résistance du canal à l'état conducteur des transistors de la chaire, en augmentant uniformément leurs largeurs de canal de conduction Bien que cette technique réduise le retard de commutation dans les applications dans lesquelles la capacité de charge sur la borne de sortie du circuit est très supérieure aux capacités parasites aux connexions de source/drain dans la chaîne, la technique est en défaut dans de nombreuses applications dans lesquelles la capacité de la charge est du même ordre de
grandeur que les capacités parasites Dans ces dernières.
applications, une augmentation uniforme des largeurs des transistors de la chaîne conduit à une réduction faible ou
nulle du retard de commutation.
Une autre technique connue pour réduire le retard de commutation dans un circuit ayant une longue chaîne de transistors consiste à établir des circuits supplémentaires en parallèle avec la chaîne pour décharger rapidement la capacité de la charge sous l'effet d'une chute de tension prédéterminée aux bornes d'une partie de la chaîne Cette
dernière technique présente le défaut de nécessiter des cir-
cuits supplémentaires pour être mise en oeuvre et, par con-
séquent, d'augmenter le coût de fabrication d'un circuit qui
utilise la technique.
On a donc besoin d'un dispositif qui réduise le retard de commutation dans un circuit à TEC à grille isolée
comportant une chaîne de plus de deux transistors, qui con-
vienne pour les applications dans lesquelles la capacité de la charge présente dans le circuit est du même ordre de grandeur que la capacité parasite à une connexion source/ drain dans la chaîne, et qui ne nécessite pas de circuits supplémentaires. Conformément à l'invention, un circuit à TEC à grille isolée comporte des moyens de charge connectés entre
une borne de sortie et une borne destinée à recevoir une pre-
mière tension d'alimentation, et une chaîne de transistors ayant chacun une grille et un canal de conduction, la chaîne
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est connectée entre la borne de sortie et une autre borne destinée à recevoir une seconde tension d'alimentation; et les conductances à l'état conducteur des canaux de conduction d'au moins trois des transistors de la chaîne augmentent dans la direction allant de la borne de sortie vers l'autre borne.
Dans un mode de réalisation de l'invention, un cir-
cuit à TEC à grille isolée comporte une chaîne de transistors
entre la borne de sortie et l'autre borne, la chaîne compre-
nant au moins trois transistors, chacun d'eux ayant un canal de conduction d'une largeur spécifiée qui est connecté en série avec ceux des autres transistors de la chaîne, et ayant un gradient positif des largeurs de canal de conduction dans la direction allant de la borne de sortie vers l'autre borne,
pour réduire le retard de commutation du circuit.
L'invention sera mieux comprise à la lecture de la
description qui va suivre de modes de réalisation et en se
référant aux dessins annexés sur lesquels: La figure 1 est un schéma d'une porte NON-ET CMOS dynamique à 5 entrées; La figure 2 est une vue en plan d'un transistor à effet de champ à grille isolée; La figure 3 est une vue en plan d'une configuration de circuit intégré correspondant au circuit de la figure 1, conforme à l'art antérieur; La figure 4 est un graphique montrant la relation entre le temps de décharge d'une chaîne uniforme de six
transistors et la largeur de canal de conduction des transis-
tors de la chaîne, les différentes courbes représentant diverses valeurs de la capacité de la charge; La figure 5 est un graphique qui montre la relation entre le temps de décharge d'une chaîne de six transistors ayant des largeurs de canal de conduction qui varient de façon linéaire, et le pourcentage de variation de la largeur
du canal de conduction par transistor, les différentes cour-
bes représentant diverses valeurs de la capacité de la char-
ge; La figure 6 est un graphique qui montre la relation entre le temps de décharge d'une chaîne de six transistors
ayant des largeurs de canal de conduction à variation expo-
nentielle, et le paramètre de variation,), les deux courbes représentant respectivement deux valeurs différentes de la capacité de la charge La figure 7 est une vue en plan d'une configuration de circuit intégré correspondant au circuit de la figure 1,
sous la forme d'un mode de réalisation préféré de l'inven-
tion; et La figure 8 est un schéma d'une porte OU-ET CMOS
dynamique, de type 5432.
On va maintenant considérer la figure 1 sur
laquelle on voit un circuit à TEC à grille isolée, 100, uti-
lisant une chaîne de transistors, qui se présente sous la
forme d-une porte NON-ET dynamique à 5 entrées du type métal-
oxyde-semiconducteur complémentaire (CMOS) Le circuit com-
prend un transistor de charge Tl, à canal p, dont le canal de conduction est connecté entre une borne d'alimentation 102 destinée à recevoir une tension d'alimentation VDD, et une borne de sortie 103 L'électrode de grille 104 de Tl reçoit
un signal d'horloge de pré-charge Le circuit comprend éga-
lement une chaîne de six transistors à canal n, T 2, T 3, T 4, T 5, T 6 et T 7, dont les canaux de conduction sont connectés
en série entre la borne de sortie 103 et une borne d'alimen-
tation 101 qui est destinée à recevoir une tension d'alimen-
tation VSS Chacune des électrodes de grille 105 à 109 de T 2 à T 6 reçoit un signal d'entrée respectif Le transistor T 7 fait fonction de dispositif de commutation de masse pour
isoler le reste du circuit par rapport à la borne d'alimenta-
tion VSS pendant la période de pré-charge L'électrode de
grille 110 de T 7 reçoit également le signal d'horloge de pré-
charge Le substrat du transistor à canal p Tl est connecté à la borne d'alimentation VDD, tandis que les substrats des transistors à canal N T 2 à T 7 sont tous connectés à la borne d'alimentation V S. Une capacité de la charge, désignée par CC Hest associée à la borne de sortie 103 Cette capacité comprend les capacités de jonction de drain de Tl et T 2, les capacités
réparties de câblage et les capacités d'entrée d'autres cir-
cuits connectés à la borne de sortie De plus, chacune des connexions de transistors,111 à 115, le long de la chaîne, comporte une capacité parasite associée et ces capacités sont respectivement désignées par C 1, CP 2 ' Cp 3, Cp 4 et Cp 5 Ces capacités comprennent les capacités de jonction de source et de drain des transistors connectés aux connexions Pendant la période de pré-charge, lorsque le signal d'horloge de précharge est à un niveau logique "VO" d'environ VSS, Tl est à l'état conducteur, T 7 est à l'état bloqué et CCH est chargeà environ VDD' Normalement, les signaux d'entrée sur les électrodes de grille 105 à 109 sont également à des niveaux logiques " 1 "i' pendant la période de précharge De ce fait, les capacités parasites C Pl à Cp 5
sont également chargées à environ VDD pendant cette période.
Lorsque la période de pré-charge se termine, le signal d'horloge de précharge passe à un niveau logique " 1 " approximativement égal à VDD, pour faire passer Tl à l'état bloqué et T 2 à l'état conducteur Dans ces conditions,
l'état logique sur la borne de sortie correspond à une fonc-
tion NON-ET des états logiques des signaux d'entrée sur les bornes 105 à 109 Si tous les signaux d'entrée sont à des
niveaux logiques " 1 ", T 2 et T 6 sont amenés dans l'état con-
ducteur, et la borne de sortie est tirée vers un niveau logique " 1 O" 1, approximativement égal à VSS, par les canaux de
conduction des transistors T 2 à T 7.
Le retard de commutation entre l'instant auquel le signal d'horloge de pré-charge et les signaux d'entrée sont
tous à des niveaux logiques " 1 '", et l'instant auquel la bor-
ne de sortie atteint son niveau logique " O " final dépend du temps nécessaire pour la décharge de CCH et C Pl à CP 5, par leurs chemins de décharge respectifs qui sont créés par les canaux de conduction à l'état conducteur de T 2 à T 7 Le temps de décharge pour les capacités présentes dans la chaîne augmente avec des valeurs croissantes des capacités et avec
des valeurs croissantes des résistances des chemins de déchar-
ge respectifs Du fait que les résistances des chemins de décharge sont proportionnelles au nombre de transistors dans ces chemins, le temps de décharge augmente avec des nombres croissants de transistors dans la chaîne Par conséquent, le retard de commutation du circuit augmente avec des nombres
croissants de transistors dans la chaîne.
On va maintenant considérer la figure 2 qui est une vue en plan d'un TEC à grille isolée caractéristique, sous la forme d'un transistor métaloxyde-semiconducteur (MOS), 200 Le transistor comprend une bande de silicium polycristallin 201, ayant un dopage relativement élevé, qui fait fonction d'électrode de grille La bande de silicium polycristallin recouvre une région de volume faiblement dopée, d'un premier type deconductivité, et elle est isolée
de cette région par une couche de dioxyde de silicium rela-
tivement mince (environ 40 nm) dans une région définie 202 et par une région de dioxyde de silicium relativement épaisse (environ 1000 nm) dans d'autres régions La partie de surface de la région de volume qui se trouve directement
au-dessous de la couche d'oxyde mince est le canal de con-
duction du transistor De part et d'autre du canal de con-
duction, et isolées de la bande de silicium polycristallin par la couche d'oxyde épaisse, se trouvent des régions de source et de drain 203 et 204, relativement fortement dopées, qui sont normalement formées par diffusion et qui ont un type de conductivité opposé à celui de la région de volume Des couches de métal 205 et 206 qui établissent un contact électrique avec les régions de source et de drain à travers des fenêtres de contact respectives 207 et 208, font fonction d'électrodes de-source et de drain pour le transistor En général, les électrodes de source et de
drain d'un TEC à grille isolée, qui établissent des conne-
xions électriques avec les extrémités du canal de conduction par l'intermédiaire de régions diffusées respectives, sont
mutuellement interchangeables.
En l'absence d'une polarisation appropriée sur
l'électrode de grille, le canal de conduction a une résis-
tance relativement élevée, de plusieurs centaines de mégohms Cependant, lorsqu'une polarisation appropriée est appliquée à l'électrode de grille, par rapport à la région de volume, de façon à faire passer le transistor à l'état conducteur, le canal de conduction prend une résistance relativement faible La résistance du canal de conduction à l'état conducteur est inversement proportionnelle au rapport entre la largeur de canal, W, et la longueur de canal, L Ce rapport est couramment appelé le rapport de forme ou d'aspect du canal, et on peut le modifier en changeant soit la largeur du canal, soit la longueur du canal Cependant, il est de pratique courante dans la conception des circuits intégrés de fixer la longueur de canal, L, pour tous les transistors dans un circuit donné De ce fait, on modifie normalement la résistance d'un transistor à l'état conducteur en changeant
la largeur W du canal de conduction.
Du fait que chacune des régions diffusées de source et de drain 203 et 204 forme une jonction pn avec la région de volume, une capacité de jonction parasite par rapport à la région de volume est associée à chacune des électrodes de source et de drain La valeur de la capacité de jonction parasite est proportionnelle à l'aire de la région diffusée respective Normalement, les largeurs des régions diffusées de source et de drain sont toutes deux égales à la largeur
du canal de conduction De ce fait, les capacités de jonc-
tion parasites de source et de drain d'un TEC à grille iso-
lée sont proportionnelles à la largeur du canal de conduc-
tion de celui-ci.
On va maintenant considérer la figure 3 qui est une vue en plan d'une configuration 300 du circuit de la figure 1, conformément à l'art antérieur Les bandes de silicium polycristallin 301 à 307 constituent respectivement les électrodes de grille de TI à T 7 Le transistor à canal P Tl est formé sur une région de volume de type n, tandis que les transistors à canal N T 2 à T 7 sont formés sur une région de volume de type p L'électrode de source 308 de Tl
est connectée à une bande de métal 309 qui constitue la bor-
ne de tension d'alimentation VDD' L'électrode de source 310 de T 7 est connectée à une bande de métal 311 qui constitue la borne de tension d'alimentation VSS L'électrode de drain 312 de Tl et l'électrode de drain 313 de T 2 sont toutes deux connectées à une bande de métal 314 qui constitue la borne
de sortie Les connexions en série entre T 2 à T 7 sont réali-
sées en reliant ensemble les régions diffusées de source/ drain appropriées de ces transistors T 2 à T 7 ont de façon caractéristique la même largeur de canal de conduction, W. Comme il a été envisagé ci-dessus, du fait du nom- bre relativement grand de transistors dans la chaine, le retard de commutation du circuit tend à être excessivement long Une technique de l'art antérieur pour réduire le retard de commutation consiste à réduire la résistance à l'état conducteur de T 2 à T 7, en augmentant leurs largeurs de canal de conduction, W Cependant, lorsque la capacité de la charge présente sur la borne de sortie du circuit est
du même ordre de grandeur que chacune des capacités parasi-
tes aux connexions source/drain le long de la chaîne (c'est-
à-dire lorsqu'elle est moins de dix fois supérieure à ces capacités parasites), le fait d'augmenter uniformément d'une certaine valeur les largeurs de canal de conduction des transistors de la chaîne, n'entraîne qu'une réduction faible ou nulle du retard de commutation du circuit Du fait que dans la plupart des applications relatives aux circuits intégrés, la capacité de la charge, qui comprend essentiellement les capacités d'entrée d'autres circuits sur la même puce,est du même ordre de grandeur que l'une quelconque des capacités parasites aux connexions de la chaîne, la technique de l'art antérieur pour réduire le retard de commutation n'a que peu d'effet dans de telles applications.
On va maintenant considérer la figure 4 qui mon-
tre un graphique représentant la relation entre le temps de décharge d'une chaîne de six transistors ayant des largeurs de canal de conduction uniformes, et la largeur du canal de conduction des transistors Les quatre courbes représentées correspondent à quatre valeurs différentes de la capacité de la charge, comme il est indiqué sur chaque courbe La largeur du canal de conduction est normalisée à une largeur
standard de 42,5 pm, et la capacité de la charge est norma-
lisée à la valeur correspondant à la capacité parasite à la connexion de deux transistors ayant la largeur de canal de
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conduction standard ( 0,026 p F) Le temps de décharge de la chaîne est défini comme étant le temps nécessaire pour que la tension sur la borne de sortie passe de VDD ( 5 volts) à VDD/2 Vss/2 ( 2,5 volts), après que tous les transistors de la chaîne ont été placés à l'état conducteur Le graphique montre que lorsque la capacité de la charge est du même ordre de grandeur que la capacité de jonction parasite au point de connexion de deux transistors, le fait d'augmenter
uniformément la largeur du canal de conduction des transis-
tors de la chaîne n'apporte que peu ou pas d'amélioration du temps de décharge de la chaîne Une raison de ce résultat apparement paradoxal tient à ce que le fait d'augmenter les largeurs de canal de conduction des transistors de la chaîne produit simultanément une diminution des résistances des transistors à l'état conducteur et une augmentation des
capacités de jonction source/drain des transistors L'augmen-
tation des capacités de jonction source/drain annule au moins partiellement l'amélioration du temps de décharge que
procure la diminution des résistances à l'état conducteur.
Cependant, même lorsque la capacité de la charge est comparable aux capacités de jonction parasites, on peut
diminuer notablement le temps de décharge d'une chaîne lon-
gue en imposant que les largeurs de canal de conduction des transistors de la chaîne soient choisies de façon à établir un gradient positif des largeurs de conduction de canal le long de la chaîne, dans la direction allant de la borne de
sortie vers la borne d'alimentation On obtient un tel gra-
dient en imposant que le transistor le plus proche de la borne d'alimantation Vss ait la plus grande largeur de canal de conduction, que le second transistor à partir de la borne
d'alimentation Vss ait la seconde largeur de canal de con-
duction, par ordre décroissant, que le troisième transistor à partir de la borne d'alimentation Vss ait la troisième largeur de canal de conduction, par ordre décroissant, et ainsi de suite pour le reste de la chaîne Le transistor le plus proche de-la borne de sortie doit avoir la plus faible largeur de canal de conduction dans la chaîne L'invention est essentiellement destinée à être utilisée dans des chaînes
ayant des transistors dont la longueur de canal de conduc-
tion est uniforme Cependant, l'invention peut également etre utilisée avantageusement dans des chaînes dont les transistors ont une longueur de canal de conduction non uniforme.
On va maintenant considérer la figure 5 qui repré-
sente un graphique montrant-la relation entre le temps de décharge d'une chaîne de six transistors ayant un gradient positif linéaire de largeur de canal de conduction, et la valeur de ce gradient Les quatre courbes représentées correspondent à quatre valeurs différentes de la capacité de la charge, comme il est indiqué sur chaque courbe La valeur du gradient est donnée en pourcentage d'augmentation de la largeur du canal de conduction par transistor, et la
capacité de la charge est normalisée à la valeur de la capa-
cité de jonction parasite à la connexion entre deux transis-
tors ayant des largeurs de canal de conduction de 42,5 pm.
Le graphique montre que dans une chaîne ayant un gradient linéaire de largeur de canal de conduction, le temps de décharge de la chaîne diminue notablement lorsque la valeur
du gradient augmente jusqu'à un certain gradient maximal.
Lorsque la valeur de CCH est faible, le gradient maximal utilisable s'approche asymptotiquement de celui pour lequel
la largeur du canal de conduction du transistor le plus pro-
che de la borne de sortie (largeur de canal de conduction
minimale) devient égale à zéro Pour des valeurs plus éle-
vées de CCH, le gradient maximal utilisable est plus faible.
En pratique, le gradient maximal utilisable est limité par la largeur de canal de conduction minimale que permet
d'obtenir le processus de fabrication utilisé pour la réali-
sation du circuit.
Il faut noter qu'on obtient une diminution du
temps de charge d'une chaîne non pas en augmentant la lar-
geur de certains transistors dans la chaîne, mais au contrai-
re en diminuant conformément à une certaine fonction de variation,les largeurs de canal de conduction de tous les transistors de la chaîne, à l'exception de celui qui est le plus proche de la borne d'alimentation, auquel on donne la il largeur de canal de conduction maximale dans la chaîne Par conséquent, en plus de l'amélioration des performances du circuit, l'invention peut également procurer une réduction
de l'aire de la puce qui est occupée par le circuit.
Pour un gradient donné, on peut encore réduire le temps de décharge de la chaîne en augmentant la largeur de canal de conduction maximale dans la chaîne Une largeur de canal de conduction maximale plus élevée permet également d'utiliser un gradient maximal plus élevé pour la chaîne, mais augmente l'aire de la puce qui est occupée par la chaîne
du circuit.
Pour une largeur maximale donnée du canal de con-
duction, certains types de gradients non linéaires de lar-
geur du canal de conduction sont plus efficaces que des gra-
dients linéaires pour réduire le temps de décharge de la chaîne Par exemple, il est avantageux de faire varier de façon exponentielle les largeurs de canal de conduction selon la relation: Wn An-i W 1 dans laquelle Wl est la largeur de canal de conduction du transistor le plus proche de la borne d'alimentation, Wn est la largeur de canal de conduction du transistor de rang N à partir de la borne d'alimentation, et A est un paramètre de
variation qui est inférieur à l'unité.
On va maintenant considérer la figure 6 qui repré-
sente un graphique montrant la relation entre le temps de
décharge d'une chaîne de six transistors à variation expo-
nentielle, et le paramètre de variation,) Les largeurs de canal de conduction dans la chaîne varient conformément à la relation ci-dessus, avec Wl = 42,5 pm Les deux courbes représentées sur la figure 6 correspondent respectivement aux cas: CCH=l et CCH 3 Dans les deux cas, le temps de décharge diminue tout d'abord pour des valeurs décroissantes de À, il atteint un minimum, puis il augmente pour des valeurs décroissantes de A Dans chaque cas, le temps de décharge minimal est inférieur à celui qu'on peut obtenir avec une variation linéaire, pour la même valeur de Wl La valeur du facteur de variation, %O, pour laquelle le temps de décharge est minimal est donnéepar la relation Cc 1 -( 1/>O)N Wl CH______
A 1 ( 1/A 0)
dans laquelle N est le nombre de transistors dans la chaîne et A est une constante empirique qui est dans la plage de 300 x 10 12 F/cm à 400 x 10 F/cm.
On va maintenant considérer la figure 7 qui repré-
sente une configuration 700 du circuit de la figure 1, sous
la forme d'un mode de réalisation préféré de l'invention.
Les références utilisées dans la configuration de la figure 3 sont également utilisé-es pour-désigner les composants
correspondants de la figure 7 Les largeurs de canal de con-
duction respectives Wl, W 2, W 3, W 4, W 5, et W 6 de T 7, T 6,
T 5, T 4, T 3 et T 2 sont choisies de façon à procurer un gra-
dient exponentiel positif dans la largeur de canal de con-
duction, dans la direction allant de la borne de sortie 314 vers la borne d'alimentation 311 Le facteur de variation 7 est choisi égal à 0,65, de façon à donner un temps de décharge minimal pour une chaîne dans laquelle Wl = 42,5 pm et CCH 0,078 p Avec ce facteur de variation, les valeurs de W 2, W 3, W 4, W 5 et W 6 sont respectivement 27,6 F Im,
1 9 tim, 11,7 pm, 7,6-pm, et 4,9-pm,.
Les connexions entre T 2 à T 7 sont réalisées en
joignant des régions diffusées appropriées de ces transis-
tors Cependant, on peut également réaliser ces connexions
sur d'autres niveaux conducteurs, en établissant des con-
tacts entre de tels niveaux conducteurs et les régions
diffusées appropriées.
Bien que dans le mode de réalisation préféré de l'invention, un gradient de largeur de canal de conduction soit établi sur toute la longueur de la chaîne, on peut
également obtenir dans certains cas des avantages impor-
tants en établissant un gradient sur des transistors successifs, dans une partie seulement de la chaîne Par exemple, dans le circuit de la figure 1, on peut obtenir une diminution notable du temps de décharge de la chaîne en faisant varier les largeurs de-canal de conduction de T 4,
15875
T 5, T 6 et T 7 seulement, et en donnant des largeurs de canal de conduction égales à T 2, T 3 et T 4 Cependant, un gradient
ne s'étendant que sur une partie de la chaîne est générale-
ment moins efficace, pour réduire le temps de décharge de la chaîne, qu'un gradient s'étendant sur la totalité de la chaîne. L'invention est également applicable dans le cas o la chaîne comprend un ou plusieurs groupes de transistors connectés en parallèle On trouve un exemple d'une telle chaîne dans la porte OU-ET CMOS dynamique de type 5432 qui est représentée par le schéma de la figure 8 En considérant maintenant la figure 8, on voit que le circuit 800 représenté sur cette figure utilise une chaîne qui comprend quatre groupes 804, 805, 806 et 807 de transistors à canal n, T 2 à
T 15 connectés en parallèle, et un transistor à canal N indi-
viduel, T 16 Les électrodes de grille de T 2 à T 15 reçoivent des signaux d'entrée respectifs, tandis que l'électrode de
grille de T 16 reçoit le signal d'horloge de pré-charge.
Lorsqu'un ou plusieurs transistors dans chaque groupe et T 16 sont dans l'état conducteur, la borne de sortie est tirée vers Vss par les canaux de conduction de ces transis-
tors En général, le retard de commutation d'une chaîne ayant des transistors en parallèle est plus long que celui d'une chaîne de transistors individuels, du fait que les capacités parasites aux connexions des transistors branchés en parallèle, comme les connexions 808 à 811, sont plus
grandes que celles aux connexions d'une chaîne de transis-
tors individuels Par conséquent, le temps de décharge de la chaîne comportant un ou plusieurs groupes de transistors en parallèle est plus long, bien que la résistance totale dans un groupe de transistors branchés en parallèle puisse
être inférieure à celle d'un transistor individuel.
Comme dans le cas d'une chaîne de transistors individuels, le fait d'augmenter uniformément les largeurs de canal de conduction des transistors d'une chaîne ayant des transistors en parallèle ne procure que peu ou pas d'amélioration du temps de décharge de la chaîne Cependant, on obtient une amélioration importante du temps de décharge en établissant dans une telle chaîne un gradient positif des largeurs de canal de conduction, dans la direction allant de la borne de sortie vers la borne d'alimentation On peut par exemple établir un tel gradient dans la chaîne du circuit de la figure 8 en imposant que T 16 ait la plus grande largeur de canal de conduction dans la chaîne, que T 14 et T 15 aient tous deux la seconde largeur de canal de conduction dans la chaîne, par ordre décroissant, que Tll, T 12 et T 13 aient tous la troisième largeur de canal de conduction dans la chaîne, par ordre décroissant, et ainsi de suite pour le reste de la chaîne Il est également avantageux de faire
varier de façon exponentielle les largeurs de canal de con-
duction, de la manière décrite pour la chaîne de transistors
individuels, bien qu'on puisse également obtenir des réduc-
tions importantes du temps de décharge avec d'autres types
de variation, linéaire ou non linéaire.
L'homme de l'art notera que d'autres modifica-
tions et changements peuvent être apportés aux modes de réalisation décrits Par exemple, les transistors de la chaîne peuvent 8 tre du type de conductivité à canal p au
lieu d'être du type de conductivité à canal N; on peut uti-
liser la chaîne dans un circuit statique au lieu d'un cir-
cuit dynamique; on peut utiliser la chaîne dans un circuit
métal-oxyde-semiconducteur de type p (PMOS) ou dans un cir-
cuit métal-oxyde-semiconducteur de type N (NMOS), au lieu d'un circuit CMOS; et on peut connecter la chaîne entre la borne de sortie et la borne d'alimentation VDD, au lieu de
la connecter entre la borne de sortie et la borne VSS.
15875
Claims (6)
1 Circuit à transistors à effet de champ à grille isolée comprenant des moyens de charge connectés entre une borne de sortie et une borne destinée à recevoir une première tension d'alimentation, et une chaîne de transistors ayant
une grille et un canal de conduction, la chaîne étant connec-
tée entre la borne de sortie et une autre borne destinée à recevoir une seconde tension d'alimentation, caractérisé en ce que les conductances à l'état conducteur des canaux de conduction de trois au moins des transistors (T 2 à T 7) de la chaîne augmentent dans la direction allant de la borne de
sortie ( 314) vers l'autre borne ( 311).
2 Circuit selon la revendication 1, caractérisé en ce que les largeurs de canal de conduction (W 6 à Wl)
augmentent dans ladite direction, pour produire l'augmenta-
tion des conductances.
3 Circuit selon la revendication 2, caractérisé en ce que les transistors de la chaîne ont des longueurs de canal de conduction qui sont uniformes et des largeurs de
canal de conduction qui varient de façon exponentielle.
4 Circuit selon la revendication 3, caractérisé
en ce que les largeurs de canal de conduction des transis-
tors de la chaîne varient de façon exponentielle conformé-
ment à un-facteur de variation A qui est déterminé prati-
quement par la relation: Wl C A 1 ( 1 NA) A i -(i/;) dans laquelle Wl est la largeur de canal de conduction d'un transistor qui est le plus proche de l'autre borne ( 311), CCH est la capacité totale entre la borne de sortie ( 314) et l'autre borne en farads, N est un nombre entier égal au nombre de transistors sur lesquels porte la variation de la largeur de canal, et A est une constante dans la plage de z-12 -12
300 x 10 F/cm à 400 x 10 F/cm.
Circuit selon l'une quelconque des revendica-
tions 1 à 4, caractérisé en ce que l'augmentation des con-
ductances s'étend sur la totalité de la chaîne.
6 Circuit selon l'une quelconque des revendica-
tions 1 à 5, caractérisé en ce que la chaîne comprend un ou plusieurs groupes ( 804 à 807) de transistors, chaque groupe comprenant deux transistors ou plus (par exemple T 8 à T 10) dont les canaux de conduction sont branchés en parallèle.
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