NL8204199A - Verbeteringen aan of betrekking hebbende op fet-keteninrichtingen. - Google Patents
Verbeteringen aan of betrekking hebbende op fet-keteninrichtingen. Download PDFInfo
- Publication number
- NL8204199A NL8204199A NL8204199A NL8204199A NL8204199A NL 8204199 A NL8204199 A NL 8204199A NL 8204199 A NL8204199 A NL 8204199A NL 8204199 A NL8204199 A NL 8204199A NL 8204199 A NL8204199 A NL 8204199A
- Authority
- NL
- Netherlands
- Prior art keywords
- transistors
- series
- terminal
- output terminal
- transistor
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims description 21
- 108010014173 Factor X Proteins 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000019788 craving Nutrition 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000803 paradoxical effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
- 1 - VO 3605
Betr.: Verbeter ingen aan of betrekking hebbende op FET-keteninrichtingen.
De onderhavige uitvinding heeft betrekking op keteninrichtingen net veld-effeet-transistors (FET) en wordt toegepast in keteninrichtingen met gelsoleerde-pcort-veld-effect-transistors (IGFET) van de scort, waar-bi j gebruik is ganaakt van een reeks van in serie met elkaar verbonden 5 transistors, welke reeks is aangesloten tussen twee aansluitingen van de keteninrichting.
In talrijke, algemeen bekende en op ruiirte schaal toegepaste IC3F3Vketeninrichtingen, zoals met meerdere ingangen uitgevoerde NEN-poorten en seriele decodeerketens, is het vereist cm gebruik ta maken 10 van een reeks van twee of meer in serie met elkaar verbonden transistors die is aangesloten tussen een uitgangsaansluiting en een energievoedings-aansluiting. Van elke transistor in de reeks is een pcortelektrode zoda-nig verbonden, dat een ingangssignaal kan worden ontvangen, waarbij een geleidingskanaal in serie is verbonden met dat van de andere transistors 15 in de reeks. Wbnneer alle transistors van de reeks door geschikte ingangs-signalen in de "aan"-toestand worden gebracht, wordt de uitgangsaansluiting "getrokken" naar de spanning van de energievoedingsaansluiting. Bij keteninrichtingen, waarin gebruik is gemaakt van een reeks van transistors bestaat het probleem, dat wanneer het aantal transistors in de reeks 20 groter is dan twee, de tijd die vereist is cm de uitgangsaansluiting zijn uiteindelijke spanning te doen bereiken, nadat alle transistors in de reeks in de "aan"-toestand zijn geschakeld, voor talrijke toepassingen, waarbij hoge schakelsnelheden zijn vereist, ontoelaatbaar groot wordt.
De schakelvertraging van dergelijke keteninrichtingen is afhankelijk van 25 de tijd die vereist is cm de lading van de belastingscapacitantie aan de uitgangsaansluiting, alsodk de parasitaire capacitanties bij de bron/af-voerbegrenzingen van de in de reeks voorkcmende transistors af te voeren (toe te voeren) via de desbetreffende ontladings (ladings) paden, zeals gevormd docar de geleidingskanalen van de in de reeks aanwezige transis-30 tors. Alhoewel een weerstand van een geleidingskanaal van een IGFET die in de "aan"-toestand verkeert betrekkelijk gering is in vergelijking met die van een ΚΕΈΤ die in de "uit"-tcestand verkeert, geeft de ccmbinatie van de "aan"-toestard-kanaalweerstanden van meerdere in serie verbonden transistors een aanleiding tot ontoelaatbare ontladings (ladings) tijden 820 4 1 9 9 % 9 - 2 - voor de belastlngscapacitantie en de parasitaire capacitanties.
Volgens een algeneen toegepaste techniek voor het verminderen van de schakelvertraging in een keteninrichting, waarbij gebruik is ge-maakt van een reeks van transistors, wordt de "aan,,-toestand kanaalweer-5 stand van de transistors die in de reeks aanwezig zijn, vennirderd door de breedte van hun geleidingskanalen uniform te vergroten. Alhcewel het met deze techniek' mogeiijk is an de schakelvertraging te verminderen voor die toepassingen, waarbij de belastingscapad±tanfJs aan de uitgangsaan-sluiting van de keteninrichting aanzienlijk groter is dan de parasitaire 10 capacitanties bij de bron/afvoer begrenzingen in de reeks, voldoet deze techniek niet in talrijke toepassingen, waarbij de belastlngscapacitantie dezelfde grootte-orde heeft als de parasitaire capacitanties. Bij laatst-bedoelde toepassingen geeft een uniforms vergroting van de breedten van de in de reeks aanwezige transistors nauwelijks of geen vermindering van 15 de schakelvertraging.
Volgens een andere bekende techniek voor het verminderen van de schakelvertraging in een keteninrichting, waarin gebruik is gemaakt van een large reeks van'transistors, worden ketenvoorzieningen in parallel-. verband toegevoerd aan de reeks teneinde, wanneer een vcorafbepaalde span-20 ningsval over een gedeelte van de reeks is ontstaan, de belastingscapaci-tantie snel te ontladen. Aan deze laatstbedoelde techniek kleeft het be-zwaar, dat extra ketenvoorzieningen zijn vereist, hetgeen betekent, dat de fabricagekosten van een keteninrichting, waarin deze techniek wordt toegepast, worden verhoogd.
25 Aldus bestaat behoefte aan keteninrichtingen, waarbij de scha kelvertraging in een IGFET-keteninrichting met een reeks van meer dan twee transistors wordt verminderd en welke keteninrichting zich leent voor die toepassingen, waarbij de belastlngscapacitantie die (¾) de keteninrichting is aangesloten, eenzelfde grootte-orde heeft als de parasitai-30 re capacitanties, zoals aanwezig bij de bron/afvoergrenzen in de reeks, terwijl geen extra ketenvoorzieningen zijn vereist.
Volgens de uitvinding is in een ICT’ET-keteninrichting, waarbij belasting-vormende middelen zijn gekoppeld tussen een uitgangsaansluiting en een aanslriting voor het ontvangen van een eerste bedrij fsspanning, 35 alsock voorzien van een reeks van transistors die elk een poort- en een geleidingskanaal bezitten, deze reeks gekoppeld tussen de uitgangsaansluiting en een andere aansluiting voor het ontvangen van een tweede be- 820 4.199 * » - 3 - drijfsspanning, waarbij de conductanties, geldend in de "aan"-toestand van de geleidingskanalen van terrainste drie transistors in de reeks, in de richting gaande vanaf de uitgangsaansluiting naar de genoemde andere aansluiting tcenemen.
5 In een andere uitvoeringsvorm van de uitvinding is een reeks van transistors aangebracht tussen de uitgangsaansluiting en de andere aansluiting, welke reeks teirainste drie transistors bevat, elk met een geleidingskanaal met een gespecificeerde breedte en dat in serie is ver-bonden net die van andere transistors in de reeks, waarbij, gaande in de 10 richting vanaf de uitgangsaansluiting naar de genoemde andere aansluiting, een positieve gradient wat de geleidingskanaal.breedten betreft, bestaat.
De uitvinding zal in het onderstaande nader worden toegelicht onder verwij2ing naar de tekening, waarin : fig. 1 een schema weergeeft van een dynamische CMDS-NEN-poort 15 met vijf ingangen; fig. 2 een bovenaanzicht weergeeft van een veld-effect-transis-tor met gexsoleerde poort; fig. 3 een bovenaanzicht weergeeft van een geintegreerde keten-configuratie van de keteninrichting volgens fig. 1 en volgens de bekende 20 techniek; fig. 4 een grafische voorstelling geeft ter illustratie van de relatie tussen de ontladingstijd van een zes transistors cmvattende reeks en de geleidingskanaalbreedte van de in de reeks aanwezige transistors, waarbij de verschillende kranmen representatief zijn voor ver-25 schillende waarden van de belastingscapacitantie ; fig. 5 een grafische vcorstelling geeft ter illustratie van de relatie tussen de ontladingstijd van een zes transistors omvattende reeks met lineair geschaalde geleidingskanaalbreedten en de procentuele verandering in de geleidingskanaalbreedte per transistor, waarbij de 30 verschillende kranmen representatief zijn vcor de verschillende waarden van de belastingscapacitantie; fig. 6 een grafische voorstelling geeft ter illustratie van de relatie van de ontladingstijd van een zes transistors cmvattende reeks met exponentieel geschaalde geleidingskanaalbreedten en de schaalpara- v 35 meter Λ , waarbij de twee kranmen representatief zijn voor twee verschillende waarden van de belastingscapacitantie; fig. 7 een bovenaanzicht weergeeft van een geintegreerde keten- 8204199 « · - 4 - configuratie van de keteninrichting volgens fig. 1 en gebracht in een voorkeursuitvoeringsvorm van de uitvinding; en fig. 8 een schema weergeeft van een CMOS dynamische 5432 CF-M-poort. Zoals in fig. 1 is aangegeven is in een IGFET-keteninrichting 5 100 gebruik gemaakt van een reeks van transistors/ waarbij een complemen-frai rp-nvafaal -nvyr?p-halfgp-l.Qider (CMOS) dynamische NEN-poort met vijf in-gangen is gevormd. De keteninrichting cravat een p-kanaalbelastingstran-sistor Tl, waarvan het geleidingskanaal is aangesloten tussen een voedings-energie-aansluiting 102 voor het ontvangen van een voedingsspanning VDD' 10 en een uitgangsaansluiting 103. De pcortelektrode 104 van de transistor Tl ontvangt een een voorlading gevend klcksignaal. De keteninrichting omvat verder een reeks van zes n-kanaal transistors T2, T3, T4. T5, T6 en T7, waarvan de geleidingskanalen in serie zijn verbonden tussen de uitgangsaansluiting 103 en een voeriingsenergieaansluitlng 101, die is be-15 doeld cm een voedingsspanning Vgg te ontvangen. De pcortelektroden 105 -109 van de transistors T2 - T6 ontvangen elk een desbetreffend ingangs-signaal. De transistor T7 fungeert als een aardschakelaar, waardcor het resterend gedeelte van de keteninrichting ten opzichte van de Vgs-voe-dingsaansluiting wordt geisoleerd tijdens de voorladingsperiode. De 20 pcortelektrode 110 van de transistor T7 ontvangt eveneens het voorlading-gevende kloksignaal. Het lichaam van de p-kanaaltransistor Tl is verbonden met de V^-voedingsaansluiting, terwijl de lichanen van de n-kanaal-transistors T2 - T7 alle zijn verbonden met de Vgg-voedingsaansluiting.
De uitgangsaansluiting 103 heeft een bijbehorende belastings-25 capacitantie die is aangeduid door C^. Deze capacitantie cravat de bron-junctiecapacitanties van de transistors Tl en T2, parasitaire capacitanties van bedrading en de ingangscapacitanties van andere ketens die met de uitgangsaansluiting zijn verbonden. Bovendien behcort bij elk van de tran-isistorkoppelingen 111 - 115 langs de reeks gaande, een parasitaire capa-30 citantie die respectievelijk is aangeduid door C^, C^y Cp4 en Cpg.
Deze capacitanties cmvairten de bron- en afvoerjunctiecapacitanties van de transistors die (¾) de desbetreffende koppelingen zijn aangesloten.
Gedurende de voorladingsperiode en wanneer het voorlading-ge-vende kloksignaal een logisch "0"-niveau bezit van ongeveer Vgs, verkeert 35 de transistor Tl in de "aan"-toestand, verkeert de transistor T7 in de "uit"-toestand, terwijl de capacitantie wordt geladen tot ongeveer Vpjy Normaliter hebben de ingangssignalen, zoals aangelegd aan de poort- 8204199 4 Λ - 5 - elektroden 105 - 109 eveneens een logisch "1 "-niveau gedurende de voor-ladingsperiode. De parasitaire capacitanties Cp^ - Cp5 worden daardoor gedurende die periode eveneens geladen tot ongeveer V^.
Bij beeindiging van de voorladingsperiode kcmt het een vcorla-5 ding-gevend kloksignaal op een logisch "1 "-niveau van ongeveer waardcor de transistor T1 in de "uit"-toestand en de transistor T2 in de "aan"-toestand wordt gebracht. In deze situatie is de logische toe-stand aan de uitgangsaansluiting een NEN-functie van de logische toestan-den van de ingangssignalen, zoals aanwezig op de aansluitingen 105 - 109.
10 Indien alle ingangssignalen zich bevinden op het logische "1"-niveau, zijn de transistors T2 - T6 in de "aan"-toestand gebracht en de uitgangsaansluiting wordt getrdkken naar een logisch "0 "-niveau van ongeveer Vgg en wel via de geleidingskanalen van de transistors T2 - T7.
De schakelvertraging die optreedt tussen de tijd waarop het 15 een voorlading-gevende kloksignaal en de ingangssignalen alle een logisch "1 "-niveau bezitten en de tijd waarop de uitgangsaansluiting hat uitein-delijke dagische "0"-niveau heeft bereikt, is afhankelijk van de tijd, waarin de capacitanties en Cpi - Cp^ kunnen ontladen via hun desbe-treffende ontladingspaden, zoals gevormd door de "aan"-toestand van de 20 geleidingskanalen van de transistors T2 - T7. De ontladingstijd voor de capacitanties van de reeks neemt toe naarroate de waarden van de capacitan-ties en de waarden van de weerstanden van hun desbetreff ende ontladingspaden toeneiren. Aangezien de weerstanden van de ontladingspaden evenre-dig zijn net het aantal transistors dat in zulke paden vcorkant, neemt 25 de ontladingstijd toe naannate het aantal transistors in de reeks toenesrct. De schakelvertraging van de keteninrichting neenrt aldus toe naarmate het aantal van transistors in de reeks toeneenrt.
In fig. 2 is weergegeven een bovenaanzicht van een typer ende ΙΟΕΈΤ in de vorm van een metaal-oxyde halfgeleider (MOS) transistor 200.
30 De transistor anvat een betrekkelijk sterk gedoteerde strook 201 van polysilicium, welke dienst doet als de poortelektrode. De polysilicium-strook bevindt zich op een licht gedoteerd iriassagedeelte van het ene ge-leidbaarheidstype en· is ten opzichte daarvan geisoleerd door middel van een betrekkelijk dunne(~"400 Angstrom) laag siliciunt-dioxyde in een gede-35 finieerd gebied 202 en een betrekkelijk dik ( ^ 10.000 Angstrom) gebied van siliciundioxyde in andere gebieden. Het oppervlaktegedeelte van het massagebied dat zich rechtstreeks order de dunne oxydelaag bevindt, is 8204199 - 6- het geleidingskanaal van de transistor. Aan de twee zijden van het gelei-dingskanaal en door de dikke oxydelaag geisoleerd ten opzichte van de strode polysilicium, bevinden zich de betrekkelijk sterk gedoteerde bron-en afveergebieden 203 en 204, die normaliter zijn gevormd door diffusie 5 en waarvan het geleidbaarheidstype tegengesteld is aan dat van het massa-gebied. De metalen lagen 205 en 206, die elektrisch zijn verbonden met de bron- en afveergebieden via de respectievelijke contactvensters 207 en 208, fungeren als de bron- en afvoerelektrcden van de transistor. In het alge-meen geldt, dat de bron- en afvoerelektroden van een IGFET, die via hun 10 desbetreffende, gediffundeerde gebieden elektrische verbindingen vormen met de uiteinden van het geleidingskanaal, met elkaar kunnen warden ver-wisseld.
Bij. afwezigheid van een geschikt gekozen hulpspanning op de . poortelektrode, bezit het geleidingskanaal een betrekkelijk hoge weer-15 stand van enige honderden megohms. Wanneer echter een met betrekking tot het massagebied geschikt gekozen hulpspanning wordt aangelegd aan de poortelektrcde, waardoor de transistor in de "aan"-toestand wordt gescha-keld, wordt de weerstand van het geleidingskanaal betrekkelijk gering.
De weerstand van het geleidingskanaal geldend voor de "aan"-toestand is 20 omgekeerd evenredig net de verhouding tussen de kanaalbreedte W en de kanaallengte L. Deze verhouding wordt algemeen aangeduid als de normaal aspectverhouding en deze kan warden gewijzigd door ofwel de kanaalbreedte ofwel de kanaallengte te veranderen. Het is echter algemeen gebruik-kelijk bij het ontwerpen van geintegreerde ketens cm de kanaallengte L 25 een vaste waarde te geven voor alle transistors in een gegevenketenin-richting. Daaran wordt de ”aan"-weerstand van een transistor normaliter gewijzigd door de geleidingskanaalbreedte W te veranderen. Aangezien de door diffusie gevormde, als bron en afvoer fungerende gebieden 203 en 204, elke een pn-junctie vormen met het massagebied, behoort bij elk 30 van de bron- en afvoerelektrcden een parasitaire junctiecapacitantie net betrekking tot het massagebied. De greotte van de parasitaire junctiecapacitantie is evenredig met de grootte van het gebied van het desbetreffende, gediffundeerde gebied. Normaliter zijn de breedten van de als bron en afvoer fungerende, gediffundeerde 'cpbieden beide gelijk aan de 35 breedte van het geleidingskanaal. De parasitaire bron- en afvoerjunctie-capacitanties van een IGFET zijn daardcor evenredig met de geleidingskanaalbreedte van de IGFET.
8204199 - 7 - *
Fig. 3 geeft een bovenaanzicht van een configurable 300 van de in fig. 1 weergegeven keteninrichting volgens de bekende techniek. De uit polysilicium bestaande stroken 301 - 307 fungeren als de respectievelijke poortelektrcden T1 - T7. De p-kanaaltransistor T1 is gevomri boven het nr 5 type massagebied, terwijl de n-kanaaltransistors T2 - T7 zijn gevorrrd op het p-type massagebied. De bronelektrode 308 van de transistor Tl is ver-bonden met een metalen strook 309 die fungeert als de voedingsspan-rdngsaansluiting. De bronelektrode 310 van de transistor T7 is verbonden met een metalen strook 311 die fungeert als de Vgg voedingsspanningsaanr 10 sluiting. De afvoerelektrode 312 van de transistor Tl en de afvoerelek-trode 313 van de transistor T2 zijn beide verbonden met een metalen. strook 314 die als de uitgangsaansliilting fungeert. De serieverbindingen tussen de transistors T2 - T7 zijn gevormd door de desbetreffende, door diffusie gevormde bron/afvoergebieden van die transistors bij elkaar te IS voegen. Typerend' is, dat alle transistors T2 - T7 dezelfde geleidings-kanaalbreedte w bezitten.
Zoals in iiet voorafgaande ‘is uiteengezet bestaat de tendentie, dat de schakelvertraging van de keteninrichting ontoelaatbaar groot wordt als gevolg van het betrekkelijk grote aantal transistors dat in de 20 reeks aanwezig is. Volgens een bekende techniek voor het verminderen van de schakelvertraging wordt de " aan" -weerstand van de transistors T2 - T7 verminderd en wel doordat de geleidingskanaalbreedten W daarvan worden vergroot, Wanneer echter de belastingscapacitantie van de uitgangsaanslui-ting van de keteninrichting eenzelfde orde van grootte heeft (minder dan 25 een factor van tien groter dan) als van de parasitaire capacitanties bij de bron/afvoerkoppelingen gaande langs de reeks, zal een uniforme ver-groting van de geleidingskanaalbreedten van de transistors nauwelijks of geen vermindering van de schakelvertraging van de keteninrichting tot gevolg hebben. Aangezien bij de meeste. geintegreerde keteninrichtingen, zo-30 als deze worden toegepast, de belastingscapacitantie die primair is be-paald door de ingangscapacitanties van de andere ketens op dezelfde chip, van dezelfde grcotte-orde is als een willekeurige van de parasitaire capacitanties bij de koppelingen in de reeks, biedt de bekende techniek voor het verminderen van de schakelvertraging voor dergeli jke toe-35 passingen weinig soulaas.
De in fig. 4 weergegeven grafische voorstelling is illustra-tief voor de relatie tussen de ontladingstijd van een reeks van zes tran- 8204199 -8.-.
sistors net uniforms geleidingskanaa3.breed.ten en de geleidingskanaalbreed-• te van de transistors. Vier weergegeven kronmen zijn representatief voor vier verschillende waarden van de belastingscapacitantie die bij elke kronme zijn aangegeven. De geleidingskanaalbreedte is genorraaliseerd tot 5 een standaardbreedte van.42,5 ^um en de belastingscapacitantie is genor-maliseerd met betrekking tot de parasitaire capacitantie bij de kcppe-ling van twee transistors met de standaardgeleidingskanaalbreedte (0,026 pf). De ontladingstijd van de reeks is gedefinieerd als de tijd, waarin de spanning aan de uitgangsaansluiting vanaf de waarde (5 V) de waar-10 de Vj^/2 (2,5 V) heeft bereUct, nadat alia transistors van de reeks in de "aan"-toestand zijn gebracht. Uit de grafiek blijkt, dat wanneer de belastingscapacitantie dezelfde grootter-orde heeft als de parasitaire junc-tiecapacitantie bij de koppeling van twee transistors, het uniform ver-groten van de geleidingskanaalbreedte van de transistor in de reeks nauwe-15 lijks of geen verbetering geeft ten aanzien van de ontladingstijd van de reeks. Een reden voor dit cgenschijnlijke paradoxale resultaat is, dat het vergroten van de geleidingskanaalbreedten van de transistor van de reeks gepaard gaat met een vermindering van de "aan"-weerstanden van de transistors en een vergroting van de bron/ afvoer junctiecapacitanties van de tran-20 sistors. Een vergroting van de bron/afvoerjunctiecapacitanties doet de verbetering ten aanzien van de ontladingstijd en verkregen door de vermindering van de "aan"-weerstanden tenminste gedeeltelijk teniet.
Zelfs wanneer de belastingscapacitantie vergelijkbaar is met de parasitaire junctiecapacitanties kan de ontladingstijd van een lange 25 reeks echter in belangrijke mate worden verminderd door als vereiste te stellen, dat de geleidingskanaalbreedten van de in de reeks aanwezige transistors worden geschaald, zodat gaande langs de reeks in de richting vanaf de uitgangsaansluiting naar de voedingsenergie-aansluiting een po-sitieve gradient wat de geleidingskanaalbreedte betreft, bestaat. Een 30 dergelijke gradient wordt verkregen door het vereiste te stellen, dat de transistor die zich het dichtst bevindt bij de voedingsaansluiting de grootste geleidingskanaalbreedte bezit, de tweede, hierop volgende transistor de op een na grootste geleidingskanaalbreedte bezit, de derde, hieropvolgende transistor de op twee na grootste geleidingskanaalbreed-35 te bezit enz voor het resterend gedeelte van de reeks. Voor de transistor die zich het dichtst bij de uitgangsaansluiting bevindt bestaat het vereiste, dat deze de kleinste geleidingskanaalbreedte in de reeks bezit.
8204199 -9-.
De onderhavige uitvinding is in eerste aanleg bedoeld om te worden toegepast in resksen, waarin transistors voorkanen met een uniforms geleidingska-naallengte. De uitvinding kan echter tevens met voordeel worden toegepast in reeksen met transistors, waarvan de geleidingskanaallengten niet 5 uniform zijn.
In fig. 5 is een grafische voorstelling weergegeven ter illu-stratie van de relatie tussen de ontladingstijd van een reeks met zes transistors met een positieve, lineaire geleidingskanaalbreedte gradient en de grootte van die gradient. Vier weergegeven krcranen zijn represen-10 tatief voor vier verschillende waarden van de belastingscapacitantie, welke waarden bij deze kratmen zijn aangegeven. De grootte van de gradient is aangegeven als een procentuele toename van de geleidingskanaa l.breedte per transistor en de belastingscapacitantie is genormaliseerd met betrek-king tot de parasitaire j unctiecapacitantie bij de koppeling tussen twee 15 transistors met geleidingskanaaIbreedten van 42,5 ^unu Uit de grafiek blijkt, dat in een reeks net een lineaire geleidingskanaa Ibreedtegradient, de ontladingstijd van de reeks in sterke mate afneerat wanneer de grootte van de gradient tot een of andere maximunwaarde toeneerat. Wanneer de waarde van de belastingscapacitantie klein is, nadert het maximum van 20 de bruikbare gradient asymptotisch tot de waarde, waarbij de geleidings-kanaalbreedte Van de transistor die zich het dichtst bij de uitgangsaan-sluiting bevindt (minimum geleidingskanaaIbreedte) tot nul nadert. voor gro-tere waarden van de belastingscapacitantie is de maximale bruikbare gradient kleiner. In de praktijk is de maximaal bruikbare gradient beperkt 25 door de minimale geleidingskanaa 1 hreedte, die met het fahricageprcces, dat voor de fabricage van de keteninrichting wordt toegepast, kan worden gerealiseerd.
Er zij opgemerkt, dat de ontladingstijd van een reeks wordt ver-minderd niet door de breedte van een willekeurige transistor in de redes 30 te vergroten, maar veeleer door de geleidingskanaa].breedten van alle transistors in de reeks, uitgezonderd die, welke zich het dichtst bij de ener-gievcedingsaansluiting bevindt en die is uitgevoerd met de maximale ge-leidingskanaaIbreedte in de reeks, volgens een of andere schaalfunctie te verminderen. Daaroa geeft de onderhavige uitvinding niet alleen een 35 verbetering van de kerteninrichtingprestatie, maar maakt het tevens moge-lijk, dat het voor de keteninrichting benodigde chipoppervlak wordt ver-kleind.
8204199 - 10 -
Voor een gegeven gradient kan de ontladingstijd van de reeks verder warden verminderd door de maximale geleidingskanaa Ibreedte in de reeks te vergroten. Bij een verhoging van de maximale geleidingskanaal-breedte is het tevens mogelijk cm voor de reeks een grotere maxiraale 5 gradient toe te passen, waarbij echter het chipqppervlak, dat voor de ketenconfiguratie nodig is,, wordt vergroot.
Voor een gegeven maxiraale geleidingskanaalbreedte zijn bepaalde typen van niet-lineaire geleidingskanaalbreedtegradienten meer effectief dan lineaire gradienten, cm de ontladingstijd van de reeks te verrainderen.
10 Het biedt bijvoorbeeld voordeel cm de geleidingskanaa Ibreedten exponen-tieel te schalen volgens de relatie : wh =A η_1 W1 , waarin Wl de geleidingskanaalbreedte van de transistor die zich het dichtst bij de energievoedingsaansluiting bevindt, voorstelt, Wn de 15 geleidingskanaa Ibreedte voorstelt van de ne transistor, gerekend vanaf de energievoedingsaansluiting, en\ een schaalparameter is die kleiner is dan de eenheid.
In fig. 6 is een grafische vcorstelling weergegeven ter illu-stratie van de relatie tussen de ontladingstijd van een reeks met zes 20 exponentieel geschakelde transistors en de schaalparameter X . De ge-leidingskanaalbreedten in de reeks zijn geschaald volgens de bovenver-melde relatie, waarbij gebruik is gemaakt van de gelijkheid Wl = 42,5 ^urn. De twee in fig. 6 getekende krormen zijn representatief voor de geval-len, waarin = 1 en = 3. In beide gevallen neemt de ontladingstijd 25 in eerste aanleg af mat afnemende waarden van Λ , waama een minimum wordt bereikt en vervolgens neemt de ontladingstijd toe, naarmate de waarden van A afnemen. De miniraale ontladingstijd is in elk geval kleiner dan die welke bereikbaar is met een lineaire schaling voor dezelfde waar-de van Wl. De waarde van de schaalfactor X g, waarbij de ontladingstijd 30 miniraaal is, is gegeven door de relatie : ^ 1 - (1/ λ / * = “ 1 - (1/ Λ 0) waarin N het aantal transistors in de reeks voorstelt en A een enpirische “12 “12 constante is die ligt in het gebied van 300 x 10 farad/αη tot 400 x 10 farad/cm.
35 Fig. 7 geeft een configuratie 700 van de in fig. 1 weergegeven 8204199 * ......__ . l ____ . ________________ ____ _______ __ _ ___________ - 11 = * keteninrichting en gebracht als een voorkeursuitvceringsvonn van de on-derfaavige uitvinding. De in de configuratie volgens fig. 3 gebruikte ver-wij zingscijfers zijn tevens gebruikt cm de corresponderende ccmponenten van fig. 7 aan te duiden. De geleidingskanaalbreedten Ml, M2, M3, M4, W5 5 en M6 van respectievelijk de transistors T7, T6, T5, T4, T3 en T2, zijn zodanig gekozen, dat gaande in de richting vanaf de uitgangsaansluiting 314 naar de energievoedingsaansluiting 311 een positieve exponentiele gradient in de geleidingskanaa.1 fareedte bestaat. Voor de schaalfactor λ is een waarde van 0,65 gekozen cm een minimale ladingstijd te geven voor 10 een reeks, waarin Ml = 42,5 yum en = 0,078 pf. Gegeven deze schaalfac- -tor zijn de waarden voor M2, M3, W4, M5 en W6 respectievelijk gegeven als 27,6 yum, 17,9 yum, 11,7 yum, 7,6 yum en 4,9 yum.
De koppelingen tussen de transistors T2 - T7 zijn gevozmd door de desbetreffende gediffundeerde gebieden van die transistors sairen te 15 voegen. Dergelijke koppelingen kunnen echter ook warden gemaakt op- andere geleidemiveaus en wel door contacten te vormen tussen dergelijke gelei-demiveaus en de geschikte, gediffundeerde gebieden.
Alhoewel bi j de voorkeursuitvoeringsvorm van de onderhavige uitvinding een over de gehele lengte van de reeks verlqpende geleidingska-20 naalbreedtegradient bestaat, kunnen in sarmige gevaLlen ook duidelijke vcordelen warden verkregen wanneer slechts een gedeelte van de reeks een over opeenvolgende transistors verlopende gradient bezit. Bij de keteninrichting van fig. 1 kan bijvoorbeeld een aanzienlijke verminde-ring van de ontladingstijd van de reeks worden verkregen door de gelei-25 dingskanaalbreedten van slechts transistors T4, T5, T6 en T7 te schalen, terwijl de geleidingskanaalbreedten van de transistors T2, T3 en T4 ge-lijk zijn. Een gradient die zich slechts over een gedeelte van de reeks uitstrekt, is echter rainier effectief cm de ontladingstijd van de reeks te verminderen dan een gradient die zich over de gehele reeks uitstrekt.
30 De onderbavige uitvinding is ook toepasbaar in die gevallen, waarin de reeks een of meer groepen van parallel met elkaar verbonden transistors cravat. Een vcorbeeld van een dergelijke reeks wordt aange-troffen in de CMOS dynamische 5432 CF-EN-pcort die schematisch is weer-gegeven in fig. 8. Zeals uit fig. 8 blijkt, is in de daarin weergegeven 35 keteninrichting 800 gebruik gemaakt van een reeks met vier groepen 804, 805, 806 en 807 van parallel net elkaar verbonden n-kanaaltransistors T2 - T15 en een afzonderlijke n-kanaaltransistor T16. De pcortelektroden 8204199 • _______ _ _ _ __ - 12 - van de transistors T2 - T15 ontvangen de desbetreffends ingangssignalen, terwLjl de poortelektrcde van de transistor T16 het een voorlading gevende yink.gigppai ontvang t .Wanneer een' of meer transistors in elke groep en de transistor T16 in de "aan"-toestand verkeren, wordt de uitgangsaansluiting 5 via de geleidingskanalen van die transistors getrokken naar de spanning V . in het algoneen geldt, dat de schakelvertraging van een reeks die
DO
paraiiiai met Alkaa-r verbonden transistors omvat, groter is dan die van een reeks van afzonderlijke transistors, aangezien de parasitaire capa-citanties bij de koppelingen van parallel met elkaar verbonden transis-10 tors, zoals 808 - 811 groter zijn dan die bij de koppelingen van een reeks van afzonderlijke transistors. Aldus is de ontladingstijd van een reeks met een of meer groepen van parallel net elkaar verbonden transistors groter, zelfs alhoewel de totals weerstand, zoals gegeven door een groep van parallel mat elkaar verbonden transistors, kleiner kan zijn dan 15 die van een afzonderlijke transistor.
Evenals het geval is bij een reeks van afzonderlijke transistors, .geeft een uniforme vergroting van de geleidingskanaalbreedten van de transistors in een reeks met parallel verbonden transistors, nauwe-lijks een verbetering ten aanzien van de ontladingstijd van de reeks.
20 Een aanzienlijke verbetering wat de ontladingstijd betreft, wordt echter verkregen door in zulk een reeks een positieve gradient ten aanzien van de geleidingskanaalbreedten en gaande in de richting vanaf de uitgangsaansluiting naar de energievoedingsaansluiting, te intrcduceren. Een dergelijke gradient kan in de reeks van de ketenconfiguratie volgens fig. 25 8 bijvoorbeeld worden verkregen, door als vereiste te stellen, dat de transistor T16 de grootste geleidingskanaalbreedte van de reeks heeft, de transistors T14 en T15 beide de op een na grootste geleidingskanaalbreedte in de reeks bezitten, de transistors Til, T12 en T13 alle de op twee na grootste geleidingskanaalbreedte in de reeks bezitten, enz.voor 30 het resterend gedeelte van de reeks. Tevens biedt het vcordeel an de geleidingskanaalbreedten exponentieel te schalen op de wijze zoals ward beschreven in verband met de reeks van afzonderlijke transistors, alhoewel een duidelijke vermindering van de ontladingstijd cok kan worden verkregen net gebruikmaking van andere soorten van niet-lineaire of lineaire 35 schaling.
Voor de gemiddelde vakman op dit gebied zal het duidelijk zijn, dat mcdificaties van de beschreven uitvoeringsvormen, alsook nog andere uit- 8204199 Λ ______ _ _ _______ ______ __ 4 13 - voeringsvorman mogelijk zijn. De transistors in de redes kunnen in plaats van het n-kanaalgeleidbaarheidstype, van het p-kanaalgeleidbaarheidstype zijn> de reeks kan worden toegepast in een statische keten in plaats van in een dynamische keten; de redes kan worden gebruikt in een p-type me-5 taal-oxyde halfgeleider (EM0S), of in een n-type metaal-oxyde-halfgelei-der (N£OS)-keten in plaats van in een CMDS-keten; ook kan de redes worden aangeslotan tussen de uitgangsaansluiting en de VDD-voedings-aansluiting in plaats van tussen de uitgangsaansluiting en de V^-aansluiting.
•8204199
Claims (6)
1. IGSTSC-keteninrichting met als belasting fungerende middelen, gekoppeld tussen een uitgangsaansluiting en een aansluiting voor het ont-vangen van een eerste bedrij fsspanning, en met een reeks van transistors die· elk een pcort en een geleidingskanaal bezitten met het kenmerk, dat 5 de reeks is gekoppeld tussen de uitgangsaansluiting en een andere aanr sluiting vcor het ontvangen van een tweede bedrijfsspanning? en de con-ductanties geldend bij de ,,aan"-toestand van de geleidingskanalen van ten-minste drie transistors (T2 - T7) in de reeks, gaande in de richting van-«.af de uitgangsaansluiting (314) naar de andere aansluiting (311) toene-10 men.
2. Keteninrichting volgens conclusie 1 met het kenmerk, dat de ge-leidingskanaalbreedten (W6 - Wl) gaande in genoende richting toenemen zodanig, dat de toename van genoende conductanties wordt verkregen.
3. Keteninrichting volgens conclusie 1 of 2 met het kenmerk, dat 15 de in de reeks aanwezige transistors geleidingskanaallengten bezitten die uniform zijn en de geleidingskanaalbreedten exponentieel zijn geschaald.
4. Keteninrichting volgens conclusie 3 met het kenmerk, dat de geleidingskanaalbreedten van de transistors in de reeks exponentieel zijn geschaald volgens een schaalfactor X die in hoofdzaak. is bepaald door 20 de relatie : 1- (1/Α)·Ν W1 A i - (1/ Λ) waarin Wl de geleidingskanaa Ibreedte van een transistor die zich het dichtst bij de andere aansluiting (311) bevindt voorstelt, C. de totale 25 capacitantie is tussen de uitgangsaansluiting (314) en de andere aanr sluiting uitgedrukt in farad, N een geheel getal is gelijk aan het aantal van geschaalde transistors, en A een constante is liggende in het gebied van 300 x 10 ^farad/cm tot 400 x 10 ^ farad/cm.
5. Ketenimrichting volgens een willekeurige van de voorafgaande ^ conclusies met het kenmerk, dat de toename van de conductanties zich over de gehele reeks uitstrekt.
6. Keteninrichting volgens een willekeurige van de vooraf gaande conclusies met het kenmerk, dat de reeks een of meer groepen (804 - 807) van transistors cmvat, waarbij elke groep twee of meer transistors (bij- ^ vcorbeeld T8 - T10) bevat, waarvan de geleidingskanalen in parallel ver-band zijn gekoppeld. 8 2 0*199 '-
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/316,560 US4430583A (en) | 1981-10-30 | 1981-10-30 | Apparatus for increasing the speed of a circuit having a string of IGFETs |
| US31656081 | 1981-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8204199A true NL8204199A (nl) | 1983-05-16 |
Family
ID=23229564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8204199A NL8204199A (nl) | 1981-10-30 | 1982-10-29 | Verbeteringen aan of betrekking hebbende op fet-keteninrichtingen. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4430583A (nl) |
| JP (1) | JPS5884537A (nl) |
| CA (1) | CA1182534A (nl) |
| DE (1) | DE3240189A1 (nl) |
| FR (1) | FR2515875A1 (nl) |
| GB (1) | GB2108344B (nl) |
| NL (1) | NL8204199A (nl) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714840A (en) * | 1982-12-30 | 1987-12-22 | Thomson Components - Mostek Corporation | MOS transistor circuits having matched channel width and length dimensions |
| JPS6018892A (ja) * | 1983-07-12 | 1985-01-30 | Sharp Corp | 半導体デコ−ダ回路 |
| JP2564787B2 (ja) * | 1983-12-23 | 1996-12-18 | 富士通株式会社 | ゲートアレー大規模集積回路装置及びその製造方法 |
| US4638341A (en) * | 1984-09-06 | 1987-01-20 | Honeywell Inc. | Gated transmission line model structure for characterization of field-effect transistors |
| JPS61222250A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | ＧａＡｓゲ−トアレイ集積回路 |
| JP2519885B2 (ja) * | 1985-04-09 | 1996-07-31 | セイコーエプソン株式会社 | Ｃ・ｍｏｓ型電流増幅回路 |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPS63278248A (ja) * | 1987-03-13 | 1988-11-15 | Fujitsu Ltd | ゲ−トアレイの基本セル |
| JPS6482819A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Programmable logic array |
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| JPH0738337A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 低歪カスケード回路 |
| US5831451A (en) * | 1996-07-19 | 1998-11-03 | Texas Instruments Incorporated | Dynamic logic circuits using transistors having differing threshold voltages |
| US6930534B1 (en) * | 2003-05-16 | 2005-08-16 | Transmeta Corporation | Temperature compensated integrated circuits |
| US8826213B1 (en) * | 2013-03-11 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Parasitic capacitance extraction for FinFETs |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3378783A (en) | 1965-12-13 | 1968-04-16 | Rca Corp | Optimized digital amplifier utilizing insulated-gate field-effect transistors |
| GB1127687A (en) | 1965-12-13 | 1968-09-18 | Rca Corp | Logic circuitry |
| US3508084A (en) * | 1967-10-06 | 1970-04-21 | Texas Instruments Inc | Enhancement-mode mos circuitry |
| US3573487A (en) | 1969-03-05 | 1971-04-06 | North American Rockwell | High speed multiphase gate |
| US3652906A (en) | 1970-03-24 | 1972-03-28 | Alton O Christensen | Mosfet decoder topology |
| US3601627A (en) | 1970-07-13 | 1971-08-24 | North American Rockwell | Multiple phase logic gates for shift register stages |
| US3651342A (en) | 1971-03-15 | 1972-03-21 | Rca Corp | Apparatus for increasing the speed of series connected transistors |
| US3982138A (en) | 1974-10-09 | 1976-09-21 | Rockwell International Corporation | High speed-low cost, clock controlled CMOS logic implementation |
| IT1038800B (it) * | 1975-06-10 | 1979-11-30 | Ates Componenti Elettron | Tranistore planare di potenza |
| US4001612A (en) * | 1975-12-17 | 1977-01-04 | International Business Machines Corporation | Linear resistance element for lsi circuitry |
| US4389582A (en) | 1979-02-09 | 1983-06-21 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Integrated logic circuit device with improved switching speed characteristics |
| US4345170A (en) | 1980-08-18 | 1982-08-17 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
| JPS5767333A (en) * | 1980-10-15 | 1982-04-23 | Matsushita Electric Ind Co Ltd | Mos integrated circuit |
-
1981
- 1981-10-30 US US06/316,560 patent/US4430583A/en not_active Ceased
-
1982
- 1982-10-18 CA CA000413617A patent/CA1182534A/en not_active Expired
- 1982-10-20 FR FR8217537A patent/FR2515875A1/fr active Granted
- 1982-10-27 GB GB08230895A patent/GB2108344B/en not_active Expired
- 1982-10-29 NL NL8204199A patent/NL8204199A/nl not_active Application Discontinuation
- 1982-10-29 JP JP57189330A patent/JPS5884537A/ja active Pending
- 1982-10-29 DE DE19823240189 patent/DE3240189A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| FR2515875A1 (fr) | 1983-05-06 |
| GB2108344A (en) | 1983-05-11 |
| JPS5884537A (ja) | 1983-05-20 |
| CA1182534A (en) | 1985-02-12 |
| DE3240189A1 (de) | 1983-05-11 |
| FR2515875B1 (nl) | 1984-05-25 |
| GB2108344B (en) | 1984-11-21 |
| US4430583A (en) | 1984-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8204199A (nl) | Verbeteringen aan of betrekking hebbende op fet-keteninrichtingen. | |
| EP0836268B1 (en) | Improved positive charge pump | |
| US5696459A (en) | High voltage electronic amplifiers | |
| EP0308007B1 (en) | A circuit arrangement for storing sampled analogue electrical currents | |
| US3497715A (en) | Three-phase metal-oxide-semiconductor logic circuit | |
| KR890003147B1 (ko) | 게이트 에레이 | |
| KR970024170A (ko) | 리서프 이디모스(resurf edmos) 트랜지스터와 이를 이용한 고전압 아날로그 멀티플렉서회로 | |
| US7193264B2 (en) | Floating gate transistors | |
| EP0222369B1 (en) | Gate circuit | |
| KR950014094B1 (ko) | 샘플된 아날로그 전기신호 처리방법 및 장치 | |
| US4071775A (en) | Charge coupled differential amplifier for transversal filter | |
| EP0397252B1 (en) | Integrator circuit | |
| US4786828A (en) | Bias scheme for achieving voltage independent capacitance | |
| US3602732A (en) | Exclusive and/or circuit device | |
| US5444411A (en) | Functional MOS transistor with gate-level weighted sum and threshold operations | |
| US3946247A (en) | Analogue shift register correlators | |
| US4906873A (en) | CMOS analog four-quadrant multiplier | |
| EP0647894A2 (en) | A circuit for providing a sink for majority charge carriers | |
| FR2462050A1 (fr) | Diviseur de tension mos | |
| USRE32515E (en) | Apparatus for increasing the speed of a circuit having a string of IGFETS | |
| US4255673A (en) | Input charge corrected monolithically integrated charge transfer device (CTD) arrangement | |
| EP0585491B1 (en) | Field of electric transistor of metal-oxide-semiconductor (MOSFET) | |
| JPS59132668A (ja) | 電荷転送素子の出力装置 | |
| JPH1187679A (ja) | オンチップソースフォロアアンプを有する固体撮像素子 | |
| JPS6180598A (ja) | 昇圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| BV | The patent application has lapsed |