JP2519885B2 - Ｃ・ｍｏｓ型電流増幅回路 - Google Patents
Ｃ・ｍｏｓ型電流増幅回路Info
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- JP2519885B2 JP2519885B2 JP60074946A JP7494685A JP2519885B2 JP 2519885 B2 JP2519885 B2 JP 2519885B2 JP 60074946 A JP60074946 A JP 60074946A JP 7494685 A JP7494685 A JP 7494685A JP 2519885 B2 JP2519885 B2 JP 2519885B2
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- mosfet
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- mosfets
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特に集積回路化されたＣ・MOS・LSIにおい
て、負荷駆動用の出力段として形成されるＣ・MOS型電
流増幅回路に関する。
て、負荷駆動用の出力段として形成されるＣ・MOS型電
流増幅回路に関する。
本発明は、前記Ｃ・MOS型電流増幅回路において、第
１導電型の複数のMOSFETから１つ以上の任意のMOSFET、
および第２導電型の複数のMOSFETから１つ以上の任意の
MOSFETをそれぞれ選択し、選択したすべてのMOSFETを直
列接続すると共に、これらのMOSFETのゲートを共通接続
することにより、駆動される負荷の重さ及び出力信号周
波数に応じて出力段の電流増幅回路の駆動能力を変え、
出力信号の過渡状態で発生する高調波雑音を抑えるよう
にしたものである。
１導電型の複数のMOSFETから１つ以上の任意のMOSFET、
および第２導電型の複数のMOSFETから１つ以上の任意の
MOSFETをそれぞれ選択し、選択したすべてのMOSFETを直
列接続すると共に、これらのMOSFETのゲートを共通接続
することにより、駆動される負荷の重さ及び出力信号周
波数に応じて出力段の電流増幅回路の駆動能力を変え、
出力信号の過渡状態で発生する高調波雑音を抑えるよう
にしたものである。
従来のＣ・MOS・LSIにおいて用いられている出力段の
電流増幅回路を第５図に示す。506はＰチヤネルMOS・FE
T、507はＮチヤネルMOS・FETであり、それぞれのゲート
は共通接続され、入力端子503より信号を入力する。ま
た、各々のドレインは共通接続され、出力端子504に接
続されている。505は負荷である。この電流増幅回路の
出力インピーダンスは、駆動することが予定されている
負荷の中で最も重い負荷、及び予定されている駆動信号
の中で最も高い周波数により決められる。
電流増幅回路を第５図に示す。506はＰチヤネルMOS・FE
T、507はＮチヤネルMOS・FETであり、それぞれのゲート
は共通接続され、入力端子503より信号を入力する。ま
た、各々のドレインは共通接続され、出力端子504に接
続されている。505は負荷である。この電流増幅回路の
出力インピーダンスは、駆動することが予定されている
負荷の中で最も重い負荷、及び予定されている駆動信号
の中で最も高い周波数により決められる。
ところが、前記のような電流増幅回路を有するＣ・MO
S・LSIを汎用LSIとして様々なシステムに使用すると、
システムによつては負荷が予定最大負荷よりも軽くなつ
たり、動作周波数が予定最高動作周波数よりも低くなる
ことがあり、この場合には駆動能力がオーバースペツク
となり、高調波雑音が発生し、回路動作に支障をきたす
ことがある。本発明は上記従来技術の欠点に鑑み、負荷
と動作周波数に応じて適切な出力インピーダンスが設定
でき、高調波雑音を有効に抑えるＣ・MOS型電流増幅回
路を提供することを目的とする。
S・LSIを汎用LSIとして様々なシステムに使用すると、
システムによつては負荷が予定最大負荷よりも軽くなつ
たり、動作周波数が予定最高動作周波数よりも低くなる
ことがあり、この場合には駆動能力がオーバースペツク
となり、高調波雑音が発生し、回路動作に支障をきたす
ことがある。本発明は上記従来技術の欠点に鑑み、負荷
と動作周波数に応じて適切な出力インピーダンスが設定
でき、高調波雑音を有効に抑えるＣ・MOS型電流増幅回
路を提供することを目的とする。
本発明のＣ・MOS型電流増幅回路は、第１に、互いに
電気的に直列接続される第１導電型の複数のMOSFETから
なる第1MOSFTET群と、互いに電気的に直列接続される第
２導電型の複数のMOSFETからなる第2MOSFET群と、前記
第1MOSFET群の各MOSFETのソース・ドレインを短絡又は
非短絡する第１選択手段と、前記第2MOSFET群の各MOSFE
Tのソース・ドレインを短絡又は非短絡する第２選択手
段とを有し、 前記第１選択手段及び前記第２選択手段を選択的に短
絡又は非短絡することにより、前記第1MOSFET群及び前
記第2MOSFET群から選択された数のMOSFETを電気的に直
列接続し、 前記選択されたMOSFETのゲートに共通入力をなし、 前記第1MOSFET群から選択されたMOSFETと前記第2MOSF
ETから選択されたMOSFETとの電気的直列接続点から出力
をなす ことを特徴とする。
電気的に直列接続される第１導電型の複数のMOSFETから
なる第1MOSFTET群と、互いに電気的に直列接続される第
２導電型の複数のMOSFETからなる第2MOSFET群と、前記
第1MOSFET群の各MOSFETのソース・ドレインを短絡又は
非短絡する第１選択手段と、前記第2MOSFET群の各MOSFE
Tのソース・ドレインを短絡又は非短絡する第２選択手
段とを有し、 前記第１選択手段及び前記第２選択手段を選択的に短
絡又は非短絡することにより、前記第1MOSFET群及び前
記第2MOSFET群から選択された数のMOSFETを電気的に直
列接続し、 前記選択されたMOSFETのゲートに共通入力をなし、 前記第1MOSFET群から選択されたMOSFETと前記第2MOSF
ETから選択されたMOSFETとの電気的直列接続点から出力
をなす ことを特徴とする。
また第２に、第１導電型の複数のMOSFETからなる第1M
OSFET群と、第２導電型の複数のMOSFETからなる第2MOSF
ET群と、前記第1MOSFET群から選択された数のMOSFETを
第１電源電位に対して選択的に電気的に直列接続又は非
接続する第１選択手段と、前記第1MOSFET群の各MOSFET
のドレインと出力端子とを接続又は非接続する第２選択
手段と、前記第2MOSFET群から選択された数のMOSFETを
第２電源電位に対して選択的に直列接続又は非接続する
第３選択手段と、前記第2MOSFET群の各MOSFETのドレイ
ンと前記出力端子とを接続又は非接続する第４選択手段
とを有し、 前記第１、第２、第３及び第４選択手段を選択的に接
続又は非接続することにより、前記第1MOSFET群及び前
記第2MOSFET群から選択された数のMOSFETを電気的に直
列接続し、 前記選択されたMOSFETのゲートに共通入力をなし、前
記出力端子から出力をなす ことを特徴とする。
OSFET群と、第２導電型の複数のMOSFETからなる第2MOSF
ET群と、前記第1MOSFET群から選択された数のMOSFETを
第１電源電位に対して選択的に電気的に直列接続又は非
接続する第１選択手段と、前記第1MOSFET群の各MOSFET
のドレインと出力端子とを接続又は非接続する第２選択
手段と、前記第2MOSFET群から選択された数のMOSFETを
第２電源電位に対して選択的に直列接続又は非接続する
第３選択手段と、前記第2MOSFET群の各MOSFETのドレイ
ンと前記出力端子とを接続又は非接続する第４選択手段
とを有し、 前記第１、第２、第３及び第４選択手段を選択的に接
続又は非接続することにより、前記第1MOSFET群及び前
記第2MOSFET群から選択された数のMOSFETを電気的に直
列接続し、 前記選択されたMOSFETのゲートに共通入力をなし、前
記出力端子から出力をなす ことを特徴とする。
本発明によれば、選択手段によって、第1MOSFET群か
ら１つ以上の任意のMOSFET、および第2MOSFET群から１
つ以上の任意のMOSFETをそれぞれ選択して直列接続し、
駆動能力を変化させることにより、負荷の重さおよび動
作周波数に応じた駆動能力を持つＣ・MOS型電流増幅回
路が構成される。
ら１つ以上の任意のMOSFET、および第2MOSFET群から１
つ以上の任意のMOSFETをそれぞれ選択して直列接続し、
駆動能力を変化させることにより、負荷の重さおよび動
作周波数に応じた駆動能力を持つＣ・MOS型電流増幅回
路が構成される。
以下、本発明について実施例に基づいて詳細に説明す
る。
る。
第１図は本発明によるＣ・MOS型電流増幅回路図であ
る。101,102は定電圧源、103は信号入力端子、104は信
号出力端子、105は負荷である。106〜109はｍ個のＰ・F
ETであり、114〜117はＰ・FETを選択するｍ個の選択手
段である。また110〜113はｎ個のＮ・FETであり、118〜
121はＮ・FETを選択するｎ個の選択手段である。ここ
で、114〜121は選択手段はスイツチとして考えることと
し、具体的な構成については後述する。第１図に示す回
路では、FETの選択はFETと並列に接続されているスイツ
チのON-OFFにより行われる。FETを選択しない場合はス
イツチをONにし、選択する場合はスイツチをOFFにす
る。スイツチをONにすると、ゲートへの印加信号にかか
わらず、FETのドレイン−ソース間が同電位となるた
め、そのFETは電流増幅回路の駆動能力に寄与しないも
のとなる。即ち、非選択FETとなる。一方、スイツチをO
FFにすると、FETのドレイン−ソース間が分離されるた
め、ゲートへの印加信号に従つて通常のFETと同様の動
作を行うことになる。即ち、選択FETとなる。また、こ
のように非選択FETのドレイン−ソース間をスイツチに
より同電位にすることで、選択FETのみ順次互いのソー
ス・ドレインが接続され、FETの直列接続が実現され
る。
る。101,102は定電圧源、103は信号入力端子、104は信
号出力端子、105は負荷である。106〜109はｍ個のＰ・F
ETであり、114〜117はＰ・FETを選択するｍ個の選択手
段である。また110〜113はｎ個のＮ・FETであり、118〜
121はＮ・FETを選択するｎ個の選択手段である。ここ
で、114〜121は選択手段はスイツチとして考えることと
し、具体的な構成については後述する。第１図に示す回
路では、FETの選択はFETと並列に接続されているスイツ
チのON-OFFにより行われる。FETを選択しない場合はス
イツチをONにし、選択する場合はスイツチをOFFにす
る。スイツチをONにすると、ゲートへの印加信号にかか
わらず、FETのドレイン−ソース間が同電位となるた
め、そのFETは電流増幅回路の駆動能力に寄与しないも
のとなる。即ち、非選択FETとなる。一方、スイツチをO
FFにすると、FETのドレイン−ソース間が分離されるた
め、ゲートへの印加信号に従つて通常のFETと同様の動
作を行うことになる。即ち、選択FETとなる。また、こ
のように非選択FETのドレイン−ソース間をスイツチに
より同電位にすることで、選択FETのみ順次互いのソー
ス・ドレインが接続され、FETの直列接続が実現され
る。
次に、Ｐ・FET、Ｎ・FET共に１個ずつ選択した場合の
回路動作について考える。入力が「Ｌ」から「Ｈ」へと
ステツプ状に変化すると出力の立下り時間tf（立上り10
％から立下り90％までの時間）は次式で与えられる。
回路動作について考える。入力が「Ｌ」から「Ｈ」へと
ステツプ状に変化すると出力の立下り時間tf（立上り10
％から立下り90％までの時間）は次式で与えられる。
tf＝2LC/μNZnCoxVDD×｛（αＮ−0.1）／（１−αN)2
＋1/（１−αＮ）・tanh-1（１−0.1/（１−αＮ））｝
ここで、 μＮ＝Ｎ・FETのキヤリアの移動度 Ｌ＝チヤネル長 Cox＝シリコン基板と金属ゲート間の容量 Zn＝チヤネル幅 VDD＝電源電圧であり、上記「Ｈ」レベル VTH＝スレシヨールドレベル であり、また負荷は容量負荷とし、 Ｃ＝容量負荷 である。
＋1/（１−αＮ）・tanh-1（１−0.1/（１−αＮ））｝
ここで、 μＮ＝Ｎ・FETのキヤリアの移動度 Ｌ＝チヤネル長 Cox＝シリコン基板と金属ゲート間の容量 Zn＝チヤネル幅 VDD＝電源電圧であり、上記「Ｈ」レベル VTH＝スレシヨールドレベル であり、また負荷は容量負荷とし、 Ｃ＝容量負荷 である。
従つて、複数のＮ・FETから１個だけを選択する場
合、各Ｎ・FETのチヤネル幅ZNを変えておき、負荷及び
動作周波数に応じてチヤネル幅ZNを選択すれば、より
明らかなようにtfが様々に設定できることがわかる。ま
た、出力の立上り時間trもtfと同様に各Ｐ・FETのチヤ
ネル幅Zpを変えておけば様々な値に設定することができ
る。このtr,tfは出力信号の周波数帯域により決まるも
のであるから、tr,tfを様々な値に設定できるというこ
とは高調波雑音を抑える上で有効な手段である。
合、各Ｎ・FETのチヤネル幅ZNを変えておき、負荷及び
動作周波数に応じてチヤネル幅ZNを選択すれば、より
明らかなようにtfが様々に設定できることがわかる。ま
た、出力の立上り時間trもtfと同様に各Ｐ・FETのチヤ
ネル幅Zpを変えておけば様々な値に設定することができ
る。このtr,tfは出力信号の周波数帯域により決まるも
のであるから、tr,tfを様々な値に設定できるというこ
とは高調波雑音を抑える上で有効な手段である。
次に、複数のＰ・FETあるいはＮ・FETから２個以上選
択する場合を考える。この場合はバツクゲート効果によ
る影響を無視することはできない。従って、チャンネル
幅は、バックゲート効果を考慮した上で設定する必要が
ある。複数のＰ・FETあるいは複数のＮ・FETからそれぞ
れ２個以上選択した場合、Ｐチャンネル側のチャンネル
長は、選択したＰ・FETのチャンネル長の和、Ｎ・チャ
ンネル側のチャンネル長は、選択したＮ・FETのチャン
ネル長の和として考えることができ、従つてこの場合に
も、tr,tfを様々な値に設定することが可能となる。こ
のtr,tfの設定値を変えた場合の出力波形を第２図に示
す。201は動作周波数が高く、202は動作周波数が低い場
合であり、201,202共に負荷は共通とする。従来のＣ・M
OS型電流増幅回路では、202のtr2tf2共にtr1,tf1と等し
くなり、駆動能力が過剰気味となるため、高調波雑音の
影響が無視できない場合もあつたが、本発明の回路で
は、202の信号を扱う場合ではＰチヤネル側、Ｎチヤネ
ル側共に201の信号を扱う場合よりもチヤネル幅を狭く
し、第２図に示す如く、tr1＜tr2,tf1＜tf2とすること
ができ、従来回路よりも高調波雑音を抑えることができ
るのである。
択する場合を考える。この場合はバツクゲート効果によ
る影響を無視することはできない。従って、チャンネル
幅は、バックゲート効果を考慮した上で設定する必要が
ある。複数のＰ・FETあるいは複数のＮ・FETからそれぞ
れ２個以上選択した場合、Ｐチャンネル側のチャンネル
長は、選択したＰ・FETのチャンネル長の和、Ｎ・チャ
ンネル側のチャンネル長は、選択したＮ・FETのチャン
ネル長の和として考えることができ、従つてこの場合に
も、tr,tfを様々な値に設定することが可能となる。こ
のtr,tfの設定値を変えた場合の出力波形を第２図に示
す。201は動作周波数が高く、202は動作周波数が低い場
合であり、201,202共に負荷は共通とする。従来のＣ・M
OS型電流増幅回路では、202のtr2tf2共にtr1,tf1と等し
くなり、駆動能力が過剰気味となるため、高調波雑音の
影響が無視できない場合もあつたが、本発明の回路で
は、202の信号を扱う場合ではＰチヤネル側、Ｎチヤネ
ル側共に201の信号を扱う場合よりもチヤネル幅を狭く
し、第２図に示す如く、tr1＜tr2,tf1＜tf2とすること
ができ、従来回路よりも高調波雑音を抑えることができ
るのである。
次にFETの選択手段について説明する。Ｃ・MOS・LSI
では信号線の配線はアルミニウムあるいは多結晶シリコ
ン等でなされている。従つて、その配線を形成するため
のフオトマスクをLSI製造工程上で切換えて用いること
により、第１図114〜121の配線を切換えて、FETの選択
を行うことができる。
では信号線の配線はアルミニウムあるいは多結晶シリコ
ン等でなされている。従つて、その配線を形成するため
のフオトマスクをLSI製造工程上で切換えて用いること
により、第１図114〜121の配線を切換えて、FETの選択
を行うことができる。
また、FET選択手段の実施例を第３図に示す。301は選
択あるいは非選択されるＰ・FET、302はトランスミツシ
ヨンゲート（以下、TGという）、303はインバータ、304
はFET選択制御端子である。304に「Ｈ」が入力されると
TG302は非導通となり、Ｐ・FET301は選択され、304に
「Ｌ」が入力されるとTG302は導通し、Ｐ・FET301は非
選択となる。第３図に示す回路では、304端子をLSI外部
から操作することも可能であり、前述のフオトマスクの
切換えが不要となる利点もある。
択あるいは非選択されるＰ・FET、302はトランスミツシ
ヨンゲート（以下、TGという）、303はインバータ、304
はFET選択制御端子である。304に「Ｈ」が入力されると
TG302は非導通となり、Ｐ・FET301は選択され、304に
「Ｌ」が入力されるとTG302は導通し、Ｐ・FET301は非
選択となる。第３図に示す回路では、304端子をLSI外部
から操作することも可能であり、前述のフオトマスクの
切換えが不要となる利点もある。
また、TG302をスイツチとしているため、TG302導通時
のON抵抗は０とはならないが、Ｐ・FET301導通時のON抵
抗に比べ、十分小さくとつておけば、前述の駆動能力切
換には何ら問題は生じない。
のON抵抗は０とはならないが、Ｐ・FET301導通時のON抵
抗に比べ、十分小さくとつておけば、前述の駆動能力切
換には何ら問題は生じない。
次に、本発明の第２の実施例を第４図に示す。403は
信号入力端子、404は信号出力端子、405は負荷、406〜4
08はＰ・FET、409〜411はＮ・FET、412〜429はFET選択
手段である。第４図では、P,N・FET共に３個ずつの場合
を例に挙げている。本実施例では、FETのドレイン，ソ
ースは全て412〜429により分離されている。そして、FE
Tの選択は、選択FETのドレインを412〜429を介して他の
選択FETのソース、あるいは出力信号端子404と接続し、
ソースを412〜429を介して他の選択FETのドレイン、あ
るいは定電圧源（401,402）と接続することにより行わ
れる。
信号入力端子、404は信号出力端子、405は負荷、406〜4
08はＰ・FET、409〜411はＮ・FET、412〜429はFET選択
手段である。第４図では、P,N・FET共に３個ずつの場合
を例に挙げている。本実施例では、FETのドレイン，ソ
ースは全て412〜429により分離されている。そして、FE
Tの選択は、選択FETのドレインを412〜429を介して他の
選択FETのソース、あるいは出力信号端子404と接続し、
ソースを412〜429を介して他の選択FETのドレイン、あ
るいは定電圧源（401,402）と接続することにより行わ
れる。
本実施例のFET選択手段は、第１の実施例と同様であ
る。
る。
尚、第１図，第４図において選択FETと非選択FETのゲ
ートは全て共通に接続してあるが、選択ゲートのみに信
号を入力するように、ゲートにもFET選択手段と同様の
スイツチを設けてもよい。
ートは全て共通に接続してあるが、選択ゲートのみに信
号を入力するように、ゲートにもFET選択手段と同様の
スイツチを設けてもよい。
また、本発明では出力信号のtr,tfを変えるべく、Ｐ
チヤネル側の駆動能力とＮチヤネル側の駆動能力を変え
ることも可能である。
チヤネル側の駆動能力とＮチヤネル側の駆動能力を変え
ることも可能である。
以上述べたように、本発明のＣ・MOS型電流増幅回路
は、負荷の重さ及び動作周波数に応じて駆動能力を変え
ることができるため、負荷が予定最大負荷よりも軽くな
つたり、あるいは動作周波数が予定最高動作周波数より
も低くなつたりしても、駆動能力を低くし、高調波雑音
を有効に抑えることができる。従つて、デジタル信号を
扱うＣ・MOS・LSIにとつて本発明は、非常に大きな高調
波雑音対策となる。
は、負荷の重さ及び動作周波数に応じて駆動能力を変え
ることができるため、負荷が予定最大負荷よりも軽くな
つたり、あるいは動作周波数が予定最高動作周波数より
も低くなつたりしても、駆動能力を低くし、高調波雑音
を有効に抑えることができる。従つて、デジタル信号を
扱うＣ・MOS・LSIにとつて本発明は、非常に大きな高調
波雑音対策となる。
第１図は本発明の第１の実施例のＣ・MOS型電流増幅回
路図。 106〜109はＰ・FET 110〜113はＮ・FET 114〜121はFETを選択する手段 第２図は本発明のＣ・MOS型電流増幅回路の出力信号波
形図。 第３図はFET選択手段の実施例を示す回路図。 第４図は本発明の第２の実施例のＣ・MOS型電流増幅回
路図。 第５図は従来のＣ・MOS型電流増幅回路図。
路図。 106〜109はＰ・FET 110〜113はＮ・FET 114〜121はFETを選択する手段 第２図は本発明のＣ・MOS型電流増幅回路の出力信号波
形図。 第３図はFET選択手段の実施例を示す回路図。 第４図は本発明の第２の実施例のＣ・MOS型電流増幅回
路図。 第５図は従来のＣ・MOS型電流増幅回路図。
Claims (2)
- 【請求項１】互いに電気的に直列接続される第１導電型
の複数のMOSFETからなる第1MOSFTET群と、互いに電気的
に直列接続される第２導電型の複数のMOSFETからなる第
2MOSFET群と、前記第1MOSFET群の各MOSFETのソース・ド
レインを短絡又は非短絡する第１選択手段と、前記第2M
OSFET群の各MOSFETのソース・ドレインを短絡又は非短
絡する第２選択手段とを有し、 前記第１選択手段及び前記第２選択手段を選択的に短絡
又は非短絡することにより、前記第1MOSFET群及び前記
第2MOSFET群から選択された数のMOSFETを電気的に直列
接続し、 前記選択されたMOSFETのゲートに共通入力をなし、 前記第1MOSFET群から選択されたMOSFETと前記第2MOSFET
から選択されたMOSFETとの電気的直列接続点から出力を
なす ことを特徴とするＣ・MOS型電流増幅回路。 - 【請求項２】第１導電型の複数のMOSFETからなる第1MOS
FET群と、第２導電型の複数のMOSFETからなる第2MOSFET
群と、前記第1MOSFET群から選択された数のMOSFETを第
１電源電位に対して選択的に電気的に直列接続又は非接
続する第１選択手段と、前記第1MOSFET群の各MOSFETの
ドレインと出力端子とを接続又は非接続する第２選択手
段と、前記第2MOSFET群から選択された数のMOSFETを第
２電源電位に対して選択的に直列接続又は非接続する第
３選択手段と、前記第2MOSFET群の各MOSFETのドレイン
と前記出力端子とを接続又は非接続する第４選択手段と
を有し、 前記第１、第２、第３及び第４選択手段を選択的に接続
又は非接続することにより、前記第1MOSFET群及び前記
第2MOSFET群から選択された数のMOSFETを電気的に直列
接続し、 前記選択されたMOSFETのゲートに共通入力をなし、前記
出力端子から出力をなす ことを特徴とするＣ・MOS型電流増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074946A JP2519885B2 (ja) | 1985-04-09 | 1985-04-09 | Ｃ・ｍｏｓ型電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074946A JP2519885B2 (ja) | 1985-04-09 | 1985-04-09 | Ｃ・ｍｏｓ型電流増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234119A JPS61234119A (ja) | 1986-10-18 |
| JP2519885B2 true JP2519885B2 (ja) | 1996-07-31 |
Family
ID=13562002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074946A Expired - Fee Related JP2519885B2 (ja) | 1985-04-09 | 1985-04-09 | Ｃ・ｍｏｓ型電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519885B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100818A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | 半導体装置 |
| JPH081759B2 (ja) * | 1987-11-24 | 1996-01-10 | 株式会社東芝 | 不揮発性メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430583A (en) * | 1981-10-30 | 1984-02-07 | Bell Telephone Laboratories, Incorporated | Apparatus for increasing the speed of a circuit having a string of IGFETs |
-
1985
- 1985-04-09 JP JP60074946A patent/JP2519885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234119A (ja) | 1986-10-18 |
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