CN109411471B - 并联mos晶体管 - Google Patents

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Abstract

本公开的实施例涉及并联MOS晶体管。提供一种电子芯片，其包括彼此并联电耦合的多个第一晶体管。多个第一隔离沟槽被包括在电子芯片中，并且第一晶体管通过第一隔离沟槽彼此分开。每个第一隔离沟槽具有深度和最大宽度，并且深度取决于最大宽度或者是最大宽度的函数。

Description

并联MOS晶体管
本申请要求2017年8月16日提交的法国专利申请号17/57700的优先权，其内容通过引用以法律允许的最大程度整体并入。
技术领域
本公开一般涉及电子电路，更具体地涉及包含由并联连接的多个晶体管形成的晶体管的集成电路。
背景技术
目前在集成电路中使用隔离沟槽(更具体地，STI(浅沟槽隔离))将晶体管彼此分开和隔离。
根据沟槽应当能够在其两侧之间隔离的电位差来选择沟槽的尺寸，更具体地说是其最大宽度及其深度，最大宽度即为在形成沟槽的衬底表面的水平的沟槽宽度。例如，对于给定的使用环境，可以凭经验确定沟槽隔离两个晶体管的最小尺寸。因此，集成电路设计者选择设计规则来设定分离给定集成电路的晶体管应具有的沟槽的尺寸。尺寸小于设计规则设定的尺寸的沟槽不能提供正确的隔离，并且在相邻的晶体管之间出现漏电流。
发明内容
本文提供的一个或多个实施例克服了包括并联的多个晶体管的通常集成电路的全部或部分缺点。
一个或多个实施例提供了一种电子芯片，其包括彼此并联电耦合的多个第一晶体管。多个第一隔离沟槽被包括，并且第一晶体管通过第一隔离沟槽彼此分开。每个第一隔离沟槽具有深度和最大宽度，并且深度取决于最大宽度。
根据一个实施例，第一晶体管的栅极互连，第一晶体管的漏极区域互连，并且第一晶体管的源极区域互连。
根据一个实施例，电子芯片包括第二晶体管和第二隔离沟槽。第二晶体管通过第二隔离沟槽与多个第一晶体管分开。第二隔离沟槽具有深度和最大宽度，第二隔离沟槽的深度独立于第二隔离沟槽的最大宽度。
根据一个实施例，电子芯片包括多个第二晶体管和多个第二隔离沟槽。第二晶体管通过第二隔离沟槽彼此分开并与多个第一晶体管分开。每个第二隔离沟槽具有深度和最大宽度，并且第二隔离沟槽的深度独立于最大宽度。
根据一个实施例，第一沟槽的深度小于第二沟槽的深度。
根据一个实施例，第一沟槽的深度大于第二沟槽的深度的一半。
根据一个实施例，第二晶体管不是并联连接的。
根据一个实施例，第二隔离沟槽的最大宽度是第二晶体管之间所需的电隔离度的函数。
根据一个实施例，第一和第二晶体管具有基本相同的沟道宽度。
根据一个实施例，第一沟槽的最大宽度小于第二沟槽的最小的最大宽度的一半。
根据一个实施例，第一晶体管的沟道的宽度是第一晶体管所需的阈值电压的函数。
根据一个实施例，第一隔离沟槽具有三角形横截面。
根据一个实施例，电子芯片包括由第一晶体管形成的多个晶体管。
一个实施例提供了一种电子电路，包括诸如如上所述的芯片。
在一个或多个实施例中，提供了一种装置，其包括具有表面和第一等效晶体管的衬底。第一等效晶体管包括多个第一晶体管和位于相邻的第一晶体管之间的多个第一隔离沟槽。每个第一晶体管包括从表面延伸到衬底中并具有第一宽度的沟道、源极、漏极和栅极。第一晶体管的栅极彼此电耦合，第一晶体管的源极彼此电耦合，并且第一晶体管的漏极彼此电耦合。该装置还包括第二晶体管和位于第二晶体管和多个第一晶体管之间的第二隔离沟槽。第二隔离沟槽的第二宽度大于每个第一隔离沟槽的第一宽度。
根据一个实施例，第二晶体管的沟道宽度与第一晶体管的沟道宽度基本相同。
根据一个实施例，第一隔离沟槽从表面延伸到衬底中至第一深度，第二隔离沟槽从第一表面延伸到衬底中至第二深度，并且第二深度大于第一深度。
根据一个实施例，第一隔离沟槽具有三角形横截面形状，并且第二隔离沟槽具有等腰梯形横截面形状。
在结合附图对特定实施例的以下非限制性描述中，将详细讨论前述和其他特征以及优点。
附图说明
图1是示出根据晶体管的沟道宽度的反向窄沟道效应晶体管的阈值电压的形状的示例的曲线图；
图2是示意性地示出第一类型的两个晶体管和第二类型的一个晶体管的横截面图；
图3是示意性地示出由与第一类型的两个晶体管相关联的并联连接的多个晶体管形成的一个晶体管的横截面图；
图4是示意性地示出由并联的多个晶体管形成的一个晶体管的一个实施例的横截面图；和
图5是示意性地示出由并联的多个晶体管形成的一个晶体管的另一实施例的截面图。
具体实施方式
在各个附图中，相同的元件用相同的附图标记表示，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。特别地，既未描述也未示出晶体管的源极和漏极区域。
在以下描述中，当参考限定相对位置的术语时，例如术语“下”，“上”等，参考附图中相关元件的取向。
除非另有说明，术语“大约”表示在10％以内，优选在5％以内。
根据该技术，尤其是MOS晶体管之间的隔离氧化物的形式和隔离类型，晶体管的阈值电压以直接方式(所谓的“窄沟道效应”晶体管)或以与沟道宽度相反的方式(所谓的“反向窄通道效应”晶体管)变化。本公开更具体地涉及反向窄沟道效应晶体管，但是本文提供的实施例不限于此。
图1示出了曲线C，其示出了根据该晶体管的沟道宽度W(以μm为单位)的反向窄沟道效应晶体管的阈值电压VT(以伏特(V)为单位)的变化。
曲线C更具体地示出了具有栅极长度的N型MOS晶体管的阈值电压的变化，在该示例中，栅极长度等于0.66μm。然而，从该示例进行的观察对于所有类型的反向窄沟道效应MOS晶体管都是有效的。
曲线C示出当该晶体管的沟道宽度W的值减小时，晶体管的阈值电压VT的值减小。在所考虑的示例中，阈值电压从1.05V(对于10-μm通道宽度)降低至0.6V(对于0.16μm通道宽度)。这是由反向窄通道效应引起的：通道宽度越小，通道边缘的影响越大，阈值电压越低。
然而，晶体管的沟道宽度决定了晶体管可以导通的最大电流。为了增加可以通过晶体管循环的电流，可以增加其沟道宽度。但是，其阈值电压也增加了。一种解决方案是并联连接具有较低阈值电压的多个晶体管。
图2是示意性地示出第一类型的两个晶体管4和第二类型的一个晶体管2的横截面图。由于反向窄沟道效应，第一类型的晶体管4的特征在于相对小的沟道宽度和相对低的阈值电压。第二类型的晶体管是能够传导的电流大于能够流过第一类型晶体管的电流的晶体管，并且其特征在于比第一类型的晶体管具有更大的沟道宽度。由于它们的沟道宽度，第二类型的晶体管具有比第一类型的晶体管更高的阈值电压。
在图2的示例中，每个晶体管4包括具有相对低宽度W1的沟道、漏极和源极区域(未示出)以及栅极MN1。晶体管4通过沟槽S1彼此隔离并且与晶体管2隔离。
晶体管2是具有相对大的宽度W2的沟道(与宽度W1相比)、漏极和源极区域(未示出)以及栅极MN2的晶体管。
例如，隔离沟槽S1在横向横截面上具有梯形形状，例如等腰梯形的形状。每个沟槽的上部和下部，即在其中形成有沟槽的衬底表面处的区域，以及沟槽的底部是平行的。此外，所有沟槽的侧壁具有相同的斜率，其由制造工艺确定。隔离沟槽S1具有类似的深度，无论其宽度如何。该深度由制造工艺或技术决定。
图3是第一类型的两个晶体管4和与图2的晶体管2等效的晶体管6的简化的横截面图。图3的晶体管4与图2的晶体管4相同，并且将不再描述。
晶体管6由并联连接的多个(此处为五个)基本晶体管8形成。所有晶体管8都具有公共栅极MN2。
在这里当说并联连接的晶体管时，视为具有互连的栅极、互连的源极区域和互连的漏极区域的晶体管。
晶体管8是类似于晶体管4的晶体管，即具有相同的沟道宽度并且通过隔离沟槽S1彼此分开，沟槽S1的最大宽度等于分离晶体管4的隔离沟槽S1的最大宽度。晶体管8，并且因此晶体管6，具有与晶体管4相同的阈值电压。
然而，这种结构是消耗表面的。实际上，到目前为止，集成电路设计人员对所有隔离沟槽使用相同的设计规则。
图4和图5是示意性地示出等效于第二类型的一个晶体管并且包括并联连接的第一类型的多个晶体管8的一个晶体管的一个实施例的截面图。图4和图5进一步示出了两个晶体管4，例如如之前已经描述的那样。
在图4和图5的实施例中，晶体管8并联连接，并具有公共栅极MN2。所有源极区域都处于相同的电位，所有漏极区域都处于相同的电位。因此，通过位于并联连接的晶体管8之间的沟槽并不存在电位差，并且不会产生漏电流问题。因此可以减小分离晶体管8的沟槽的宽度。
这种减小不用于分离未并联连接的晶体管的沟槽。实际上，它们不能正确地隔离相邻的晶体管并且会导致漏电流。
因此，分离晶体管8的沟槽不具有将晶体管彼此电隔离的功能，而是仅具有将它们分开并且引起反向窄沟道效应的功能，从而能够降低阈值电压。
图4示出了由并联连接的多个晶体管8(这里是五个)形成的晶体管10的一个实施例。晶体管8的沟道通过隔离沟槽S2彼此分开。更具体地，沟槽S2的最大宽度小于晶体管4之间以及(一个或多个)晶体管4和(一个或多个)晶体管10之间使用的隔离沟槽S1的最大宽度。沟槽S2的最大宽度可以小于芯片的所有其他隔离沟槽的宽度。例如，沟槽S2的宽度小于沟槽S1的最小宽度的一半。沟槽S2具有类似于沟槽S1的形状，即，在横向横截面中，具有梯形形状，例如，等腰梯形的形状。在图4中，沟槽S2具有类似于沟槽S1的深度并且独立于其宽度的深度。沟槽S2包括平行于衬底表面处的区域的底部。
图5示出了晶体管12的另一个实施例，晶体管12包括并联连接并通过隔离沟槽S3分开的晶体管8(这里是五个)。
沟槽S3的最大宽度小于沟槽S2(图4)的最大宽度。沟槽S3的最大宽度足够小，以使沟槽S3的底部不平行于衬底的表面，并且沟槽具有三角形的形状。实际上，对于相同的制造工艺，所有隔离沟槽的侧壁的斜率是恒定的，因此存在这样一种最大沟槽宽度的值，从该最大沟槽宽度的值开始，沟槽的侧壁在深度小于沟槽S1或者S2的深度处交叉。
例如，沟槽S3的深度在从沟槽S1的深度到沟槽S1的深度的大约一半的范围内。
因此，无论实施例如何，对于并联连接的晶体管(沟槽S2和S3)，可以认为将晶体管的有源区(沟道)分开的隔离沟槽的最大宽度(实际上，在表面处的宽度)小于其他晶体管(沟槽S1)的隔离沟槽的最大宽度。此外，沟槽S2或S3的深度对晶体管的阈值电压没有影响。
上述实施例使得能够形成由多个并联连接的基本晶体管形成的MOS晶体管，利用对于并联的晶体管，不需要关注晶体管之间的漏电流的事实，其相对于诸如图3所示的晶体管具有小的阈值电压和减小的表面。
已经描述了特定实施例。本领域技术人员将想到各种改变、修改和改进。特别地，已经将晶体管10和12描述为由五个基本晶体管8形成。然而，基本晶体管的数目可以不同，以形成具有期望特性的晶体管10或12。
此外，第一和第二类型的晶体管的数目以及由并联的晶体管形成的晶体管的数目可以大于图中所示的这种晶体管的数目。
这些改变、修改和改进旨在成为本公开的一部分，并且旨在落入本公开的精神和范围内。因此，前面的描述仅是示例性的，而不是限制性的。
可以组合上述各种实施例以提供进一步的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求有权享有的等同的全部范围。因此，权利要求不受本公开的限制。

Claims (15)

1.一种电子芯片，包括：
多个第一晶体管，彼此并联电耦合；
多个第一隔离沟槽，所述第一晶体管通过所述第一隔离沟槽彼此分开，所述第一隔离沟槽中的每一个具有深度和最大宽度，其中所述第一隔离沟槽的深度是最大宽度的函数；
第二隔离沟槽，与所述多个第一隔离沟槽相邻，所述第二隔离沟槽所具有的深度大于所述第一隔离沟槽的深度，并且所述第二隔离沟槽所具有的最大宽度大于所述第一隔离沟槽的最大宽度；以及
多个第二晶体管，彼此并联电耦合，其中所述多个第一晶体管一起形成第一等效晶体管，并且所述多个第二晶体管一起形成第二等效晶体管。
2.根据权利要求1所述的电子芯片，其中所述第一晶体管中的每一个包括栅极、源极区域和漏极区域，所述多个第一晶体管的栅极彼此耦合，所述多个第一晶体管的漏极区域彼此耦合，并且所述多个第一晶体管的源极区域彼此耦合。
3.根据权利要求1所述的电子芯片：
其中所述多个第二晶体管通过所述第二隔离沟槽与所述多个第一晶体管分开，并且其中所述第二隔离沟槽的深度独立于所述第二隔离沟槽的最大宽度。
4.根据权利要求1所述的电子芯片，其中所述第一晶体管的沟道宽度是所述第一晶体管的阈值电压的函数。
5.根据权利要求1所述的电子芯片，其中所述第一隔离沟槽具有三角形横截面。
6.一种电子芯片，包括：
多个第一晶体管，彼此并联电耦合；
多个第一隔离沟槽，所述第一晶体管通过所述第一隔离沟槽彼此分开，所述第一隔离沟槽中的每一个具有深度和最大宽度，其中所述第一隔离沟槽的深度是最大宽度的函数；
多个第二晶体管；和
多个第二隔离沟槽，所述多个第二晶体管通过所述第二隔离沟槽彼此分开并与所述多个第一晶体管分开，所述第二隔离沟槽中的每一个具有深度和最大宽度，其中所述第二隔离沟槽的深度独立于第二隔离沟槽的最大宽度，并且
其中所述第一隔离沟槽的深度小于所述第二隔离沟槽的深度。
7.根据权利要求6所述的电子芯片，其中所述第一隔离沟槽的深度大于所述第二隔离沟槽的深度的一半。
8.根据权利要求6所述的电子芯片，其中所述第二晶体管不是彼此并联耦合的。
9.根据权利要求6所述的电子芯片，其中所述第二隔离沟槽的最大宽度是所述第二晶体管之间的电隔离程度的函数。
10.根据权利要求6所述的电子芯片，其中所述第一晶体管和所述第二晶体管具有基本相同的沟道宽度。
11.根据权利要求6所述的电子芯片，其中所述第一隔离沟槽的最大宽度小于所述第二隔离沟槽的最小的最大宽度的一半。
12.一种电子电路，包括：
电子芯片，包括：
彼此并联电耦合的多个第一晶体管；和
多个第一隔离沟槽，所述第一晶体管通过所述第一隔离沟槽彼此分开，所述第一隔离沟槽中的每一个具有深度和最大宽度，其中深度是最大宽度的函数；
第二隔离沟槽，与所述多个第一隔离沟槽相邻，所述第二隔离沟槽所具有的深度大于所述第一隔离沟槽的深度，并且所述第二隔离沟槽所具有的最大宽度大于所述第一隔离沟槽的最大宽度；以及
第二多个第一晶体管，彼此并联电耦合，其中所述多个第一晶体管一起形成第一等效晶体管，并且所述第二多个第一晶体管一起形成第二等效晶体管。
13.根据权利要求12所述的电子电路，
其中所述第二多个第一晶体管通过所述第二隔离沟槽与所述多个第一晶体管隔开，并且其中所述第二隔离沟槽的深度独立于所述第二隔离沟槽的宽度。
14.一种电子装置，包括：
具有表面的衬底；
第一等效晶体管，包括：
多个第一晶体管，所述第一晶体管中的每一个包括从所述表面延伸到所述衬底中并具有第一宽度的沟道、源极、漏极和栅极，所述第一晶体管的栅极彼此电耦合，所述第一晶体管的源极彼此电耦合，并且所述第一晶体管的漏极彼此电耦合；和
多个第一隔离沟槽，位于所述第一晶体管中的相邻的第一晶体管之间，所述第一隔离沟槽中的每一个具有第一宽度；
多个第二晶体管，所述第二晶体管所具有的沟道宽度与所述第一晶体管的沟道宽度基本相同；和
第二隔离沟槽，位于所述多个第二晶体管和所述多个第一晶体管之间，所述第二隔离沟槽具有第二宽度，所述第二宽度大于所述第一隔离沟槽中的每一个的第一宽度，
其中所述多个第二晶体管一起形成第二等效晶体管，并且
其中所述第一隔离沟槽从所述表面延伸到所述衬底中至第一深度，所述第二隔离沟槽从所述表面延伸到所述衬底中至第二深度，并且所述第二深度大于所述第一深度。
15.根据权利要求14所述的装置，其中所述第一隔离沟槽具有三角形横截面形状，并且所述第二隔离沟槽具有等腰梯形横截面形状。
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