KR100927065B1 - 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터 - Google Patents

향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터 Download PDF

Info

Publication number
KR100927065B1
KR100927065B1 KR1020087003034A KR20087003034A KR100927065B1 KR 100927065 B1 KR100927065 B1 KR 100927065B1 KR 1020087003034 A KR1020087003034 A KR 1020087003034A KR 20087003034 A KR20087003034 A KR 20087003034A KR 100927065 B1 KR100927065 B1 KR 100927065B1
Authority
KR
South Korea
Prior art keywords
well
region
drain
field oxide
transistor
Prior art date
Application number
KR1020087003034A
Other languages
English (en)
Other versions
KR20080033361A (ko
Inventor
마틴 케이네이프
게오르그 뢰러
종 문 박
Original Assignee
오스트리아마이크로시스템즈 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스트리아마이크로시스템즈 아게 filed Critical 오스트리아마이크로시스템즈 아게
Publication of KR20080033361A publication Critical patent/KR20080033361A/ko
Application granted granted Critical
Publication of KR100927065B1 publication Critical patent/KR100927065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

DN 웰의 깊이가 최소인 핀치 오프 영역을 나타내는 DN 웰에 의해서 p형 도핑된 바디가 p형 도핑된 기판으로부터 절연되는 고전압 NMOS 트랜지스터가 제안된다. 공간 전하 영역이 핀치 오프 영역에서 소스와 드레인 사이의 필드 옥사이드와 접촉하기 때문에, 상승하는 드레인 포텐셜에서 공간 전하 영역을 형성함으로써 드레인 포텐셜을 보호한다. 증가된 전압 레벨에서의 하이 사이드 작동이 가능하다.
웰, 핀치 오프, 고전압, 트랜지스터, 포텐셜, 드리프트

Description

향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터{HIGH VOLTAGE TRANSISTOR WITH IMPROVED HIGH SIDE PERFORMANCE}
본 발명은 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터에 관한 것이다.
최근에, 예컨대 마이크로-기계-전자-시스템(MEMS), 전자발광 램프 또는 압전 증폭기들과 같은 실리콘 시스템들은 100 ∼ 150V의 조종 전압을 갖는다. 이러한 장치들을 스위칭하기 위해서, VDD 근방의 하이 사이드에서 스위치할 수 있고 기생적 드레인/기판 전류를 막을 수 있는 HV NMOSFET 트랜지스터가 사용될 수 있다.
도핑된 트랜지스터 영역들 내부에 포텐셜의 큰 강하를 위해서는, 큰 두께를 갖는 저 농도로 도핑된 에피텍셜 층을 필요로 하고, 이는 이러한 기술을 비싸게 만든다.
이러한 단점들을 극복하고 실리콘 표면으로부터의 소자 깊이를 감소시키기 위해서, 사용되는 웰들의 신중한 설계는, 소자의 민감 부분들에서의 전기적 필드들이 감소되고 소자가 현존하는 저 전압 로직과 호환될 수 있도록 확실하게 해야한다. 이러한 민감 위치들은, 소스와 드레인 영역 사이에 배열되는 필드 옥사이드의 버즈비크(bird's beak) 영역에 있으며, 상기 영역은 바디 아래 및 소자의 가장자리 근방에 있다(3차원). 하이 사이드 작동의 핵심은 상기 소자 채널을 p형 기판으로부터 절연시키는 것이다. 보통, 바디 웰을 n형 웰 내부에 위치시킴으로써 이것이 이루어진다. 일반적으로, 바디 웰 및 기판 사이의 거리는 기판으로의 상기 채널의 절연을 결정한다. 게다가, 그러한 큰 거리는 기판 포텐셜 이하 또는 이상으로 소스 및 바디를 바이어스하고, p형 바디, DN 웰 및 p형 기판을 포함하는 기생적 바이폴라 pnp 트랜지스터의 베타 파라미터를 감소시킨다.
바디를 위치시키기 위해 사용되는 DN 웰은 고온의 구동에 의해 일치하게 발생된다. 이것은 최고의 도핑 농도를 갖는 전형적 웰 프로파일(profile), 및 실리콘 표면에 인접한 가장 가파른 바디/DN 정션을 초래한다.
본 발명의 목적은, 하이 사이드에서 스위치될 수 있고 150V 이상의 작동 전압 범위를 넘어 신뢰도 있는 작동 특성을 갖는, 고전압 NMOS 트랜지스터를 제공하는 것이다.
이 목적은 청구항 제1항에 따른 트랜지스터에 의해 성취된다. 본 발명의 유리한 실시예들은 종속항에 기술되고 따라서 본 발명의 다른 목적들을 성취할 수 있도록 한다.
잘 알려진 고전압 NMOS 타입의 새로운 트랜지스터는, 기판, 상기 기판의 표면 주변에 생성되는 딥 DN 웰, 상기 DN 웰에 배열되는 고밀도로 n형 도핑된 소스 및 드레인, 소스 및 드레인 사이의 상기 DN 웰의 표면에 위치하는 필드 옥사이드 영역 또는 쉘로우 트렌치 영역, 상기 필드 옥사이드 영역 및 상기 소스 사이에 위치하는 p형 도핑된 채널 영역, 상기 필드 옥사이드 영역 및 상기 채널 영역을 부분적으로 커버하는 게이트를 포함한다. 트랜지스터의 새롭고 유리한 특징으로서, 상기 DN 웰은, 소스 및 드레이에 각각 면하는 상기 필드 옥사이드 영역의 양 가장자리 사이의 중간점 거리를 나타내는 곳 주변의 필드 옥사이드 영역 아래에 위치하는 핀치 오프 영역을 포함한다. 상기 DN 웰의 깊이는 상기 핀치 오프 영역에서 최소값을 갖는다.
상기 핀치 오프 영역은 트랜지스터의 드리프트 영역을 두 개의 분리된 드리프트 존으로 분리시킨다. 제1 존은 드레인 접점 주변에 있다. 이 존에서 S/D 전압의 가장 큰 부분이 강하한다. 트랜지스터의 DN 웰에 포함된 n형 드리프트 영역은 필드 옥사이드 영역의 중앙부 부근에서 핀치오프된다. 이것은, 드레인에서의 고 드레인 포텐셜에서 형성되는 공간 전하가, 필드 옥사이드 및 pn 정션 사이의 거리가 최소가 되는 필드 옥사이드에 접촉하기 때문이다. 따라서, 고 드레인 포텐셜의 정보는 채널 영역에 도달할 수 없다. 드레인 포텐셜에서의 모든 추가적인 증가는 드리프트 영역의 드레인 부분에서 극복되어야 한다. 드리프트 영역의 제2 존 및 채널은 상승하는 드레인 포텐셜과 무관한 비교적 적은 전압 강하만을 관측함에 따라, 필드 옥사이드 영역의 버즈비크(bird's beak) 주변의 채널 영역에 있는 앞서 언급한 중요점에서의 전기적 필드 강도는, 항복값보다 꽤 아래이면서 드레인 포텐셜과는 무관한 최대값에 고정된다. 이 개념은 100 ∼ 200V의 범위에서의 매우 높은 S/D 전압을 위해 유효하다.
트랜지스터의 DN 웰은, 소스 영역에 위치하는 제1 부분 및 드레인 영역에 위치하는 제2 부분의 두 부분을 포함한다. 상기 두 부분은 핀치 오프 영역에서 중첩되고, 중첩 영역에서의 DN 웰의 깊이는 각각의 소스 및 드레인 영역에서의 두 부분의 중심에서보다 더 적다.
소스 및 드레인 사이의 전압 VDS가 거의 0일때 하이 사이드에서 트랜지스터를 작동시키는 동안에 드리프트 영역을 핀치 오프함으로써, 핀치 오프 영역에서의 드리프트 영역의 전도성이 감소된다. 이 점을 극복하기 위해서, 추가적인 개선점이 제안된다.
플랫 SN 웰은 핀치 오프 영역에서의 기판의 표면 근처에 위치할 수 있고, 그 결과 DN 웰의 도핑 농도를 증가시킨다. 그 결과, 트랜지스터의 온저항을 감소시키며 이 영역에서의 전도성이 향상된다. SN 웰을 희망하였던 영역에서 레지스트 마스크를 이용하여 n형 주입에 의해서 플랫 SN 웰을 만드는 동안에, 이러한 창(window)의 치수 및 위치는 최적의 효율을 얻기 위해서 트랜지스터를 최적화하는 레이아웃 파라미터로서 이용될 수 있다.
필드 옥사이드의 가장자리로부터 공간적으로 이격되어, 딥 DP 웰은 소스 아래에 배열될 수 있다. DP 웰에서, 표면으로부터 SP 웰까지 상승하는 p형 도핑 농도의 변화도를 제공하도록 쉘로우 SP 웰이 위치할 수 있다. 소스는 쉘로우 SP 웰로 연장한다.
딥 DP 웰 및 거기에 버즈비크(bird's beak)를 형성하는 필드 옥사이드 영역의 인접 가장자리 사이에서, 딥 DP 버퍼 웰 영역이 생성될 수 있다. 이 버퍼 웰은 기판의 표면으로부터 공간적으로 이격된 중심부에 가장 높은 p형 도핑 농도를 갖는다. DP 버퍼 웰의 불순물들을 확산시킴으로써, 버퍼 웰 주변의 도핑 농도가 감소하고, 이는 중요점에서의 필드 강도를 감소시키며, 따라서 항복 전압이 상승된다.
게이트 아래에서, 트랜지스터의 온-스테이트에서의 게이트 포텐셜에 의해서 드리프트 존에서의 기판 표면 주변에 전자들이 축적된다. 핀치 오프점 영역에서의 드리프트 존의 전도성을 증가시키기 위해서, 게이트는 채널 영역으로부터 적어도 핀치 오프점까지, 바람직하게는 그 이상까지 연장되어야 한다.
절연층에 의해서 기판 및 게이트의 표면으로부터 분리된 제1 금속화 평면에 필트 플레이트가 배열될 수 있다. 필드 플레이트는 제1 금속화 평면으로부터 구성되고 게이트 폴리 전극에 전기적으로 연결된다. 그것은 제2 드리프트 존 상에 배열되고 게이트 폴리와 부분적으로 중첩된다. 게다가, 제2 드리프트 영역 위의 옥사이드에서 포텐셜이 더 많이 강하하기 때문에 제2 드리프트 영역에서의 전기적 필드가 감소된다.
상기 설명한 바와 같이 구성된 트랜지스터는 적어도 150V 및 적어도 200V까지의 항복 전압을 갖는다. 따라서, 상기 값까지의 전압에서 작동하는 소자들을 스위치하는데, 상기 트랜지스터가 사용될 수 있다. 상기 작동이 하이 사이드에 있는 경우에는, 기판 포텐셜이 소스 포텐셜과 비교하여 아주 낮을 수 있다. 따라서, 상기 트랜지스터는 다른 작동 전압을 필요로 하는 많은 다른 소자들에 호환될 수 있다.
본 발명은 후술하는 실시예들 및 첨부된 도면들에 의해서 보다 상세히 설명될 것이다.
도 1은 종래의 HV NMOS 트랜지스터를 도시한다.
도 2는 핀치 오프를 구비한, 절연 HV NMOS를 도시한다.
도 3은 공간 전하를 구비한 도 2의 트랜지스터를 도시한다.
도 4는 본 발명에 따른, 보다 개선된 트랜지스터를 도시한다.
도 5는 서로 다른 기판 포텐셜에서의 트랜지스터의 전달 곡선들을 도시한다.
도 6은 서로 다른 게이트 전압에서의 프랜지스터의 전형적인 출력 곡선을 도시한다.
도 7은 도 4에 따른 최적화 실시예의 모의적인 네트 도핑 프로파일을 도시한다.
도 1은 하이 사이드에서 작동하도록 사용되는 종래의 HV NMOS 트랜지스터의 구조를 예시적으로 도시한다. 일반적으로, 트랜지스터의 p형 도핑 바디는, p형 도핑 기판(SU)에 구동되는 고온에 의해 생성되는 DN 타입의 딥 n형 도핑 웰(DN)에 위치한다. 상기 바디는 리버스 쉘로우 p 웰(SP)이 위치하는 딥 p형 도핑 바디 웰(DP)을 포함한다.
이러한 구조의 중요한 파라미터들은 바디 웰(DP) 및 기판(SU) 사이의 거리(A)이다. 가장 높은 포텐셜 강하를 구비한 항복 영역은 X라고 불리며, DP 바디 웰 및 DN 웰의 경계에 있는 반도체 바디의 표면 주변에 위치한다. 일반적으로, 좋은 채널 절연, 향상된 하이 사이드 스위칭 전압 및 기생적 수직 PNP 바이폴라 트랜 지스터의 낮은 베타 파라미터를 위해서, 거리 A는 가능한 한 커야한다. 게다가, 큰 거리 A는 소스 및 바디에 기판 이하의 바이어스를 인가해준다(무전류 상태). 이것은 리버스 극성 사항을 위해 중요하다. 최대의 바디/p형 기판 전압은, 마찬가지로 큰 거리 A를 필요로 하는 최대의 드레인/p형 기판 전압과 동일하다. 오직 이 경우에만, 하이 사이드가 전체의 S/D 전압 범위에 걸쳐 스위칭하는 것으로서 소자가 작동할 수 있다. 바디-드레인간 전압이 양이 되는 경우에 유도성 로드에 의해 발생되는 기판 전류를 막기 위해서, 상기 기생적 수직 PNP 바이폴라 트랜지스터의 낮은 베타 파라미터는 중요하다.
도 1의 잘 알려진 트랜지스터에서의 DN 웰의 일반적인 드레인 프로파일은, 가장 높은 농도 및 X 점에서의 실리콘 표면에 인접한 가장 경사가 큰 바디/DN 정션을 갖는다. 리버스 극성의 경우(VD = VSubstrate > VBody = VS)에는, 유실된 공간 전하 영역으로 인해서 항복점(breakdown point)이 소스(SO) 및 바디 접점(BK) 아래의 영역으로 이동한다. 채널 길이(L)를 정의하는 "채널 웰"(SP) 및 DN 웰 사이의 항복을 막기 위해서 DP 웰이 버퍼층처럼 작동한다. DN 웰 및 구동 온도 및 시간을 주입시키는 실제적인 양을 이용하여, 도 1의 소자는 블로킹 및 100V 이하의 하이 사이드 전압 웰에 제한된다.
도 2는 제안하는 트랜지스터 소자의 구조를 도시한다. 여기서, 딥 N 웰(DN)은, 필드 옥사이드(FO) 및 기판(SU) 사이의 거리 B가 최소가 되는 핀치 오프(PO)를 갖는다. 바디 웰(DP) 및 기판(SU) 사이의 충분한 거리(A)를 확보하기 위해서, DN 웰의 최대 깊이는 드레인(DR) 및 딥 P 바디 웰(DP) 아래에 위치한다. 나머지의 구조 요소들은 종래와 동일하다. 드레인(DR)은 쉘로우 n형 도핑 N 웰(SN)에 위치한다. 게이트는 폴리실리콘으로 만들어지고, 소스로부터 소스 및 드레인 영역을 분리시키는 필드 옥사이드 영역(FO)의 중간까지 연장된다. 필드 플레이트를 드리프트 영역으로부터 분리시키는 프로세스 개념은, 필드 산화 또는 쉘로우 트렌치 산화를 통해서 이루어질 수 있다. 새로운 구조의 추가적인 상술은, 제1 금속화 평면에 있는 게이트 상에 배열된 필드 플레이트(FP)이다. 게이트(G)는 적어도 최소 거리(B)를 갖는 핀치 오프(PO)까지 연장되고, 그것에 의해 드레인(DR) 및 드레인 사이드에서의 게이트의 가장자리 사이의 거리인 소자 파라미터 C를 형성한다. 필드 플레이트(FP)는 게이트의 드레인 사이드 가장자리 이상으로 연장된다. 금속과 폴리의 접점 연결이 가능하도록, 필드 플레이트의 소스 사이드 가장자리가 위치한다.
도 3은 고전압에서 제안된 구조의 효과를 도시한다. 모든 전극이 그라운드 포텐셜에 있고 드레인 포텐셜이 상승하는 경우에, 공간 전하 영역(SC, 도면에서 음영으로 표현된 영역)은 기판 및 딥 p형 웰(DP) 사이에서 형성된다. 특정 드레인 전압 Vpinch에서는, 가장 작은 거리 B를 갖는 점에서의 필드 옥사이드 영역(FO)에 공간 전하 영역(SC)이 접촉한다. 이제, 드레인(DR) 및 점(PO) 사이의 소자의 드레인 부분에서 각각의 추가적인 드레인 포텐셜이 강하한다. 따라서, 드레인 포텐셜은 공간 전하 영역에 의해 보호된다. 이것은 X2점에서의 필드 제한 및 더 높은 항복 전압의 결과를 낳는다. 이러한 구조를 이용해서, 트랜지스터의 작은 온저항(=스위치가 온 인 상태에서의 저항)이 Vpinch 이하의 소스 전압으로서 얻어질 수 있다. 핀치 오프점(PO)에서의 포텐셜 이상의 소스 전압에서는, 온전류(on-current)가 감소된다. 가장 작은 거리 B 주변의 포텐셜을 정의하는 기판 포텐셜에 의해 배리어(barrier)가 야기된다.
도 5는 서로 다른 기판 포텐셜에서의 일반적인 전달 곡선을 도시한다. 온저항이 하이 사이드 전압(소자에서 약 VDD)에 크게 의존하고 VDD가 증가할수록 더 높아짐을 알 수 있다. 도 2 및 도 3의 소자에서 측정된 블로킹 전압(VS = VB = Vsub = 0V)은 약 155V이다.
보다 향상된 제안된 트랜지스터가 도 4에 나타나있다. 폴리게이트는, 드리프트 영역에 전자들을 축적하여 핀치오프점(PO) 이상으로 전자들을 나르도록 도와줄 수 있다. 이것은 큰 VGS를 허용하는 소자들에 있어 특히 유용하다. 이러한 소자들을 최적화하기 위해서, 게이트폴리는 핀치 오프점(PO) 가까이로 연장될 수 있다. 최고의 효율을 얻기 위해서 레이아웃 파라미터 C가 최적화될 수 있다. 게이트폴리가 핀치 오프점에 근접하는 경우에는, 트랜지스터를 두 개의 고전압 트랜지스터의 직렬 회로로서 생각할 수 있다. 제1 트랜지스터는, 일반 채널, 버즈비크(bird's beak) 및 드리프트 영역의 제1 부분으로 구성된다(핀치 오프점(PO)까지). 제2 트랜지스터의 드리프트 영역은 핀치오프점에서 시작한다. 제2 트랜지스터의 채널은, 기생적 필드 트랜지스터처럼 작동하는 제1 트랜지스터의 드리프트 영역이다.
길이 D의 주입 레지스트 영역을 갖는 주입 마스크를 통해서 n형 불순물을 주 입(NI)함으로써 딥 DN 웰이 생성된다. 거리 D는 가능한 한 작아야하며, 그것에 의해 거리 B를 최적값으로 증가시킨다. 거리 B를 증가시키면 항복 전압이 감소한다. 이것은 X2에 가장 낮은 드리프트 저항 및 가장 낮은 온저항을 제공한다. 불행히도, D가 작아짐에 따라, 버즈비크(bird's beak)에서 전기적 필드의 강도는 상승한다. 프로세스 조건을 좀더 정확하게 제어하기 위해서는 전용의 SN 주입이 핀피 오프점(PO)에 적용된다. 이것은 DN 웰 량 변화의 영향을 감소시킨다. SN 주입 창은, 최고의 효율을 얻기 위해 최적화되어야하는 레이아웃 파라미터(SNW)이다.
버즈비크(bird's beak) 주변의 항복 전압은 가능한 한 높아야 한다. 채널 영역 및 필드 옥사이드 영역의 소스 사이드 가장자리 사이에서 주입된 딥 p형 도핑 버퍼 웰(BW)은, 이 점에서의 필드 강도를 줄여주고 항복 전압을 상승시키는 것을 도와준다. 버퍼 웰(BW)은 버즈비크(bird's beak) 주변의 DN 웰에 역불순물화한다(counterdope). 따라서, 공간 전하 영역은 강화되지만 필드 강도는 작아진다. 버퍼 웰은 표면과 접촉할 수 있지만, 채널(CH)의 불순물 농도 이하의 불순물 농도를 갖는다. 버퍼 웰을 이용하여 거리 B는 증가할 수 있고, 역으로 충분히 크게 선택된 거리 B는 버퍼 웰(BW)을 필요로 한다.
도 6은 본 발명에 따라 구성된 일반적 트랜지스터의 하이 사이드 스위칭 능력을 도시한다. 소스 및 드레인 사이의 VDS의 함수로서 묘사되는 트랜지스터 전류(IDS)의 가파른 상승에 의해 곡선이 특징지어진다. VDS가 상승할 때, 항복이 발생하기 전에는, 150 내지 200V의 고 전압까지는 온전류 IDS가 일정하다. 게이트에 연결된 CMOS 로직 소자의 작은 전압에 의해 스위치되도록 하는데 유용한 장치를 만 드는 5 내지 20V의 게이트 전압을 위해, 스위칭 능력이 증명된다.
도 7은 도 4에 따른 최적화 실시예의 모의적인 네트 도핑 프로파일을 도시한다.
본 발명의 범위는 도면에서 도시한 실시예들에 한정되지 않는다. 도시된 구조에서 벗어나 잘 알려진 변형에 따른 상세한 기술들이 가능하며, 이 역시 본 발명의 청구항에 의해 보호되는 범위를 벗어나지 않는다.

Claims (13)

  1. 기판;
    상기 기판의 표면 부근에 생성되는 딥 DN 웰(DN);
    상기 DN 웰에 배열된 고밀도 n형 도핑 소스(SO) 및 드레인(DR);
    소스와 드레인 사이에서 상기 DN 웰의 표면 상에 위치하는 필드 옥사이드 영역(FO) 또는 쉘로우 트렌치;
    상기 필드 옥사이드 또는 상기 쉘로우 트렌치, 및 상기 소스 사이에 위치하는 p형 도핑 채널 영역(CH);
    상기 필드 옥사이드 또는 상기 쉘로우 트렌치, 및 상기 채널 영역을 부분적으로 커버하는 게이트(G); 및
    상기 DN 웰을 통해서 상기 기판과 절연되는 바디를 포함하고,
    상기 DN 웰은, 상기 DN 웰의 깊이가 최소값을 갖는 상기 필드 옥사이드 영역의 중앙부 아래에 위치하는 핀치 오프 영역(PO)을 포함하고, 상기 소스 영역에 위치하는 제1 부분 및 상기 드레인 영역에 위치하는 제2 부분을 갖고, 상기 두 부분은 상기 핀치 오프 영역(PO)에서 중첩되며, 상기 중첩 영역에서의 상기 DN 웰의 깊이는 상기 바디 및 상기 드레인 영역에서의 깊이보다 각각 더 작으며,
    상기 게이트는 최소의 n형 웰 깊이를 갖는 핀치 오프점 이상으로 연장되는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 DN 웰의 n형 도핑 농도를 증가시키는 상기 핀치 오프 영역(PO)에서의 상기 기판의 표면 주변에 플랫 SN 웰(SN)이 위치하는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  4. 제1항에 있어서,
    상기 필드 옥사이드(FO) 또는 상기 쉘로우 트랜치 절연으로부터 공간적으로 이격된 상기 소스(SO)의 아래에 딥 DP 웰(DP)이 위치하는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  5. 제4항에 있어서,
    상기 DP 웰(DP)에 위치하는 쉘로우 SP 웰(SP)을 포함하고, 상기 표면으로부터 상기 SP 웰까지 상승하는 p형 도핑 농도의 변화도를 제공하는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  6. 제4항 또는 제5항에 있어서,
    상기 딥 DP 웰(DP) 및 상기 필드 옥사이드(FO) 또는 상기 쉘로우 트렌치 영역의 가장자리 사이에 위치하는 딥 DP 버퍼 웰 영역(BW)을 포함하고, 상기 DP 버퍼 웰은 상기 기판의 표면으로부터 공간적으로 이격된 중앙부에서 더 높은 p형 도핑 농도를 갖는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  7. 제5항에 있어서,
    상기 소스(SO)는 상기 쉘로우 SP 웰(SP)에 위치하는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  8. 제1항에 있어서,
    절연층에 의해서 상기 기판 및 상기 게이트(G)의 표면으로부터 이격되고 관통 접점에 의해서 상기 게이트에 전기적으로 연결된 제1 금속화 평면에서 구성되는 필드 플레이트(FP)를 포함하고, 상기 필드 플레이트는 상기 필드 옥사이드 영역(FO) 또는 상기 쉘로우 트렌치 절연의 중앙부로부터 상기 드레인(DR)에 면하는 상기 필드 옥사이드 영역의 가장자리로 연장되며 상기 게이트에 중첩되는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  9. 제1항에 있어서,
    적어도 150V의 항복 전압을 갖는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  10. 제1항에 있어서,
    0 ∼ 200V의 항복 전압을 갖는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  11. 제1항에 있어서,
    상기 게이트(G) 및 상기 필드 옥사이드(FO)는 각각 상기 드레인(DR)에 면하는 가장자리를 가지고, 상기 게이트의 가장자리는 상기 필드 옥사이드의 가장자리 및 상기 DN 웰(DN)이 최소의 깊이를 갖는 상기 핀치 오프 영역(PO) 상에 위치하는 점 사이에 위치하는 것을 특징으로 하는 고전압 NMOS 타입의 트랜지스터.
  12. 삭제
  13. 삭제
KR1020087003034A 2006-05-05 2007-04-16 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터 KR100927065B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP06009366.3 2006-05-05
EP06009366A EP1852916A1 (en) 2006-05-05 2006-05-05 High voltage transistor

Publications (2)

Publication Number Publication Date
KR20080033361A KR20080033361A (ko) 2008-04-16
KR100927065B1 true KR100927065B1 (ko) 2009-11-13

Family

ID=37075934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087003034A KR100927065B1 (ko) 2006-05-05 2007-04-16 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터

Country Status (5)

Country Link
US (1) US8212318B2 (ko)
EP (2) EP1852916A1 (ko)
JP (1) JP5175271B2 (ko)
KR (1) KR100927065B1 (ko)
WO (1) WO2007128383A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5148852B2 (ja) * 2006-09-07 2013-02-20 新日本無線株式会社 半導体装置
US7968950B2 (en) * 2007-06-27 2011-06-28 Texas Instruments Incorporated Semiconductor device having improved gate electrode placement and decreased area design
DE102009021241A1 (de) * 2009-05-14 2010-11-18 Austriamicrosystems Ag Hochvolt-Transistor mit vergrabener Driftstrecke und Herstellungsverfahren
DE102010014370B4 (de) * 2010-04-09 2021-12-02 X-Fab Semiconductor Foundries Ag LDMOS-Transistor und LDMOS - Bauteil
WO2012139633A1 (en) * 2011-04-12 2012-10-18 X-Fab Semiconductor Foundries Ag Bipolar transistor with gate electrode over the emitter base junction
DE102011108651B4 (de) 2011-07-26 2019-10-17 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
DE102011056412B4 (de) * 2011-12-14 2013-10-31 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
US9245997B2 (en) * 2013-08-09 2016-01-26 Magnachip Semiconductor, Ltd. Method of fabricating a LDMOS device having a first well depth less than a second well depth
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107492497A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108544A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc High voltage mosfet with laterally varying drain doping and method
WO2005083794A2 (de) * 2004-02-27 2005-09-09 Austriamicrosystems Ag Hochvolt-pmos-transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57180164A (en) * 1981-04-30 1982-11-06 Nec Corp Semiconductor device
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
JPH05121738A (ja) * 1991-10-24 1993-05-18 Fuji Electric Co Ltd Ｍｉｓｆｅｔを有する半導体装置
DE69307121T2 (de) * 1993-02-24 1997-04-17 Sgs Thomson Microelectronics Volkommen verarmter lateraler Transistor
US6800903B2 (en) * 1996-11-05 2004-10-05 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
JP2001210823A (ja) * 2000-01-21 2001-08-03 Denso Corp 半導体装置
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
JP4460741B2 (ja) * 2000-09-27 2010-05-12 株式会社東芝 電力用半導体素子及びその製造方法
US6903421B1 (en) * 2004-01-16 2005-06-07 System General Corp. Isolated high-voltage LDMOS transistor having a split well structure
US6995428B2 (en) * 2004-02-24 2006-02-07 System General Corp. High voltage LDMOS transistor having an isolated structure
DE102004014928B4 (de) * 2004-03-26 2018-07-12 Austriamicrosystems Ag Hochvolttransistor und Verfahren zu seiner Herstellung
DE102004038369B4 (de) * 2004-08-06 2018-04-05 Austriamicrosystems Ag Hochvolt-NMOS-Transistor und Herstellungsverfahren
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108544A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc High voltage mosfet with laterally varying drain doping and method
WO2005083794A2 (de) * 2004-02-27 2005-09-09 Austriamicrosystems Ag Hochvolt-pmos-transistor

Also Published As

Publication number Publication date
EP2016623B1 (en) 2014-03-12
JP5175271B2 (ja) 2013-04-03
EP2016623A1 (en) 2009-01-21
US20090321822A1 (en) 2009-12-31
US8212318B2 (en) 2012-07-03
KR20080033361A (ko) 2008-04-16
WO2007128383A1 (en) 2007-11-15
JP2009536449A (ja) 2009-10-08
EP1852916A1 (en) 2007-11-07

Similar Documents

Publication Publication Date Title
KR100927065B1 (ko) 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터
US9640635B2 (en) Reliability in mergeable semiconductor devices
CN112993039B (zh) Ldmos晶体管及相关系统和方法
JP6713453B2 (ja) カスケードされたリサーフ注入及び二重バッファを備えるｌｄｍｏｓデバイスのための方法及び装置
US7535057B2 (en) DMOS transistor with a poly-filled deep trench for improved performance
US8541862B2 (en) Semiconductor device with self-biased isolation
US9698258B2 (en) Semiconductor device
CN106887452B (zh) 在半导体装置中的自调式隔离偏置
US8957473B2 (en) MOS-gated power devices, methods, and integrated circuits
US8722477B2 (en) Cascoded high voltage junction field effect transistor
KR101145558B1 (ko) 비대칭 헤테로―도핑된 고―전압ｍｏｓｆｅｔ（ａｈ２ｍｏｓ）
US6876035B2 (en) High voltage N-LDMOS transistors having shallow trench isolation region
JP5098026B2 (ja) 高圧ｎｍｏｓトランジスタの製造方法
KR20080107717A (ko) 수평형 디모스 소자의 구조 및 그 제조방법
US7851883B2 (en) Semiconductor device and method of manufacture thereof
US9419128B2 (en) Bidirectional trench FET with gate-based resurf
KR100518646B1 (ko) 반도체장치
KR102100857B1 (ko) 전력 반도체 소자
US10741551B2 (en) Integrated vertical and lateral semiconductor devices
WO2023241794A1 (en) Vertical igbt with complementary channel for hole extraction

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121024

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141104

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151106

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 9