FR3056371A1 - Circuit integre comprenant des cellules equilibrees en bordure de zone active - Google Patents

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Abstract

L'invention concerne un circuit intégré (1), comprenant : -un premier couple (102) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp) ; -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp) ; les premier et deuxième transistors pMOS comportant un canal contraint en compression en alliage de SiGe, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active; -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le premier transistor nMOS et un troisième transistor pMOS présentant la même construction que le deuxième transistor pMOS et présentant une contrainte de compression inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111, 121).

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public, STMICROELECTRONICS (CROLLES 2) SAS.
Demande(s) d’extension
Mandataire(s) : INNOVATION COMPETENCE GROUP.
CIRCUIT INTEGRE COMPRENANT DES CELLULES EQUILIBREES EN BORDURE DE ZONE ACTIVE.
FR 3 056 371 - A1 (5/) L'invention concerne un circuit intégré (1), comprenant:
-un premier couple (102) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp);
-un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp);
les premier et deuxième transistors pMOS comportant un canal contraint en compression en alliage de SiGe, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active;
-un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le premier transistor nMOS et un troisième transistor pMOS présentant la même construction que le deuxième transistor pMOS et présentant une contrainte de compression inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111,121).
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CIRCUIT INTEGRE COMPRENANT DES CELLULES EQUILIBREES EN BORDURE DE ZONE ACTIVE
L’invention concerne un circuit intégré, et en particulier un circuit intégré comprenant des cellules incluant des transistors à effet de champ à canal en SiGe contraint.
La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l’objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil de certains transistors pour former des portes logiques à vitesse de basculement élevée ou à courant élevé à l’état passant, et on augmente la tension seuil d’autres transistors pour former des portes logiques à faible consommation.
On peut ainsi typiquement disposer de transistors à très faible tension de seuil, dits SLVT, de transistors à faible tension de seuil, dits LVT, de transistors à haute tension de seuil, dits HVT, et de transistors à tension de seuil intermédiaire, dits SVT, ou RVT. Typiquement, les transistors SLVT présentent une tension de seuil inférieure ou égale à 300mV, les transistors LVT présentent une tension de seuil inférieure ou égale à 450mV, les transistors HVT supérieure ou égale à 600mV et les transistors RVT comprise entre 450mV et 600mV.
Une porte logique combine généralement plusieurs couples de transistors pour former une cellule, chaque couple comprend un transistor nMOS et un transistor pMOS, d’un même type, par exemple SLVT, LVT ou RVT. Il est important que les niveaux de tension de seuil des transistors d’un même couple soient équilibrés, afin qu’un des transistors ne dégrade pas les performances du couple de transistors ou de la cellule, par exemple sa fuite à l’état bloqué. La figure 1 illustre un diagramme tension de grille/courant de drain pour deux exemples de couples de transistors. La courbe en trait plein correspond à un couple équilibré de transistors nMOS/pMOS de type LVT. La courbe en trait discontinu correspond à un couple équilibré de transistors nMOS/pMOS de type SLVT. La figure 2 est un diagramme illustrant le courant de fuite Iddq par étage et le retard de propagation Del par étage pour un oscillateur en anneau composé d’inverseurs, en fonction du type LVT ou SLVT des transistors du couple, avec différentes longueurs de grille, à une tension d’alimentation donnée.
Afin d’augmenter la performance d’un transistor pMOS, il est connu de former ses source et drain en alliage de SiGe, afin d’induire une contrainte en compression dans le canal dans la direction du transport. Une telle contrainte est typiquement effectuée par une croissance par épitaxie de SiGe pour former la
ICGl 1080 FR Depot Texte.docx source et le drain. Une telle configuration permet d’accroître fortement la mobilité des porteurs et d’augmenter la densité de courant à l’état passant, ce qui s’avère particulièrement avantageux pour des nœuds technologiques de petite taille. Le canal du transistor nMOS et le canal du transistor pMOS présentent par ailleurs des concentrations de dopants généralement identiques pour un même couple. Sans ajout intentionnel de dopants dans le canal des transistors, le canal des nMOS et des pMOS est de type p avec une concentration de l’ordre de 1015 dopants/cm3. Il est connu que l’ajout de dopants dans le canal des transistors permet de modifier la tension de seuil des transistors. Par exemple, un dopage de type p dans le canal des transistors nMOS augmentera leur tension de seuil. Pour passer de transistors SLVT à LVT, il est donc possible d’ajouter un dopage n pour les pMOS et un dopage p pour les nMOS dans le canal avec une concentration de dopants proches de façon à augmenter la tension de seuil des deux types de transistors.
De la contrainte intentionnelle est introduite dans le canal des transistors. Un problème qui se pose plus particulièrement pour les nœuds technologiques de petite taille, est que la distance se réduit entre la grille des transistors et la bordure de la zone active de silicium, dans la direction du transport. Différentes zones actives de silicium sont notamment délimitées en îlots par l’intermédiaire de tranchées d’isolation positionnées dans les rangées de transistors. Les transistors pMOS positionnés à proximité de la bordure de la zone active sont confrontés à une relaxation de la contrainte en compression dans leur canal, par exemple lors d’une étape de gravure de la bordure de cette zone active. Cette relaxation peut aboutir à une augmentation de la tension de seuil de tels transistors pMOS pouvant atteindre 150 mV dans le cas d’un canal de Sio.75Geo.25. Un transistor pMOS de type SLVT peut alors présenter une tension de seuil correspondant à celle d’un transistor de type LVT. La cellule ou le couple de transistors correspondant incluant ce transistor PMOS est alors complètement déséquilibré, conduisant à des pertes de performance significatives de cette cellule. La figure 3 illustre un exemple de tensions de seuil pour des transistors de nMOS/pMOS de type LVT et SLVT en fonction de leur distance SA entre leur bord de grille et la bordure de leur zone active. On constate que l’augmentation de la tension de seuil pour les transistors pMOS devient vraiment significative pour une valeur SA inférieure à 200nm. Le diagramme tension/courant de la figure 4 illustre ce décalage de tension de seuil pour les transistors pMOS, les courbes en pointillés correspondant au cas de figure où la valeur SA est inférieure à 200nm, les autres courbes correspondant au cas de la figure 1, avec SA au moins égal à 500nm.
L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un circuit intégré, comprenant :
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-un premier couple incluant un premier transistor nMOS et un premier transistor pMOS, le premier transistor pMOS étant ménagé dans et sur une zone active de silicium, le premier transistor pMOS comportant une source, un drain et une région de canal contraint en compression adaptée à se former selon une direction allant de la source vers le drain, la région de canal incluant un alliage de SiGe, le premier transistor nMOS et le premier transistor pMOS présentant un même niveau de tension de seuil en valeur absolue ;
-un deuxième couple incluant un deuxième transistor nMOS et un deuxième transistor pMOS, le deuxième transistor pMOS étant ménagé dans et sur une zone active de silicium, le deuxième transistor pMOS comportant une source, un drain, et une région de canal contraint en compression adaptée à se former selon ladite direction, la région de canal incluant un alliage de SiGe, le deuxième transistor nMOS et le deuxième transistor pMOS présentant un même niveau de tension de seuil en valeur absolue, inférieur au niveau de tension de seuil du premier transistor nMOS et du premier transistor pMOS ;
-un troisième couple incluant un troisième transistor nMOS présentant la même construction que le premier transistor nMOS et un troisième transistor pMOS présentant la même construction que le deuxième transistor pMOS, ledit troisième transistor pMOS étant ménagé dans et sur une zone active de silicium, la région de canal du troisième transistor pMOS présentant une contrainte de compression selon ladite direction inférieure à celle de la région de canal du premier transistor pMOS, la grille du troisième transistor pMOS étant positionnée à une distance de la bordure de sa zone active selon ladite direction inférieure à la distance de la grille du premier transistor pMOS par rapport à la bordure de sa zone active.
L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.
Selon une variante, la grille du troisième transistor pMOS est positionnée à une distance au plus égale à 200nm de ladite bordure de sa zone active selon ladite direction.
Selon une autre variante, les grilles des premier et deuxième transistors pMOS sont positionnées à une distance au moins égale à 250nm des bordures de leurs zones actives respectives selon ladite direction.
Selon encore une variante, la région de canal des premier et deuxième transistors pMOS comprend une proportion molaire de Germanium comprise entre 15 et 40%.
Selon encore une autre variante, la région de canal des transistors de la deuxième cellule est de type non intentionnellement dopé.
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Selon une variante, les dopants dans la région de canal des transistors de la première cellule sont de type opposé et la concentration de ces dopants est identique.
Selon une autre variante, le premier transistor pMOS et le deuxième transistor pMOS différent par au moins l’un des paramètres suivants :
-la concentration en dopant dans leur région de canal ;
-le travail de sortie de leur matériau de grille ;
-le type de dopage d’un caisson ménagé sous le transistor ;
-la polarisation d’un caisson ménagé sous le transistor.
Selon encore une variante, la région de canal du premier transistor nMOS présente un dopage de type P avec une concentration comprise entre 1 *1018cnr3 et 3*1018cnr3.
Selon encore une autre variante, le dopage de type P du premier transistor nMOS inclut du Bore.
Selon une variante, une concentration en dopant de type N dans la région de canal du deuxième transistor pMOS est au moins deux fois inférieure à celle de la région de canal du premier transistor pMOS.
Selon encore une variante, les grilles des transistors du troisième couple sont couplées.
Selon une autre variante, la région de canal du troisième transistor pMOS présente une contrainte de compression selon ladite direction inférieure d’au moins 250 MPa par rapport à ladite contrainte de compression de la région de canal du premier transistor pMOS.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-la figure 1 est un diagramme courant/tension pour des exemples de couples de transistors à effet de champ ;
-la figure 2 est un diagramme courant de fuite/retard pour différents exemples de couples de transistors à effet de champ ;
-la figure 3 est un diagramme illustrant la tension de seuil de différents types de transistors en fonction de leur distance par rapport à une bordure de leur zone active de Silicium ;
-la figure 4 est un diagramme courant/tension illustrant un décalage de tension de seuil pour des transistors pMOS proches de la bordure de la zone active de Silicium ;
-la figure 5 est une vue schématique de dessus d’un exemple de cellule formant un inverseur ;
-la figure 6 est un schéma électrique équivalent de la cellule de la figure 5 ;
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-la figure 7 est une vue schématique de dessus d’un circuit intégré cointégrant différentes couples de transistors, selon un mode de réalisation de l’invention ;
-la figure 8 est un diagramme comparatif des courants de fuite/retards pour différentes structures d’inverseurs ;
-la figure 9 est un diagramme comparatif des courants de fuite/retards pour différentes structures de porte NON-ET ;
-la figure 10 est un diagramme comparatif des courants de fuite/retards pour différentes structures de porte NON-OU ;
-la figure 11 est un diagramme illustrant l’influence de différents paramètres sur la tension de seuil d’un transistor pMOS ;
-la figure 12 illustre des diagrammes illustrant la contrainte en compression dans le canal des transistors pMOS en fonction de leur distance par rapport à l’extrémité de la zone active, pour différentes longueurs de zone active.
II est proposé de compenser une perte de contrainte en compression selon la direction de conduction, dans un canal en alliage de SiGe d’un transistor pMOS, due à sa proximité avec une bordure de sa zone d’active, en utilisant la même structure de transistor pMOS utilisée pour un niveau de tension de seuil plus bas, dans une zone plus distante de la bordure de cette zone d’active.
La figure 5 est une vue schématique d’un exemple de cellule 40 combinant un couple d’un transistor nMOS 41 et d’un transistor pMOS 42. Dans cet exemple d’application, la cellule 40 forme un inverseur. La figure 6 est un schéma électrique équivalent de la cellule 40. Le transistor nMOS 41 comporte une source 411, un drain 412 et une grille 413. La source 411 est connectée à un potentiel de masse Gnd par l’intermédiaire d’un contact 48. Le transistor pMOS 42 comporte une source 422, un drain 421 et une grille 423. Le drain 421 est connecté à un potentiel d’alimentation Vdd par l’intermédiaire d’un contact 49. Une interconnexion 45 connecte électriquement le drain 412 et la source 422. Les grilles 413 et 423 sont interconnectées (et donc partagées). La cellule 40 est isolée latéralement selon la direction de conduction, par l’intermédiaire de tranchées d’isolation 46 et 47. Les grilles 413 et 423 sont connectées à une borne d’entrée 43. L’interconnexion 45 est connectée à une borne de sortie 44.
La figure 7 est une vue schématique de dessus d’un circuit intégré 1 comportant plusieurs rangées de couples, chaque couple combinant un transistor nMOS et un transistor pMOS. Une zone active 131 comporte une rangée de transistors nMOS alignés et une zone active 141 comporte une rangée de transistors pMOS alignés, pour un groupe de couples. Une autre zone active 132
ICG11080 FR Depot Texte.docx comporte une rangée de transistors nMOS alignés et une zone active 142 comporte une rangée de transistors pMOS alignés, pour un autre groupe de couples. Une autre zone active 133 comporte une rangée de transistors nMOS alignés et une zone active 143 comporte une rangée de transistors pMOS alignés, pour un autre groupe de couples. La zone active de semi-conducteur 141, présente des extrémités 111 et 121 suivant la direction de conduction des transistors, illustrée par la flèche horizontale. La zone active de semi-conducteur 142, présente des extrémités 112 et 122 suivant la direction de conduction des transistors. La zone active de semi-conducteur 143, présente des extrémités 113 et 123 suivant la direction de conduction des transistors. La direction de conduction est définie par la direction allant de la source vers le drain de chacun des transistors. Les zones actives 131,132,133,141,142 et 143 sont délimitées latéralement par des gravures MESA (dont le principe est typiquement décrit dans le document US3894895) ou par des tranchées d’isolation profonde respectives.
En partant de l’extrémité 111 de la zone active 141, le circuit intégré 1 comprend plusieurs couples 301 jusqu’au trait 50 en tirets-points, zone que l’on considérera comme proche de cette extrémité 111 de la zone active 141 (dans cette zone, la distance entre le bord des grilles des transistors et l’extrémité 111 est typiquement au plus égale à 200 nm, voire de préférence au plus égale à 150nm). En partant de l’extrémité 121 de la zone active 141, le circuit intégré 1 comprend plusieurs couples 301 jusqu’au trait 51 en tirets-points, zone que l’on considérera comme proche de cette extrémité 121 de la zone active 141 (dans cette zone, la distance entre le bord des grilles des transistors et l’extrémité 121 est typiquement au plus égale à 200 nm, voire de préférence au plus égale à 150nm). Entre les deux traits en tirets-points 50 et 51, le circuit intégré 1 comprend des couples 101, zone que l’on considérera comme distante des extrémités 111 et 121 de la zone active 141 (dans cette zone, la distance entre le bord des grilles des transistors et les extrémités 111 et 121 est typiquement égale à au moins 250 nm, voire de préférence au moins égale à 400nm).
Chaque couple 101 comporte un transistor nMOS désigné par la référence Ln et un transistor pMOS désigné par la référence Lp. Le transistor nMOS Ln et le transistor pMOS Lp présentent un même niveau de tension de seuil (les niveaux des tensions de seuil pour les nMOS et les pMOS seront comparés en valeur absolue), de type LVT dans l’exemple.
Chaque couple 301 comporte un transistor nMOS désigné par la référence Ln et un transistor pMOS désigné par la référence SLp. La structure ou construction d’un transistor pMOS SLp d’un couple 301 est identique à celle des transistors pMOS SLp des couples 203 (détaillé par la suite). La structure ou construction d’un transistor nMOS Ln d’une couple 301 est identique à celle des transistors nMOS Ln des couples 101. La structure des différents transistors et la
ICG11080 FR Depot Texte.docx motivation d’une telle configuration vont maintenant être détaillées. Les grilles des transistors d’un ou plusieurs couples 101 peuvent être interconnectées de façon connue en soi pour former des portes logiques. Les grilles des transistors d’un ou plusieurs couples 301 peuvent être interconnectées.
Les couples de transistors 101 ont leur grille plus éloignée des extrémités
111 et 121 que les couples de transistors 301.
On n’a illustré la zone active 142 qu’au niveau de sa partie médiane. Dans sa partie médiane, le circuit intégré 1 comprend plusieurs couples 102 entre les traits en tirets-points, zone que l’on considérera comme distante des extrémités
112 et 122 de la zone active 142 (dans cette zone, la distance entre le bord des grilles des transistors et les extrémités 112 et 122 est typiquement égale à au moins 250 nm, voire de préférence au moins égale à 400nm). Chaque couple 102 comporte un transistor nMOS Ln et un transistor pMOS Lp, présentant la même construction que les transistors d’un couple 101.
On n’a illustré la zone active 143 qu’au niveau de sa partie médiane. Dans sa partie médiane, le circuit intégré 1 comprend plusieurs couples 203 entre les traits en tirets-points, zone que l’on considérera comme distante des extrémités
113 et 123 de la zone active 143 (dans cette zone, la distance entre le bord des grilles des transistors et les extrémités 113 et 123 est typiquement égale à au moins 250 nm, voire de préférence au moins égale à 400nm). Chaque couple 203 comporte un transistor nMOS désigné par la référence SLn et un transistor pMOS SLp. Les transistors SLp ont la même construction que les transistors pMOS d’un couple 301. Le transistor nMOS SLn et le transistor pMOS SLp d’un couple 203 présentent un même niveau de tension de seuil, de type SLVT dans l’exemple, inférieur en valeur absolue au niveau de tension de seuil des transistors Ln et Lp respectivement. Le niveau de la tension de seuil des transistors des couples 203 est inférieur au niveau de la tension de seuil des transistors des couples 102.
De façon générale, on considérera que deux transistors de même type ont une même structure ou construction, lorsque leurs grilles présentent de même dimensions, leurs métaux de grille (par exemple un même travail de sortie) et leurs isolants de grille sont identiques, le dopage de leur canal est identique en concentration et en composition, ils présentent une implantation identique dans leur éventuel caisson, et ces éventuels caissons présentent une même polarisation, et lorsque ces transistors présentent de mêmes géométrie et dimensions.
Les transistors Ln sont par exemple des transistors nMOS conçus pour présenter une tension de seuil de type LVT. Les transistors SLn sont par exemple
ICGl 1080 FR Depot Texte.docx des transistors nMOS conçus pour présenter une tension de seuil de type SLVT. La structure des transistors nMOS est connue en soi de l’homme du métier. La différence de tension de seuil entre les transistors Ln et les transistors SLn peut par exemple être obtenue par une différence de dopage de leur canal. Le canal des transistors nMOS Ln est par exemple du Silicium dopé avec un dopant de type P, par exemple avec une concentration comprise entre 5*1012cm’3 et 5*1013cm’3. Le dopant de type P est par exemple du Bore. Le canal des transistors nMOS SLn est par exemple en Silicium non intentionnellement dopé (quelques 1015 dopants/cm3 par exemple).
Les transistors Lp sont par exemple des transistors pMOS conçus pour présenter une tension de seuil de type LVT. Les transistors SLp sont par exemple des transistors pMOS conçus pour présenter une tension de seuil de type SLVT. Le canal des transistors Lp peut présenter une même concentration que le canal des transistors Ln et un type de dopant n, par exemple de l’Arsenic. Le canal des transistors SLp peut être du type non intentionnellement dopé (quelques 1015 dopants/cm3 par exemple).
Le canal des transistors Lp et SLp inclut un alliage de SiGe. Cet alliage présente par exemple une proportion de Germanium en atome comprise entre 15 et 40%, de préférence comprise entre 20 et 35%. Cet alliage de SiGe est par exemple formé de façon connue en soi sur un substrat, de façon à présenter une précontrainte en compression, notamment selon la direction de conduction. Une telle précontrainte est par exemple obtenue par dépôt d’un alliage de SiGe sur du silicium, la précontrainte étant induite par la différence de leurs paramètres de maille.
Lors de la délimitation des bordures des zones actives, les gravures des extrémités induisent une relaxation du SiGe conduisant à une baisse de sa contrainte en compression selon la direction de conduction, dans les couples 301. La baisse de la contrainte en compression du SiGe dans les couples 301 est d’autant plus importante que le couple 301 est proche de l’extrémité 111 ou 121. La figure 12 illustre la contrainte en compression dans le canal en SiGe des transistors pMOS en fonction du positionnement relatif du bord de leur grille par rapport aux extrémités de la zone active 141. La courbe en trait plein correspond à une zone active 141 d’une longueur de 520nm. La courbe en trait discontinu correspond à une zone active 141 d’une longueur de 1960nm.
La baisse de la contrainte en compression selon la direction de conduction dans le SiGe du canal des transistors pMOS des couples 301 est ici au moins égale à 250 MPa par rapport à la contrainte en compression dans le SiGe du canal des transistors pMOS des couples 101, voire au moins égale à 700MPa, voire supérieure à 900MPa, du fait de la relaxation à proximité des extrémités 111
ICG11080 FR Depot Texte.docx et 121. Une telle diminution de la contrainte en compression dans les transistors pMOS des couples 301 a donc tendance à accroître leur tension de seuil.
La différence de tension de seuil entre les transistors SLp des couples 203 et les transistors SLp des couples 301, fait que la tension de seuil des transistors Lp des couples 101 est à peu près équivalente à celle des transistors SLp des couples 301, et présente donc un niveau proche ou identique à celui des transistors SLn des couples 301. Les couples 301 sont donc équilibrés en y intégrant des transistors SLp selon une structure identique à celle de transistors SLp utilisés ailleurs dans le circuit intégré 1 (par exemple dans les couples 203), ce qui permet d’équilibrer les couples 301 sans nécessiter la fabrication de transistors spécifiques, donc sans nécessité d’utiliser de masques de gravure ou d’étapes de fabrication supplémentaires.
Dans l’exemple qui précède, la différence de tension de seuil entre les transistors Lp et les transistors SLp des couples 101 ou 102 et 203 est basée sur une différence de concentration en dopants dans leurs canaux respectifs. On peut par exemple envisager que les transistors Lp présentent une concentration en dopants de type N dans leur canal au moins deux fois supérieure à celle du canal des transistors SLp.
La figure 11 illustre un exemple d’influence de la concentration en Germanium (trait plein) et de la concentration en dopants de type N (pointillés) dans le canal des transistors pMOS sur leur tension de seuil.
On peut également envisager que la différence de tension de seuil entre les transistors Lp et les transistors SLp des couples 101 ou 102 et 203 est basée sur une différence de travail de sortie de leurs matériaux de grille, ou éventuellement sur le type de dopage de caissons ménagés sous ces transistors, ou sur une différence de polarisation de ces caissons.
La figure 8 est un diagramme comparatif des courants de fuite et retards simulés pour différentes cellules d’inverseur positionnées à proximité des extrémités latérales d’une zone active. Chaque courbe correspond aux valeurs simulées pour différentes longueurs de grille des transistors. La courbe en trait plein correspond à une cellule à couple 301. La courbe en trait discontinu correspond à une cellule à couple incluant un transistor Lp et un transistor Ln selon l’état de la technique. La courbe en pointillés correspond à une cellule à couple incluant un transistor SLp et un transistor SLn selon l’état de la technique. La cellule à couple 301 présente à la fois les valeurs de retard les plus basses et les valeurs de courants de fuite les plus basses pour une longueur de grille donnée.
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La figure 9 est un diagramme comparatif des courants de fuite et retards simulés pour différents couples utilisés pour former une porte NON-ET (NAND en anglais), positionnées à proximité des extrémités latérales d’une zone active. Chaque courbe correspond aux valeurs simulées pour différentes longueurs de grille des transistors. La courbe en trait plein correspond à des couples 301. La courbe en trait discontinu correspond à des couples incluant un transistor Lp et un transistor Ln. La courbe en pointillés correspond à des couples incluant un transistor SLp et un transistor SLn. Les cellules à couples 301 présentent un excellent compromis de valeurs de retard et de valeurs de courants de fuite pour une longueur de grille donnée.
La figure 10 est un diagramme comparatif des courants de fuite et retards simulés pour différents couples utilisés pour former une porte NON-OU (NOR en anglais), positionnés à proximité des extrémités latérales d’une zone active. Chaque courbe correspond aux valeurs simulées pour différentes longueurs de grille des transistors. La courbe en trait plein correspond à des couples 301. La courbe en trait discontinu correspond à des couples incluant un transistor Lp et un transistor Ln. La courbe en pointillés correspond à des couples incluant un transistor SLp et un transistor SLn. Les couples 301 présentent à la fois les valeurs de retard les plus basses et les valeurs de courants de fuite les plus basses pour une longueur de grille donnée.
Un changement de transistor de type P en bordure de zone active s’avère intéressant, dès que le décalage de tension de seuil induit par la relaxation du canal à proximité de la bordure du canal est significatif par rapport à l’écart entre deux niveaux de tension de seuil. Par exemple, si l’écart entre un transistor de construction LVt et un transistor de construction SLVt est désigné par GVt, si la variation de tension de seuil induite par la proximité de la bordure de zone active est désignée par EVt, on considérera qu’un changement de transistor est nécessaire dès que Evt>GVt/2. On obtient par exemple une sensibilité Sens de 320mV pour 1,65GPa de contrainte sur la tension de seuil d’un transistor pMOS à canal SiGe avec 25% de Ge. On peut déterminer à partir de quelle variation de contrainte VCcri un changement de transistor pMOS est préférable par la relation suivante :
VCcri =GVt/(2*Sens)
Pour GVt/2= 50mV, on obtiendra VCcri «250MPa.
On pourra suppposer que la contrainte dans le canal à proximité de la bordure de zone active varie avec la distance selon une loi exponentielle comme suit :
ICGl 1080 FR Depot Texte.docx o(d)=omax*(1 -e'(d/Li)), avec omax la contrainte maximale dans le canal des transistors de pMOS de la rangée, et Li la distance entre grille et bordure de zone active à partir de laquelle l’influence de la bordure sur la contrainte du canal devient non négligeable.
La distance Dlim pour laquelle il peut s’avérer intéressant de changer la construction des transistors de type P est par exemple définie par la relation suivante :
Dlim= -Li*ln(GVT/(2*Sens* amax)
Cette distance Dlim permet typiquement de déterminer le nombre de couples à inclure dans les zones en bordure de zone active.
L’invention s’applique à des transistors selon différentes conceptions, par exemple en substrat massif ou SOI, avec caisson polarisé ou non, avec un dopage du caisson ou non. L’invention peut s’appliquer par exemple à des transistors planaires ou à des transistors de type FinFET.
L’invention a été décrite en référence à des transistors de type LVT et SLVT mais peu bien entendu s’appliquer à des transistors présentant d’autres niveaux de tension de seuil.
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Claims (12)

  1. REVENDICATIONS
    1. Circuit intégré (1 ), comprenant :
    -un premier couple (101) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp), le premier transistor pMOS étant ménagé dans et sur une zone active de silicium (141), le premier transistor pMOS comportant une source, un drain et une région de canal contraint en compression adaptée à se former selon une direction allant de la source vers le drain, la région de canal incluant un alliage de SiGe, le premier transistor nMOS et le premier transistor pMOS présentant un même niveau de tension de seuil en valeur absolue ;
    -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp), le deuxième transistor pMOS étant ménagé dans et sur une zone active de silicium (143), le deuxième transistor pMOS comportant une source, un drain, et une région de canal contraint en compression adaptée à se former selon ladite direction, la région de canal incluant un alliage de SiGe, le deuxième transistor nMOS et le deuxième transistor pMOS présentant un même niveau de tension de seuil en valeur absolue, inférieur au niveau de tension de seuil du premier transistor nMOS et du premier transistor pMOS ; caractérisé en ce qu’il comprend en outre :
    -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le premier transistor nMOS et un troisième transistor pMOS présentant la même construction que le deuxième transistor pMOS, ledit troisième transistor pMOS étant ménagé dans et sur une zone active de silicium (141), la région de canal du troisième transistor pMOS présentant une contrainte de compression selon ladite direction inférieure à celle de la région de canal du premier transistor pMOS, la grille du troisième transistor pMOS étant positionnée à une distance de la bordure (111, 121) de sa zone active (141) selon ladite direction inférieure à la distance de la grille du premier transistor pMOS par rapport à la bordure (111, 121 ) de sa zone active (141 ).
  2. 2. Circuit intégré (1) selon la revendication 1, dans lequel la grille du troisième transistor pMOS est positionnée à une distance au plus égale à 200nm de ladite bordure (111, 121 ) de sa zone active (141 ) selon ladite direction.
  3. 3. Circuit intégré (1) selon la revendication 1 ou 2, dans lequel les grilles des premier et deuxième transistors pMOS sont positionnées à une distance au moins égale à 250nm des bordures (111,121,113,123) de leurs zones actives respectives (141,143) selon ladite direction.
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  4. 4. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal des premier et deuxième transistors pMOS (Lp, SLp) comprend une proportion molaire de Germanium comprise entre 15 et 40%.
  5. 5. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal des transistors (SLn, SLp) de la deuxième cellule est de type non intentionnellement dopé.
  6. 6. Circuit intégré (1 ) selon l'une quelconque des revendications 1 à 4, dans lequel les dopants dans la région de canal des transistors de la première cellule sont de type opposé (100) et la concentration de ces dopants est identique.
  7. 7. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel le premier transistor pMOS (Lp) et le deuxième transistor pMOS (SLp) différent par au moins l’un des paramètres suivants :
    -la concentration en dopant dans leur région de canal ;
    -le travail de sortie de leur matériau de grille ;
    -le type de dopage d’un caisson ménagé sous le transistor ;
    -la polarisation d’un caisson ménagé sous le transistor.
  8. 8. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal du premier transistor nMOS (Ln) présente un dopage de type P avec une concentration comprise entre
    1 *1018cm'3 et 3*1018cm'3.
  9. 9. Circuit intégré (1 ) selon la revendication 8, dans lequel le dopage de type P du premier transistor nMOS (Ln) inclut du Bore.
  10. 10. Circuit intégré (1) selon les revendications 7 et 8, dans lequel une concentration en dopant de type N dans la région de canal du deuxième transistor pMOS (SLp) est au moins deux fois inférieure à celle de la région de canal du premier transistor pMOS (Lp).
  11. 11. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel les grilles des transistors du troisième couple (301) sont couplées.
  12. 12. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal du troisième transistor pMOS présente une contrainte de compression selon ladite direction inférieure d’au moins 250 MPa
    ICG11080 FR Depot Texte.docx par rapport à ladite contrainte de compression de la région de canal du premier transistor pMOS.
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