FR3056372A1 - Circuit integre comprenant des cellules equilibrees en bordure de zone active - Google Patents

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Abstract

L'invention concerne un circuit intégré (1), comprenant : -un premier couple (101) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp) ; -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp) ; les premier et deuxième transistors nMOS comportant une zone de canal en Silicium contraint en tension, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active; -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le deuxième transistor nMOS et un troisième transistor pMOS présentant la même construction que le premier transistor pMOS et présentant une contrainte en tension inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111, 121).

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public, STMICROELECTRONICS (CROLLES 2) SAS.
Demande(s) d’extension
Mandataire(s) : INNOVATION COMPETENCE GROUP.
CIRCUIT INTEGRE COMPRENANT DES CELLULES EQUILIBREES EN BORDURE DE ZONE ACTIVE.
FR 3 056 372 - A1 (5/) L'invention concerne un circuit intégré (1), comprenant:
-un premier couple (101) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp);
-un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp);
les premier et deuxième transistors nMOS comportant une zone de canal en Silicium contraint en tension, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active;
-un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le deuxième transistor nMOS et un troisième transistor pMOS présentant la même construction que le premier transistor pMOS et présentant une contrainte en tension inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111, 121).
Figure FR3056372A1_D0001
Figure FR3056372A1_D0002
Figure FR3056372A1_D0003
CIRCUIT INTEGRE COMPRENANT DES CELLULES EQUILIBREES EN BORDURE DE ZONE ACTIVE
L’invention concerne un circuit intégré, et en particulier un circuit intégré comprenant des cellules incluant des transistors à effet de champ à canal contraint en tension.
La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l’objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil de certains transistors pour former des portes logiques à vitesse de basculement élevée ou à courant élevé à l’état passant, et on augmente la tension seuil d’autres transistors pour former des portes logiques à faible consommation.
On peut ainsi typiquement disposer de transistors à très faible tension de seuil, dits SLVT, de transistors à faible tension de seuil, dits LVT, de transistors à haute tension de seuil, dits HVT, et de transistors à tension de seuil intermédiaire, dits SVT, ou RVT. Typiquement, les transistors SLVT présentent une tension de seuil inférieure ou égale à 300mV, les transistors LVT présentent une tension de seuil inférieure ou égale à 450mV, les transistors HVT supérieure ou égale à 600mV et les transistors RVT comprise entre 450mV et 600mV.
Une porte logique combine généralement plusieurs couples de transistors pour former une cellule, chaque couple comprend un transistor nMOS et un transistor pMOS, d’un même type, par exemple SLVT, LVT ou RVT. Il est important que les niveaux de tension de seuil des transistors d’un même couple soient équilibrés, afin qu’un des transistors ne dégrade pas les performances du couple de transistors ou de la cellule, par exemple sa fuite à l’état bloqué. La figure 1 illustre un diagramme tension de grille/courant de drain pour deux exemples de couples de transistors. La courbe en trait plein correspond à un couple équilibré de transistors nMOS/pMOS de type LVT. La courbe en trait discontinu correspond à un couple équilibré de transistors nMOS/pMOS de type SLVT.
Afin d’augmenter la performance d’un transistor nMOS, il est connu de former sa couche active incluant sa zone de canal avec du Silicium présentant un état de contrainte en tension biaxiale, et notamment selon sa direction de transport.. Pour obtenir une telle contrainte, le procédé suivant est par exemple utilisé.
On part de premier et deuxième substrats de Silicium. Sur le premier substrat, on réalise une croissance par épitaxie d’un alliage de SiGe, avec une
ICG011110 FR Depot Texte.docx rampe graduelle de SiGe. On réalise ensuite une croissance par épitaxie d’un alliage Sii-xGex. L’alliage Sii-xGex est ensuite soumis à un polissage mécanochimique. On réalise une croissance par épitaxie d’une couche de Silicium sur l’alliage Sii-xGex. Du fait du plus grand paramètre de maille de la couche d’alliage Si-i-xGex par rapport à la couche de Silicium, cette couche de Silicium est contrainte en tension biaxiale lors de sa croissance par épitaxie. Un dépôt de S1O2 est réalisé sur la couche de Silicium contraint en tension. Une implantation d’hydrogène est ensuite implantée dans la couche d’alliage Sii-xGex.
Sur le deuxième substrat, on réalise une oxydation de façon à former une couche de S1O2 en surface. La couche de S1O2 du premier substrat est collée sur la couche de S1O2 du deuxième substrat. La couche d’alliage Sii-xGex est découpée au niveau de l’implantation d’hydrogène, puis le premier substrat est retiré. L’alliage Sii-xGex est retiré de façon sélective par rapport à la couche de Silicium contrainte en tension biaxiale. Une telle configuration permet de réduire la tension de seuil et d’accroître fortement la mobilité des porteurs et d’augmenter la densité de courant à l’état passant, ce qui s’avère particulièrement avantageux pour des nœuds technologiques de petite taille.
Le canal du transistor nMOS et le canal du transistor pMOS présentent par ailleurs des concentrations de dopants généralement identiques pour un même couple. Sans ajout intentionnel de dopants dans le canal des transistors, le canal des nMOS et des pMOS est de type p avec une concentration de l’ordre de 1015 dopants/cm3. Il est connu que l’ajout de dopants dans le canal des transistors permet de modifier la tension de seuil des transistors. Par exemple, un dopage de type p dans le canal des transistors nMOS augmentera leur tension de seuil. Pour passer de transistors SLVT à LVT, il est donc possible d’ajouter un dopage n pour les pMOS et un dopage p pour les nMOS dans le canal avec une concentration de dopants proches de façon à augmenter la tension de seuil des deux types de transistors.
De la contrainte intentionnelle est introduite dans le canal des transistors. Un problème qui se pose plus particulièrement pour les nœuds technologiques de petite taille, est que la distance se réduit entre la grille des transistors et la bordure de la zone active de silicium, dans la direction du transport. Différentes zones actives de silicium sont notamment délimitées en îlots par l’intermédiaire de tranchées d’isolation positionnées dans les rangées de transistors. Les transistors nMOS positionnés à proximité de la bordure de la zone active sont confrontés à une relaxation de la contrainte en tension dans leur zone de canal, par exemple lors d’une étape de gravure de la bordure de cette zone active, avant le remplissage des tranchées par de l’isolant. Cette relaxation peut aboutir à une augmentation de la tension de seuil de tels transistors nMOS pouvant atteindre 200 mV. Un transistor nMOS de type SLVT peut alors présenter une tension de
ICG011110 FR Depot Texte.docx seuil correspondant à celle d’un transistor de type LVT. La cellule ou le couple de transistors correspondant incluant ce transistor nMOS est alors complètement déséquilibré, conduisant à des pertes de performance significatives de cette cellule.
La figure 2 illustre un exemple de tensions de seuil pour des transistors de nMOS de type LVT et SLVT en fonction de leur distance SA entre leur bord de grille et la bordure de leur zone active. Les transistors sont ici de type FDSOI avec une couche d’oxyde enterrée d’une épaisseur de 10nm, pour un nœud technologique à 18nm et une largeur de grille de 200nm. On constate que l’augmentation de la tension de seuil pour les transistors nMOS devient vraiment significative pour une valeur SA inférieure à 200nm.
La figure 3 illustre les tensions de seuil pour différents transistors nMOS en fonction de leur distance SA entre leur bord de grille et la bordure de leur zone active, pour différentes valeurs de largeurs de grille, pour un nœud technologique à 14nm. On constate ici que l’augmentation de la tension de seuil pour les transistors nMOS devient vraiment significative pour une valeur SA inférieure à 300nm.
Le diagramme tension /courant de la figure 4 illustre ce décalage de tension de seuil pour les transistors nMOS, les courbes en pointillés correspondant au cas de figure où la valeur SA est inférieure à 200nm, les autres courbes correspondant au cas de la figure 1, avec SA au moins égal à 500nm.
L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un circuit intégré, comprenant :
-un premier couple incluant un premier transistor nMOS et un premier transistor pMOS, le premier transistor nMOS étant ménagé dans et sur une zone active de silicium, le premier transistor nMOS comportant une source, un drain, et une région de canal en Silicium contraint en tension adaptée à se former selon une direction allant de la source vers le drain, le premier transistor nMOS et le premier transistor pMOS présentant un même niveau de tension de seuil en valeur absolue ;
-un deuxième couple incluant un deuxième transistor nMOS et un deuxième transistor pMOS, le deuxième transistor nMOS étant ménagé dans et sur une zone active de silicium, le deuxième transistor nMOS comportant une source, un drain, et une région de canal contraint en tension adaptée à se former selon ladite direction, le deuxième transistor nMOS et le deuxième transistor pMOS présentant un même niveau de tension de seuil en valeur absolue, inférieur au niveau de tension de seuil du premier transistor nMOS et du premier transistor pMOS ;
-un troisième couple incluant un troisième transistor nMOS présentant la même construction que le deuxième transistor nMOS et un troisième transistor pMOS
ICG011110 FR Depot Texte.docx présentant la même construction que le premier transistor pMOS, ledit troisième transistor nMOS étant ménagé dans et sur une zone active de silicium, la région de canal du troisième transistor nMOS présentant une contrainte en tension selon ladite direction inférieure à celle de la région de canal du premier transistor nMOS, la grille du troisième transistor nMOS étant à une distance de la bordure de sa zone active selon ladite direction inférieure à la distance de la grille du premier transistor nMOS par rapport à la bordure de sa zone active.
L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.
Selon une variante, la grille du troisième transistor nMOS est positionnée à une distance au plus égale à 200nm de ladite bordure de sa zone active selon ladite direction.
Selon une autre variante, les grilles des premier et deuxième transistors nMOS sont positionnées à une distance au moins égale à 250nm des bordures de leurs zones actives respectives selon ladite direction.
Selon encore une variante, lesdites zones actives de Silicium sont formées sur une couche d’isolant enterrée.
Selon encore une autre variante, ladite couche d’isolant enterrée présente une épaisseur au plus égale à 50nm.
Selon une variante, la région de canal des transistors de la deuxième cellule est de type non intentionnellement dopé.
Selon encore une variante, les dopants dans les régions de canal des transistors de la première cellule sont de type opposé et la concentration de ces dopants est identique.
Selon une autre variante, le premier transistor nMOS et le deuxième transistor nMOS différent par au moins l’un des paramètres suivants :
-la concentration en dopant dans leur région de canal ;
-le travail de sortie de leur matériau de grille ;
-le type de dopage d’un caisson ménagé sous le transistor ;
-la polarisation d’un caisson ménagé sous le transistor.
Selon une autre variante, les grilles des transistors du troisième couple sont couplées.
Selon encore une autre variante, la région de canal du troisième transistor nMOS présente une contrainte en tension selon ladite direction inférieure d’au moins 250 MPa par rapport à ladite contrainte en tension de la région de canal du premier transistor nMOS.
ICG011110 FR Depot Texte.docx
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-la figure 1 est un diagramme courant/tension pour des exemples de couples de transistors à effet de champ ;
-la figure 2 est un diagramme illustrant la tension de seuil de différents transistors nMOS en fonction de leur distance par rapport à une bordure de leur zone active de Silicium
-la figure 3 est un diagramme illustrant la tension de seuil d’autres transistors nMOS en fonction de leur distance par rapport à une bordure de leur zone active de Silicium ;
-la figure 4 est un diagramme courant/tension illustrant un décalage de tension de seuil pour des transistors nMOS proches de la bordure de la zone active de Silicium ;
-la figure 5 est une vue schématique de dessus d’un exemple de cellule formant un inverseur ;
-la figure 6 est un schéma électrique équivalent de la cellule de la figure 5 ;
-la figure 7 est une vue schématique de dessus d’un circuit intégré cointégrant différentes couples de transistors, selon un mode de réalisation de l’invention ;
-la figure 8 est un diagramme comparatif des courants de fuite/retards par étage pour différentes structures d’inverseurs ;
-la figure 9 illustre des diagrammes illustrant la contrainte en tension dans le canal des transistors nMOS en fonction de leur distance par rapport à l’extrémité de la zone active, pour différentes longueurs de zone active.
L’invention propose de compenser une perte de contrainte en tension selon la direction de conduction, dans un canal en Silicium initialement contraint en tension biaxiale d’un transistor nMOS, due à sa proximité avec une bordure de sa zone d’active, en utilisant la même structure de transistor nMOS utilisée pour un niveau de tension de seuil plus bas, dans une zone plus distante de la bordure de cette zone d’active.
La figure 5 est une vue schématique d’un exemple de cellule 40 combinant un couple d’un transistor nMOS 41 et d’un transistor pMOS 42. Dans cet exemple d’application, la cellule 40 forme un inverseur. Dans cet exemple, le transistor nMOS 41 et le transistor pMOS 42 présentent un unique doigt de grille. La figure 6 est un schéma électrique équivalent de la cellule 40. Le transistor nMOS 41 comporte une source 411, un drain 412 et une grille 413. La source 411 est connectée à un potentiel de masse Gnd par l’intermédiaire d’un contact 48. Le
ICG011110 FR Depot Texte.docx transistor pMOS 42 comporte une source 422, un drain 421 et une grille 423. Le drain 421 est connecté à un potentiel d’alimentation Vdd par l’intermédiaire d’un contact 49. Une interconnexion 45 connecte électriquement le drain 412 et la source 422. Les grilles 413 et 423 sont interconnectées. La cellule 40 est isolée latéralement selon la direction de conduction, par l’intermédiaire de tranchées d’isolation 46 et 47. Les grilles 413 et 423 sont connectées à une borne d’entrée 43. L’interconnexion 45 est connectée à une borne de sortie 44.
La figure 7 est une vue schématique de dessus d’un circuit intégré 1 comportant plusieurs rangées de couples, chaque couple combinant un transistor nMOS et un transistor pMOS. Une zone active 131 comporte une rangée de transistors nMOS alignés et une zone active 141 comporte une rangée de transistors pMOS alignés, pour un groupe de couples. Une autre zone active 132 comporte une rangée de transistors nMOS alignés et une zone active 142 comporte une rangée de transistors pMOS alignés, pour un autre groupe de couples. Une autre zone active 133 comporte une rangée de transistors nMOS alignés et une zone active 143 comporte une rangée de transistors pMOS alignés, pour un autre groupe de couples. La zone active de semi-conducteur 131, présente des extrémités 111 et 121 suivant la direction de conduction des transistors, illustrée par la flèche horizontale. La zone active de semi-conducteur 132, présente des extrémités 112 et 122 suivant la direction de conduction des transistors. La zone active de semi-conducteur 133, présente des extrémités 113 et 123 suivant la direction de conduction des transistors. La direction de conduction est définie par la direction allant de la source vers le drain de chacun des transistors. Les zones actives 131, 132, 133, 141, 142, 143 sont délimitées latéralement par des gravures MESA (dont le principe est typiquement décrit dans le document US3894895) ou par des tranchées d’isolation profondes.
En partant de l’extrémité 111 de la zone active 131, le circuit intégré 1 comprend plusieurs couples 301 jusqu’au trait 50 en tirets-points, zone que l’on considérera comme proche de cette extrémité 111 de la zone active 131 (dans cette zone, la distance entre le bord des grilles des transistors et l’extrémité 111 est typiquement au plus égale à 250 nm, voire de préférence au plus égale à 200nm). En partant de l’extrémité 121 de la zone active 131, le circuit intégré 1 comprend plusieurs couples 301 jusqu’au trait en tirets-points, zone que l’on considérera comme proche de cette extrémité 121 de la zone active 131 (dans cette zone, la distance entre le bord des grilles des transistors et l’extrémité 121 est typiquement au plus égale à 250 nm, voire de préférence au plus égale à 200nm). Entre les deux traits en tirets-points, le circuit intégré 1 comprend des couples 101, zone que l’on considérera comme distante des extrémités 111 et 121 de la zone active 131 (dans cette zone, la distance entre le bord des grilles
ICG011110 FR Depot Texte.docx des transistors et les extrémités 111 et 121 est typiquement égale à au moins 300 nm, voire de préférence au moins égale à 400nm).
Chaque couple 101 comporte un transistor nMOS désigné par la référence Ln et un transistor pMOS désigné par la référence Lp. Le transistor nMOS Ln et le transistor pMOS Lp présentent un même niveau de tension de seuil (les niveaux des tensions de seuil pour les nMOS et les pMOS seront comparés en valeur absolue), de type LVT dans l’exemple.
Chaque couple 301 comporte un transistor nMOS désigné par la référence SLn et un transistor pMOS désigné par la référence Lp. La structure ou construction d’un transistor pMOS Lp d’un couple 301 est identique à celle des transistors pMOS Lp des couples 101. La structure ou construction d’un transistor nMOS SLn d’une couple 301 est identique à celle des transistors nMOS SLn des couples 203 (détaillé par la suite). La structure des différents transistors et la motivation d’une telle configuration vont maintenant être détaillées. Les grilles des transistors d’un ou plusieurs couples 101 peuvent être interconnectées de façon connue en soi pour former des portes logiques. Les grilles des transistors d’un ou plusieurs couples 301 peuvent être interconnectées.
Les couples de transistors 101 ont leur grille plus éloignée des extrémités
111 et 121 que les couples de transistors 301.
On n’a illustré la zone active 142 qu’au niveau de sa partie médiane. Dans sa partie médiane, le circuit intégré 1 comprend plusieurs couples 102 entre les traits en tirets-points, zone que l’on considérera comme distante des extrémités
112 et 122 de la zone active 132 (dans cette zone, la distance entre le bord des grilles des transistors et les extrémités 112 et 122 est typiquement égale à au moins 250 nm, voire de préférence au moins égale à 400nm). Chaque couple 102 comporte un transistor nMOS Ln et un transistor pMOS Lp, présentant la même construction que les transistors d’un couple 101.
On n’a illustré la zone active 143 qu’au niveau de sa partie médiane. Dans sa partie médiane, le circuit intégré 1 comprend plusieurs couples 203 entre les traits en tirets-points, zone que l’on considérera comme distante des extrémités
113 et 123 de la zone active 133 (dans cette zone, la distance entre le bord des grilles des transistors et les extrémités 113 et 123 est typiquement égale à au moins 250 nm, voire de préférence au moins égale à 400nm). Chaque couple 203 comporte un transistor nMOS désigné par la référence SLn et un transistor pMOS SLp. Les transistors SLp ont la même construction que les transistors pMOS d’un couple 301. Le transistor nMOS SLn et le transistor pMOS SLp d’un couple 203 présentent un même niveau de tension de seuil, de type SLVT dans l’exemple, inférieur en valeur absolue au niveau de tension de seuil des transistors Ln et Lp
ICG011110 FR Depot Texte.docx respectivement. Le niveau de la tension de seuil des transistors des couples 203 est inférieur au niveau de la tension de seuil des transistors des couples 102.
De façon générale, on considérera que deux transistors de même type ont une même structure ou construction, lorsque leurs grilles présentent de même dimensions, leurs métaux de grille (par exemple un même travail de sortie) et leurs isolants de grille sont identiques, le dopage de leur canal est identique en concentration et en composition, ils présentent une implantation identique dans leur éventuel caisson, et ces éventuels caissons présentent une même polarisation, et lorsque ces transistors présentent de mêmes géométrie et dimensions.
Les transistors Ln sont par exemple des transistors nMOS conçus pour présenter une tension de seuil de type LVT. Les transistors SLn sont par exemple des transistors nMOS conçus pour présenter une tension de seuil de type SLVT. La structure des transistors nMOS est connue en soi de l’homme du métier. La différence de tension de seuil entre les transistors Ln et les transistors SLn peut par exemple être obtenue par une différence de dopage de leur canal. Le canal des transistors nMOS Ln est par exemple du Silicium dopé avec un dopant de type P, par exemple avec une concentration comprise entre 5*1012cm’3 et 5*1013cnr3. Le dopant de type P est par exemple du Bore. Le canal des transistors nMOS SLn est par exemple en Silicium non intentionnellement dopé (quelques 1015 dopants/cm3 par exemple).
Les transistors Lp sont par exemple des transistors pMOS conçus pour présenter une tension de seuil de type LVT. Les transistors SLp sont par exemple des transistors pMOS conçus pour présenter une tension de seuil de type SLVT. Le canal des transistors Lp peut présenter une même concentration que le canal des transistors Ln et un type de dopant n, par exemple de l’Arsenic. Le canal des transistors SLp peut être du type non intentionnellement dopé (quelques 1015 dopants/cm3 par exemple).
De façon connue en soi, le canal des transistors Ln et SLn est conçu pour présenter une précontrainte en tension biaxiale, et notamment selon la direction de conduction. Une telle précontrainte en tension est par exemple obtenue par un procédé tel que décrit en introduction. Les zones actives sont ici formées sur une couche d’isolant enterrée (par exemple une couche d’isolant enterrée de type UTBOX pour Ultra Thin Buried Oxide, présentant typiquement une épaisseur au plus de 50nm). La couche de Silicium précontrainte en tension biaxiale de la zone active 131,132 ou 133 présente typiquement une épaisseur comprise entre 5 et 15nm.
Lors de la délimitation des bordures des zones actives, les gravures des extrémités induisent une relaxation du Silicium des zones de canal, conduisant à
ICG011110 FR Depot Texte.docx une baisse de sa contrainte en tension selon la direction de conduction, dans les couples 301. La baisse de la contrainte en tension du Silicium de la zone de canal dans les couples 301 est d’autant plus importante que le couple 301 est proche de l’extrémité 111 ou 121. La figure 9 illustre la contrainte en tension dans le Silicium de la zone de canal des transistors nMOS en fonction du positionnement relatif du bord de leur grille par rapport aux extrémités de la zone active 131. La courbe en trait plein correspond à une zone active 131 d’une longueur de 520nm. La courbe en trait discontinu correspond à une zone active 131 d’une longueur de 1960nm.
La baisse de la contrainte en tension selon la direction de conduction dans le Silicium de la zone de canal des transistors nMOS des couples 301 est ici au moins égale à 250 MPa par rapport à la contrainte en tension dans le Silicium de la zone de canal des transistors nMOS des couples 101, voire au moins égale à 700MPa, voire supérieure à 900MPa, du fait de la relaxation à proximité des extrémités 111 et 121. Une telle diminution de la contrainte en tension dans les transistors nMOS des couples 301 a donc tendance à accroître leur tension de seuil.
La différence de tension de seuil entre les transistors SLn des couples 203 et les transistors SLn des couples 301, fait que la tension de seuil des transistors Ln des couples 101 est à peu près équivalente à celle des transistors SLn des couples 301, et présente donc un niveau proche ou identique à celui des transistors Lp des couples 301. Les couples 301 sont donc équilibrés en y intégrant des transistors SLn selon une structure identique à celle de transistors SLp utilisés ailleurs dans le circuit intégré 1 (par exemple dans les couples 203), ce qui permet d’équilibrer les couples 301 sans nécessiter la fabrication de transistors spécifiques, donc sans nécessité d’utiliser de masques de gravure ou d’étapes de fabrication supplémentaires.
Dans l’exemple qui précède, la différence de tension de seuil entre les transistors Ln et les transistors SLn des couples 101 ou 102 et 203 est basée sur une différence de concentration en dopants dans leurs canaux respectifs. On peut par exemple envisager que les transistors Ln présentent une concentration en dopants de type P dans leur canal au moins deux fois supérieure à celle du canal des transistors SLn.
On peut également envisager que la différence de tension de seuil entre les transistors Ln et les transistors SLn des couples 101 ou 102 et 203 est basée sur une différence de travail de sortie de leurs matériaux de grille, ou éventuellement sur le type de dopage de caissons ménagés sous ces transistors, ou sur une différence de polarisation de ces caissons.
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On peut également envisager que la différence de tension de seuil entre les transistors Ln et les transistors SLn des couples 101 ou 102 et 203 est basée sur une différence de longueur de grille de 10 à 15nm.
Un changement de transistor de type N en bordure de zone active s’avère intéressant, dès que le décalage de tension de seuil induit par la relaxation du canal à proximité de la bordure du canal est significatif par rapport à l’écart entre deux niveaux de tension de seuil. Par exemple, si l’écart entre un transistor de construction LVt et un transistor de construction SLVt est désigné par GVt, si la variation de tension de seuil induite par la proximité de la bordure de zone active est désignée par EVt, on considérera qu’un changement de transistor est nécessaire dès que Evt>GVt/2. On désigne par exemple par Sens la sensibilité de la tension de seuil d’un transistor nMOS à la contrainte biaxiale en tension dans son canal. On peut déterminer à partir de quelle variation de contrainte VCcri un changement de transistor nMOS est préférable par la relation suivante :
VCcri =GVt/(2*Sens)
On pourra suppposer que la contrainte dans le canal à proximité de la bordure de zone active varie avec la distance selon une loi exponentielle comme suit :
a(d)=amax*(1-e'(d/Li)), avec omax la contrainte biaxiale maximale dans le canal des transistors de nMOS de la rangée, et Li la distance entre grille et bordure de zone active à partir de laquelle l’influence de la bordure sur la contrainte du canal devient non négligeable.
La distance Dlim pour laquelle il peut s’avérer intéressant de changer la construction des transistors de type N est par exemple définie par la relation suivante :
Dlim= -Li*ln(GVT/(2*Sens* omax)
Cette distance Dlim permet typiquement de déterminer le nombre de couples à inclure dans les zones en bordure de zone active.
L’invention s’applique à des transistors selon différentes conceptions, par exemple en substrat massif ou SOI, avec caisson polarisé ou non, avec un dopage du caisson ou non. L’invention peut s’appliquer par exemple à des transistors planaires ou à des transistors de type FinFET.
L’invention a été décrite en référence à des transistors de type LVT et SLVT mais peu bien entendu s’appliquer à des transistors présentant d’autres niveaux de tension de seuil.
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Claims (10)

  1. REVENDICATIONS
    1. Circuit intégré (1 ), comprenant :
    -un premier couple (101) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp), le premier transistor nMOS étant ménagé dans et sur une zone active de silicium (131), le premier transistor nMOS comportant une source, un drain, et une région de canal en Silicium contraint en tension adaptée à se former selon une direction allant de la source vers le drain, le premier transistor nMOS et le premier transistor pMOS présentant un même niveau de tension de seuil en valeur absolue ;
    -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp), le deuxième transistor nMOS étant ménagé dans et sur une zone active de silicium (133), le deuxième transistor nMOS comportant une source, un drain, et une région de canal contraint en tension adaptée à se former selon ladite direction, le deuxième transistor nMOS et le deuxième transistor pMOS présentant un même niveau de tension de seuil en valeur absolue, inférieur au niveau de tension de seuil du premier transistor nMOS et du premier transistor pMOS ;
    caractérisé en ce qu’il comprend en outre :
    -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le deuxième transistor nMOS et un troisième transistor pMOS présentant la même construction que le premier transistor pMOS, ledit troisième transistor nMOS étant ménagé dans et sur une zone active de silicium (131), la région de canal du troisième transistor nMOS présentant une contrainte en tension selon ladite direction inférieure à celle de la région de canal du premier transistor nMOS, la grille du troisième transistor nMOS étant à une distance de la bordure (111, 121) de sa zone active (131) selon ladite direction inférieure à la distance de la grille du premier transistor nMOS par rapport à la bordure (113, 123) de sa zone active (131 ).
  2. 2. Circuit intégré (1) selon la revendication 1, dans lequel la grille du troisième transistor nMOS est positionnée à une distance au plus égale à 200nm de ladite bordure (111, 121 ) de sa zone active (131 ) selon ladite direction.
  3. 3. Circuit intégré (1) selon la revendication 1 ou 2, dans lequel les grilles des premier et deuxième transistors nMOS sont positionnées à une distance au moins égale à 250nm des bordures (111,121,113,123) de leurs zones actives respectives (131,133) selon ladite direction.
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  4. 4. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel lesdites zones actives de Silicium (131, 132, 133) sont formées sur une couche d’isolant enterrée.
  5. 5. Circuit intégré (1) selon la revendication 4, dans lequel ladite couche d’isolant enterrée présente une épaisseur au plus égale à 50nm.
  6. 6. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal des transistors (SLn, SLp) de la deuxième cellule est de type non intentionnellement dopé.
  7. 7. Circuit intégré (1 ) selon l'une quelconque des revendications 1 à 5, dans lequel les dopants dans les régions de canal des transistors de la première cellule sont de type opposé (100) et la concentration de ces dopants est identique.
  8. 8. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel le premier transistor nMOS (Ln) et le deuxième transistor nMOS (SLn) différent par au moins l’un des paramètres suivants :
    -la concentration en dopant dans leur région de canal ;
    -le travail de sortie de leur matériau de grille ;
    -le type de dopage d’un caisson ménagé sous le transistor ;
    -la polarisation d’un caisson ménagé sous le transistor.
  9. 9. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel les grilles des transistors du troisième couple (301) sont couplées.
  10. 10. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel la région de canal du troisième transistor nMOS présente une contrainte en tension selon ladite direction inférieure d’au moins 250 MPa par rapport à ladite contrainte en tension de la région de canal du premier transistor nMOS.
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