JPH113869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH113869A JPH113869A JP9153786A JP15378697A JPH113869A JP H113869 A JPH113869 A JP H113869A JP 9153786 A JP9153786 A JP 9153786A JP 15378697 A JP15378697 A JP 15378697A JP H113869 A JPH113869 A JP H113869A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 86
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 86
- 150000002500 ions Chemical class 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 30
- 239000010703 silicon Substances 0.000 abstract description 30
- 239000000758 substrate Substances 0.000 abstract description 27
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 abstract description 7
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000593 degrading effect Effects 0.000 abstract 1
- -1 phosphor ions Chemical class 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 20
- 229910052785 arsenic Inorganic materials 0.000 description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- 230000001603 reducing effect Effects 0.000 description 8
- 229910007991 Si-N Inorganic materials 0.000 description 7
- 229910006294 Si—N Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【課題】 シリコン窒化膜に適当な条件でイオンを注入
することで、生産性よくかつシリコン基板に欠陥を導入
することなく窒化膜の応力を低減することを目的とす
る。 【解決手段】 シリコン窒化膜に1E15cm-2以下の
ドーズ量でイオンを注入し、そのイオンの投影飛程がシ
リコン窒化膜の膜厚の20〜60%であることを特徴と
する。
することで、生産性よくかつシリコン基板に欠陥を導入
することなく窒化膜の応力を低減することを目的とす
る。 【解決手段】 シリコン窒化膜に1E15cm-2以下の
ドーズ量でイオンを注入し、そのイオンの投影飛程がシ
リコン窒化膜の膜厚の20〜60%であることを特徴と
する。
Description
【発明の属する技術分野】本発明は、半導体基板上に形
成された素子分離マスク用のシリコン窒化膜を含む半導
体装置の製造方法に関する。
成された素子分離マスク用のシリコン窒化膜を含む半導
体装置の製造方法に関する。
【0001】
【従来の技術】図9は従来の半導体装置の製造方法に従
ってゲート電極までを形成した図である。まず、図9
(a)に示すように、シリコン基板900上にパッド酸
化膜901を約10nm形成し、CVD法によってシリ
コン窒化膜902を約200nm形成する。全面にフォ
トレジスト903を塗布しフォトリソグラフィによって
フォトレジスト903をフィールドの形状にパターニン
グする。次に図1(b)に示すように、フォトレジスト
903をマスクとしてシリコン窒化膜902をエッチン
グし、フォトレジスト903を除去した後に水蒸気雰囲
気中で熱酸化することで、フィールド酸化膜904を形
成する。次に図9(c)に示すように、シリコン窒化膜
902とパッド酸化膜901を除去し、ゲート酸化膜9
05を形成した後、ゲートポリシリコン106を全面に
成長し、イオン注入または拡散によってゲートポリシリ
コンに不純物をドープする。全面にフォトレジスト90
7を塗布しフォトリソグラフィによってゲートの形状に
フォトレジスト907をパターニングする。ここで、フ
ォトレジスト907のパターニングに際しては、下地の
フィールドパターンに対して目合わせを行う。次に、図
1(d)に示すように、フォトレジスト907をマスク
としてゲートポリシリコン906をエッチングし、レジ
ストを除去することで、ゲート電極110が形成され
る。ゲート電極は、この例に示すようなポリシリコン単
層だけでなく、ポリシリコン上にシリサイドを積層した
ポリサイド構造であってもよい。また、ゲートポリシリ
コンへのドーピングは、この後のソース・ドレインへの
イオン注入で兼用してもよい。
ってゲート電極までを形成した図である。まず、図9
(a)に示すように、シリコン基板900上にパッド酸
化膜901を約10nm形成し、CVD法によってシリ
コン窒化膜902を約200nm形成する。全面にフォ
トレジスト903を塗布しフォトリソグラフィによって
フォトレジスト903をフィールドの形状にパターニン
グする。次に図1(b)に示すように、フォトレジスト
903をマスクとしてシリコン窒化膜902をエッチン
グし、フォトレジスト903を除去した後に水蒸気雰囲
気中で熱酸化することで、フィールド酸化膜904を形
成する。次に図9(c)に示すように、シリコン窒化膜
902とパッド酸化膜901を除去し、ゲート酸化膜9
05を形成した後、ゲートポリシリコン106を全面に
成長し、イオン注入または拡散によってゲートポリシリ
コンに不純物をドープする。全面にフォトレジスト90
7を塗布しフォトリソグラフィによってゲートの形状に
フォトレジスト907をパターニングする。ここで、フ
ォトレジスト907のパターニングに際しては、下地の
フィールドパターンに対して目合わせを行う。次に、図
1(d)に示すように、フォトレジスト907をマスク
としてゲートポリシリコン906をエッチングし、レジ
ストを除去することで、ゲート電極110が形成され
る。ゲート電極は、この例に示すようなポリシリコン単
層だけでなく、ポリシリコン上にシリサイドを積層した
ポリサイド構造であってもよい。また、ゲートポリシリ
コンへのドーピングは、この後のソース・ドレインへの
イオン注入で兼用してもよい。
【0002】
【発明が解決しようとする課題】しかし、上述の従来例
では、下地のフィールドパターンに対して後工程の目合
わせ、例えばゲートパターンの目合わせを行うときに、
図9(c)、(d)に示すような目ズレ908が生じて
しまう。これは、シリコン窒化膜が強い引張応力をも
ち、ウェハを収縮させるためである。すなわち、図9
(b)のフィールドのレジストパターニングは、引張応
力によって収縮したシリコン基板上で行われているた
め、フィールド酸化膜を形成してシリコン窒化膜を除去
した時点では、シリコン基板はフィールドのレジストパ
ターニングを行った時点に比べて伸張しており、これに
ともなってフィールドのパターンは本来の大きさよりも
大きくなっている。このように、下地のフィールドパタ
ーンが本来の大きさよりも大きくなっているため、その
後のゲートのレジストパターン形成のときに、フィール
ドとゲートの寸法差に起因した目ズレが生じてしまう。
このような応力によるウェハの収縮に起因した目合せ・
露光時の位置ズレの影響は、チップが大きくなり最小加
工寸法が小さくなるほど大きくなる。このような問題に
対し、Eer Nisseらによって、窒化膜と基板シ
リコンの界面近傍に投影飛程を一致させる条件でイオン
を注入することで、窒化膜の応力が低減されることがJ
ournalof Applied Physics,
vol.48,No.8(1977),pp.3337
−3341に示されている。しかし、窒化膜とシリコン
基板界面に投影飛程が一致するようにイオン注入する
と、注入したイオンの約半分がシリコン基板に進入する
ことになる。シリコン基板に進入したこれらのイオン
は、シリコン基板に欠陥を発生させる。その欠陥のため
に、例えば完成したデバイスのリーク電流や耐圧を劣化
させるなどの不具合を生じさせる。
では、下地のフィールドパターンに対して後工程の目合
わせ、例えばゲートパターンの目合わせを行うときに、
図9(c)、(d)に示すような目ズレ908が生じて
しまう。これは、シリコン窒化膜が強い引張応力をも
ち、ウェハを収縮させるためである。すなわち、図9
(b)のフィールドのレジストパターニングは、引張応
力によって収縮したシリコン基板上で行われているた
め、フィールド酸化膜を形成してシリコン窒化膜を除去
した時点では、シリコン基板はフィールドのレジストパ
ターニングを行った時点に比べて伸張しており、これに
ともなってフィールドのパターンは本来の大きさよりも
大きくなっている。このように、下地のフィールドパタ
ーンが本来の大きさよりも大きくなっているため、その
後のゲートのレジストパターン形成のときに、フィール
ドとゲートの寸法差に起因した目ズレが生じてしまう。
このような応力によるウェハの収縮に起因した目合せ・
露光時の位置ズレの影響は、チップが大きくなり最小加
工寸法が小さくなるほど大きくなる。このような問題に
対し、Eer Nisseらによって、窒化膜と基板シ
リコンの界面近傍に投影飛程を一致させる条件でイオン
を注入することで、窒化膜の応力が低減されることがJ
ournalof Applied Physics,
vol.48,No.8(1977),pp.3337
−3341に示されている。しかし、窒化膜とシリコン
基板界面に投影飛程が一致するようにイオン注入する
と、注入したイオンの約半分がシリコン基板に進入する
ことになる。シリコン基板に進入したこれらのイオン
は、シリコン基板に欠陥を発生させる。その欠陥のため
に、例えば完成したデバイスのリーク電流や耐圧を劣化
させるなどの不具合を生じさせる。
【0003】また、特開昭55−36935号公報に
は、1E15〜1E17cm-2の高いドーズ量でシリコ
ン窒化膜にイオン注入することによってその応力が低減
することを示している。しかし、このような高いドーズ
量のイオン注入には長い注入時間が必要であり、生産性
の低下をもたらすため実用的ではない。また、シリコン
窒化膜にイオン注入することが記載されているとして
も、どのような条件で膜にイオンを注入するか全然意識
していない。それ故、やはり前述のような問題は発生し
うる。
は、1E15〜1E17cm-2の高いドーズ量でシリコ
ン窒化膜にイオン注入することによってその応力が低減
することを示している。しかし、このような高いドーズ
量のイオン注入には長い注入時間が必要であり、生産性
の低下をもたらすため実用的ではない。また、シリコン
窒化膜にイオン注入することが記載されているとして
も、どのような条件で膜にイオンを注入するか全然意識
していない。それ故、やはり前述のような問題は発生し
うる。
【0004】本発明者は、イオン注入の条件とシリコン
窒化膜の応力の関係を詳しく研究した結果、注入イオン
のエネルギーを注意深く選択することで、上記の公知例
のように注入イオンがシリコン基板に進入してデバイス
特性を劣化させたり生産性を低下させたりせずに、効果
的にシリコン窒化膜の応力を低減することが可能である
ことを見いだした。
窒化膜の応力の関係を詳しく研究した結果、注入イオン
のエネルギーを注意深く選択することで、上記の公知例
のように注入イオンがシリコン基板に進入してデバイス
特性を劣化させたり生産性を低下させたりせずに、効果
的にシリコン窒化膜の応力を低減することが可能である
ことを見いだした。
【0005】
【課題を解決するための手段】本発明は、シリコン窒化
膜に適当な条件でイオンを注入することで、生産性よく
かつシリコン基板に欠陥を導入することなく窒化膜の応
力を低減することを目的としている。
膜に適当な条件でイオンを注入することで、生産性よく
かつシリコン基板に欠陥を導入することなく窒化膜の応
力を低減することを目的としている。
【0006】本発明の半導体装置の製造方法は、シリコ
ン窒化膜にイオン注入されるイオンの注入量が1E15
cm-2以下であることを特徴とする。
ン窒化膜にイオン注入されるイオンの注入量が1E15
cm-2以下であることを特徴とする。
【0007】また、本発明の半導体装置は、該イオン注
入において注入されるイオンの投影飛程が該シリコン窒
化膜の膜厚の20ないし60%であることを特徴とす
る。
入において注入されるイオンの投影飛程が該シリコン窒
化膜の膜厚の20ないし60%であることを特徴とす
る。
【0008】
【発明の実施の形態】図1は200nmのシリコン窒化
膜にヒ素を100keVで0〜6E14cm-2注入した
ときの、シリコン窒化膜の残留応力量をヒ素注入量の関
数として示したものである。シリコン窒化膜の残留応力
σt は窒化膜を成長したウェハの曲がりの曲率半径Rか
ら
膜にヒ素を100keVで0〜6E14cm-2注入した
ときの、シリコン窒化膜の残留応力量をヒ素注入量の関
数として示したものである。シリコン窒化膜の残留応力
σt は窒化膜を成長したウェハの曲がりの曲率半径Rか
ら
【数1】 によって求めた。ここでEs とνはシリコン基板のヤン
グ率とポアソン比、hはシリコンウェハの厚み、tはシ
リコン窒化膜の厚み、R1とR2はそれぞれシリコン窒
化膜成長前と後でのシリコンウェハの曲率半径である。
図1から、200nmのシリコン窒化膜に100keV
でヒ素を注入した場合、残留応力は注入量の増加と共に
急激に低下し、約1E14cm-2の注入量で約半分まで
低下した後一定の値となっていることがわかる。
グ率とポアソン比、hはシリコンウェハの厚み、tはシ
リコン窒化膜の厚み、R1とR2はそれぞれシリコン窒
化膜成長前と後でのシリコンウェハの曲率半径である。
図1から、200nmのシリコン窒化膜に100keV
でヒ素を注入した場合、残留応力は注入量の増加と共に
急激に低下し、約1E14cm-2の注入量で約半分まで
低下した後一定の値となっていることがわかる。
【0009】図2は200nmのシリコン窒化膜に2E
14cm-2のヒ素を0〜350keVのエネルギーで注
入したときのシリコン窒化膜の残留応力量を、ヒ素の注
入エネルギーの関数として示したものである。この図か
ら、シリコン窒化膜の残留応力は注入エネルギーととも
に単調に減少し、約250keVでほぼゼロとなり、そ
れ以上のエネルギーで注入しても変化しないことがわか
る。
14cm-2のヒ素を0〜350keVのエネルギーで注
入したときのシリコン窒化膜の残留応力量を、ヒ素の注
入エネルギーの関数として示したものである。この図か
ら、シリコン窒化膜の残留応力は注入エネルギーととも
に単調に減少し、約250keVでほぼゼロとなり、そ
れ以上のエネルギーで注入しても変化しないことがわか
る。
【0010】図3は200nmのシリコン窒化膜に、リ
ンを100keVで0〜4E14cm-2注入したとき
の、シリコン窒化膜の残留応力量をリン注入量の関数と
して示したものである。この図から、ヒ素を注入した場
合と同様に、残留応力は注入量の増加と共に急激に低下
し、約1E14cm-2以上の注入量で一定値となってい
る。また、この一定値は注入のない時の1/3以下で、
ヒ素を100keVで注入したときよりも応力の低減効
果が大きいことがわかる。
ンを100keVで0〜4E14cm-2注入したとき
の、シリコン窒化膜の残留応力量をリン注入量の関数と
して示したものである。この図から、ヒ素を注入した場
合と同様に、残留応力は注入量の増加と共に急激に低下
し、約1E14cm-2以上の注入量で一定値となってい
る。また、この一定値は注入のない時の1/3以下で、
ヒ素を100keVで注入したときよりも応力の低減効
果が大きいことがわかる。
【0011】図4は200nmのシリコン窒化膜に2E
14cm-2のリンを0〜300keVのエネルギーで注
入したときのシリコン窒化膜の残留応力量を、リンの注
入エネルギーの関数として示したものである。この図か
ら、シリコン窒化膜の残留応力は注入エネルギーととも
に単調に減少し、約150keVでほぼゼロとなり、そ
れ以上のエネルギーで注入しても変化しないことがわか
る。
14cm-2のリンを0〜300keVのエネルギーで注
入したときのシリコン窒化膜の残留応力量を、リンの注
入エネルギーの関数として示したものである。この図か
ら、シリコン窒化膜の残留応力は注入エネルギーととも
に単調に減少し、約150keVでほぼゼロとなり、そ
れ以上のエネルギーで注入しても変化しないことがわか
る。
【0012】図5は、120nmのシリコン窒化膜に2
E14cm-2のヒ素を0〜150keVのエネルギーで
注入したときのシリコン窒化膜の残留応力量を、ヒ素の
注入エネルギーの関数として示したものである。この図
から、シリコン窒化膜の残留応力は注入エネルギーとと
もに単調に減少し、約150keVでほぼゼロとなり、
それ以上のエネルギーで注入しても変化しないことがわ
かる。
E14cm-2のヒ素を0〜150keVのエネルギーで
注入したときのシリコン窒化膜の残留応力量を、ヒ素の
注入エネルギーの関数として示したものである。この図
から、シリコン窒化膜の残留応力は注入エネルギーとと
もに単調に減少し、約150keVでほぼゼロとなり、
それ以上のエネルギーで注入しても変化しないことがわ
かる。
【0013】以上の図1から図5の結果から、シリコン
窒化膜へのイオン注入の効果として 1)1E14cm-2以上の注入量で低減効果は飽和す
る。
窒化膜へのイオン注入の効果として 1)1E14cm-2以上の注入量で低減効果は飽和す
る。
【0014】2)同じ注入エネルギーならばヒ素よりも
リンの方が応力低減効果が大きい。
リンの方が応力低減効果が大きい。
【0015】3)十分高いエネルギーで注入すれば、ヒ
素、リンいずれの場合も残留応力はゼロとなる。
素、リンいずれの場合も残留応力はゼロとなる。
【0016】4)イオン種、注入量、注入エネルギーが
同じ場合、シリコン窒化膜厚が薄い方が残留応力低減効
果は大きいことが明らかになった。
同じ場合、シリコン窒化膜厚が薄い方が残留応力低減効
果は大きいことが明らかになった。
【0017】これらの結果を統一的に解釈するため、残
留応力と注入イオンの投影飛程Rpの関係を図6に示
す。なお、投影飛程は注入されたイオンの濃度が最大に
なる深さである。この図から、シリコン窒化膜厚、注入
イオンの種類によらず、Rpがシリコン窒化膜の約半分
より深ければ、シリコン窒化膜の残留応力はほぼゼロに
なることがわかる。このようなイオン注入によるシリコ
ン窒化膜の応力低減効果は、以下のような機構に基づい
て生じていると考えられる。シリコン窒化膜は引張応力
を示す。すなわち、シリコン基板に引っ張られており、
膜内のSi−N結合は引き延ばされる方向の力を受けて
いる。シリコン窒化膜にイオンを注入してSi−N結合
の一部を切断しSi原子とN原子の間隔を大きくするこ
とで、切断されずに残ったSi−N結合の受ける力が低
減される。投影飛程がシリコン窒化膜の半分の場合、シ
リコン窒化膜とシリコン基板の界面には1E17cm-2
程度の注入イオンが到達している。通常、この程度の量
のイオンをシリコン基板中に注入しても、大きな結晶欠
陥は生じないが、Si−N結合が強く引き延ばされてい
るシリコン窒化膜の場合、この程度の注入イオンの量で
もSi−N結合を切断するため、シリコン窒化膜全体の
応力を効果的に低減することができる。なお、投影飛程
が60%を越えると、シリコン基板中に大きな結晶欠陥
が生じるようになるので、その投影飛程を60%以下と
するのが好ましい。
留応力と注入イオンの投影飛程Rpの関係を図6に示
す。なお、投影飛程は注入されたイオンの濃度が最大に
なる深さである。この図から、シリコン窒化膜厚、注入
イオンの種類によらず、Rpがシリコン窒化膜の約半分
より深ければ、シリコン窒化膜の残留応力はほぼゼロに
なることがわかる。このようなイオン注入によるシリコ
ン窒化膜の応力低減効果は、以下のような機構に基づい
て生じていると考えられる。シリコン窒化膜は引張応力
を示す。すなわち、シリコン基板に引っ張られており、
膜内のSi−N結合は引き延ばされる方向の力を受けて
いる。シリコン窒化膜にイオンを注入してSi−N結合
の一部を切断しSi原子とN原子の間隔を大きくするこ
とで、切断されずに残ったSi−N結合の受ける力が低
減される。投影飛程がシリコン窒化膜の半分の場合、シ
リコン窒化膜とシリコン基板の界面には1E17cm-2
程度の注入イオンが到達している。通常、この程度の量
のイオンをシリコン基板中に注入しても、大きな結晶欠
陥は生じないが、Si−N結合が強く引き延ばされてい
るシリコン窒化膜の場合、この程度の注入イオンの量で
もSi−N結合を切断するため、シリコン窒化膜全体の
応力を効果的に低減することができる。なお、投影飛程
が60%を越えると、シリコン基板中に大きな結晶欠陥
が生じるようになるので、その投影飛程を60%以下と
するのが好ましい。
【0018】図6の結果から、シリコン窒化膜の残留応
力をほぼゼロにするには、1E15cm-2以下又は未満
であっても1E14cm-2以上の注入量でリンまたはヒ
素をシリコン窒化膜厚の半分の位置またはそれより深い
位置(但し、窒化膜厚の位置を越えなくても)に投影飛
程が一致するエネルギーでイオン注入すればよいことが
わかる。なお、投影飛程がシリコン窒化膜厚の20%程
度であっても、残留応力は20〜30%程度に減少する
ため、十分大きな応力低減効果が得られる。また、この
ようなイオン注入による応力の低減効果はSi−N結合
を切断することによって得られるため、投影飛程が同じ
場合、質量の大きいイオンの方が少ない注入量で大きな
応力低減効果が得られる。逆に、イオンの質量が軽すぎ
ると、Si−N結合を切断することができないため、十
分な応力低減効果を得にくい。十分な応力低減効果を得
るためには、シリコン窒化膜を構成する窒素原子と同等
またはそれ以上、すなわち質量数が14以上のイオンを
使用することが好ましい。
力をほぼゼロにするには、1E15cm-2以下又は未満
であっても1E14cm-2以上の注入量でリンまたはヒ
素をシリコン窒化膜厚の半分の位置またはそれより深い
位置(但し、窒化膜厚の位置を越えなくても)に投影飛
程が一致するエネルギーでイオン注入すればよいことが
わかる。なお、投影飛程がシリコン窒化膜厚の20%程
度であっても、残留応力は20〜30%程度に減少する
ため、十分大きな応力低減効果が得られる。また、この
ようなイオン注入による応力の低減効果はSi−N結合
を切断することによって得られるため、投影飛程が同じ
場合、質量の大きいイオンの方が少ない注入量で大きな
応力低減効果が得られる。逆に、イオンの質量が軽すぎ
ると、Si−N結合を切断することができないため、十
分な応力低減効果を得にくい。十分な応力低減効果を得
るためには、シリコン窒化膜を構成する窒素原子と同等
またはそれ以上、すなわち質量数が14以上のイオンを
使用することが好ましい。
【0019】一方、あまりに質量の大きなイオンでは、
投影飛程を大きくするのに必要な注入エネルギーが大き
くなり、使用できるイオン注入装置が制限されてしま
う。従って、使用するイオンの種類とその注入エネルギ
ーは、シリコン窒化膜の厚さを考慮して選択すべきであ
る。
投影飛程を大きくするのに必要な注入エネルギーが大き
くなり、使用できるイオン注入装置が制限されてしま
う。従って、使用するイオンの種類とその注入エネルギ
ーは、シリコン窒化膜の厚さを考慮して選択すべきであ
る。
【0020】なお、本発明に従ってイオン注入を行った
シリコン窒化膜を950℃以上の温度で熱処理すると、
シリコン窒化膜の応力はイオン注入を行う前の約70%
まで回復する。しかし、熱処理温度を900℃以下に抑
えれば、応力の回復を十分低く抑えられる。
シリコン窒化膜を950℃以上の温度で熱処理すると、
シリコン窒化膜の応力はイオン注入を行う前の約70%
まで回復する。しかし、熱処理温度を900℃以下に抑
えれば、応力の回復を十分低く抑えられる。
【0021】上記の本発明によれば、以下に述べる作用
が得られる。シリコン窒化膜に注入するイオンの投影飛
程がシリコン窒化膜厚の20〜60%であるため、注入
したイオンはシリコン基板中にほとんど進入せず、シリ
コン基板に欠陥を発生させることがない。また、1E1
5cm-2以下の少ないドーズ量で十分な応力の低減効果
が得られるため、この工程の追加によって生産性を低下
させることはない。 〔実施例1〕以下、本発明の実施例について、図面を参
照して説明する。図7(a)〜(d)は、本発明の第1
の実施例を説明するための選択酸化法による素子分離形
成工程を工程順に示した半導体装置の断面図である。
が得られる。シリコン窒化膜に注入するイオンの投影飛
程がシリコン窒化膜厚の20〜60%であるため、注入
したイオンはシリコン基板中にほとんど進入せず、シリ
コン基板に欠陥を発生させることがない。また、1E1
5cm-2以下の少ないドーズ量で十分な応力の低減効果
が得られるため、この工程の追加によって生産性を低下
させることはない。 〔実施例1〕以下、本発明の実施例について、図面を参
照して説明する。図7(a)〜(d)は、本発明の第1
の実施例を説明するための選択酸化法による素子分離形
成工程を工程順に示した半導体装置の断面図である。
【0022】まず図7(a)に示すように、シリコン基
板1に10nmの厚さにパッド酸化膜2を形成したの
ち、LPCVD法でシリコン窒化膜3を200nm成長
する。次に図7(b)に示すように、リンイオンを15
0keVで2E14cm-2注入する。次に図7(c)に
示すように、フォトリソグラフィとドライエッチングに
よってフィールドパターンに従ってシリコン窒化膜3を
選択的に除去する。次に図7(d)に示すように、10
00℃の湿式酸化によって350nmの酸化膜4を成長
させ、シリコン窒化膜3とパッド酸化膜2を除去するこ
とで、選択酸化法による素子分離が完成する。その後、
図示しないゲートポリサイド膜を形成し、フォトリソグ
ラフィによって、フィールドのパターンに対するゲート
パターンの目合わせを行う。このとき、図7(b)に示
すイオン注入によってシリコン窒化膜の応力が低減され
ているため、ウェハの収縮に基づく目合わせズレは生じ
ない。
板1に10nmの厚さにパッド酸化膜2を形成したの
ち、LPCVD法でシリコン窒化膜3を200nm成長
する。次に図7(b)に示すように、リンイオンを15
0keVで2E14cm-2注入する。次に図7(c)に
示すように、フォトリソグラフィとドライエッチングに
よってフィールドパターンに従ってシリコン窒化膜3を
選択的に除去する。次に図7(d)に示すように、10
00℃の湿式酸化によって350nmの酸化膜4を成長
させ、シリコン窒化膜3とパッド酸化膜2を除去するこ
とで、選択酸化法による素子分離が完成する。その後、
図示しないゲートポリサイド膜を形成し、フォトリソグ
ラフィによって、フィールドのパターンに対するゲート
パターンの目合わせを行う。このとき、図7(b)に示
すイオン注入によってシリコン窒化膜の応力が低減され
ているため、ウェハの収縮に基づく目合わせズレは生じ
ない。
【0023】なお、1000℃の湿式酸化を用いて酸化
膜4を成長させる際、素子領域上に選択的に残されたシ
リコン窒化膜(図7(c))の応力はイオン注入前の約
70%まで回復し、これに伴ってシリコンウェハの収縮
が生じる。しかし、素子分離の完成時(図7(d))の
時点では、シリコン窒化膜は完全に除去されているため
この収縮も解消されており、ゲートパターンの目合わせ
には全く影響しない。 〔実施例2〕図8(a)〜(f)は、本発明の第2の実
施例を説明するためのトレンチ分離法による素子分離形
成工程を工程順に示した半導体装置の断面図である。
膜4を成長させる際、素子領域上に選択的に残されたシ
リコン窒化膜(図7(c))の応力はイオン注入前の約
70%まで回復し、これに伴ってシリコンウェハの収縮
が生じる。しかし、素子分離の完成時(図7(d))の
時点では、シリコン窒化膜は完全に除去されているため
この収縮も解消されており、ゲートパターンの目合わせ
には全く影響しない。 〔実施例2〕図8(a)〜(f)は、本発明の第2の実
施例を説明するためのトレンチ分離法による素子分離形
成工程を工程順に示した半導体装置の断面図である。
【0024】まず図8(a)に示すように、シリコン基
板1に10nmの厚さにパッド酸化膜2を形成したの
ち、LPCVD法でシリコン窒化膜3を120nm成長
する。次に図8(b)に示すように、ヒ素イオンを15
0keVで2E14cm-2注入する。次に図8(c)に
示すように、フォトリソグラフィとドライエッチングに
よってフィールドパターンに従ってシリコン窒化膜3を
選択的に除去する。次に図8(d)に示すように、シリ
コン窒化膜3をマスクとしてシリコン基板1に溝5を形
成する。次に図8(e)に示すように、全面にCVD酸
化膜を成長して溝5を埋め込み、化学機械研磨法によっ
てシリコン窒化膜3上のCVD酸化膜を除去すること
で、溝5の中だけにCVD酸化膜6を残す。次に図8
(f)に示すように、シリコン窒化膜3とパッド酸化膜
2を除去することで、トレンチ分離法による素子分離が
完成する。その後、図示しないゲートポリサイド膜を形
成し、フォトリソグラフィによって、フィールドのパタ
ーンに対するゲートパターンの目合わせを行う。このと
き、図8(b)に示すイオン注入によってシリコン窒化
膜の応力が低減されているため、ウェハの収縮に基づく
目合わせズレは生じない。
板1に10nmの厚さにパッド酸化膜2を形成したの
ち、LPCVD法でシリコン窒化膜3を120nm成長
する。次に図8(b)に示すように、ヒ素イオンを15
0keVで2E14cm-2注入する。次に図8(c)に
示すように、フォトリソグラフィとドライエッチングに
よってフィールドパターンに従ってシリコン窒化膜3を
選択的に除去する。次に図8(d)に示すように、シリ
コン窒化膜3をマスクとしてシリコン基板1に溝5を形
成する。次に図8(e)に示すように、全面にCVD酸
化膜を成長して溝5を埋め込み、化学機械研磨法によっ
てシリコン窒化膜3上のCVD酸化膜を除去すること
で、溝5の中だけにCVD酸化膜6を残す。次に図8
(f)に示すように、シリコン窒化膜3とパッド酸化膜
2を除去することで、トレンチ分離法による素子分離が
完成する。その後、図示しないゲートポリサイド膜を形
成し、フォトリソグラフィによって、フィールドのパタ
ーンに対するゲートパターンの目合わせを行う。このと
き、図8(b)に示すイオン注入によってシリコン窒化
膜の応力が低減されているため、ウェハの収縮に基づく
目合わせズレは生じない。
【0025】上記の実施例1、2のいずれの場合も、シ
リコン窒化膜3の膜厚のほぼ半分の位置に投影飛程が一
致するように1E14cm-2以上の条件でイオンを注入
しているので、シリコン窒化膜3の残留応力はほぼゼロ
となり、応力によるシリコン基板の縮みは解消される。
従って、ゲート形成などの後工程での目合わせにおける
目ズレを防ぐことができる。なお、上記実施例では、注
入イオンとしてリンとヒ素を用いたが、図6から明らか
なように、応力緩和効果は注入するイオンの種類にほぼ
無関係である。従って、注入イオンとして例えばシリコ
ン、アルゴン、窒素、酸素など他のイオンを用いること
は任意である。また、シリコン窒化膜の膜厚が上記実施
例で示した膜厚に限らないことは、本発明の主旨から明
らかである。
リコン窒化膜3の膜厚のほぼ半分の位置に投影飛程が一
致するように1E14cm-2以上の条件でイオンを注入
しているので、シリコン窒化膜3の残留応力はほぼゼロ
となり、応力によるシリコン基板の縮みは解消される。
従って、ゲート形成などの後工程での目合わせにおける
目ズレを防ぐことができる。なお、上記実施例では、注
入イオンとしてリンとヒ素を用いたが、図6から明らか
なように、応力緩和効果は注入するイオンの種類にほぼ
無関係である。従って、注入イオンとして例えばシリコ
ン、アルゴン、窒素、酸素など他のイオンを用いること
は任意である。また、シリコン窒化膜の膜厚が上記実施
例で示した膜厚に限らないことは、本発明の主旨から明
らかである。
【0026】
【発明の効果】上記発明によれば、以下に述べる効果が
得られる。シリコン窒化膜に注入するイオンの投影飛程
がシリコン窒化膜厚の20〜60%であるため、注入し
たイオンはシリコン基板中にほとんど進入せず、シリコ
ン基板に欠陥を発生させることがない。また、1E14
cm-2から1E15cm-2と低いドーズ量で十分な応力
の低減効果が得られるため、この工程の追加によって生
産性を低下させることはない。すなわち、生産性を大き
く低下させることなく、またシリコン基板にほとんど欠
陥を発生させることなくシリコン窒化膜の応力を効果的
に低減することができる。
得られる。シリコン窒化膜に注入するイオンの投影飛程
がシリコン窒化膜厚の20〜60%であるため、注入し
たイオンはシリコン基板中にほとんど進入せず、シリコ
ン基板に欠陥を発生させることがない。また、1E14
cm-2から1E15cm-2と低いドーズ量で十分な応力
の低減効果が得られるため、この工程の追加によって生
産性を低下させることはない。すなわち、生産性を大き
く低下させることなく、またシリコン基板にほとんど欠
陥を発生させることなくシリコン窒化膜の応力を効果的
に低減することができる。
【図1】200nmのシリコン窒化膜の残留応力とヒ素
注入量の関係。
注入量の関係。
【図2】200nmのシリコン窒化膜の残留応力とヒ素
注入エネルギーの関係。
注入エネルギーの関係。
【図3】200nmのシリコン窒化膜の残留応力とリン
注入量の関係。
注入量の関係。
【図4】200nmのシリコン窒化膜の残留応力とリン
注入エネルギーの関係。
注入エネルギーの関係。
【図5】120nmのシリコン窒化膜の残留応力とヒ素
エネルギーの関係。
エネルギーの関係。
【図6】シリコン窒化膜の残留応力とシリコン窒化膜厚
で規格化したイオンの投影飛程の関係。
で規格化したイオンの投影飛程の関係。
【図7】本発明の第1の実施例を説明するための選択酸
化法による素子分離形成方法の工程手順。
化法による素子分離形成方法の工程手順。
【図8】本発明の第2の実施例を説明するためのトレン
チ分離法による素子分離形成方法の工程手順。
チ分離法による素子分離形成方法の工程手順。
【図9】従来の半導体装置の製造法に従った選択酸化法
による素子分離とゲート電極の形成の工程手順。
による素子分離とゲート電極の形成の工程手順。
1900 シリコン基板 2901 パッド酸化膜 3902 シリコン窒化膜 903,907 フォトレジスト 4904 熱酸化膜 905 ゲート酸化膜 5 溝 6 CVD酸化膜 906 ゲートポリシリコン
Claims (4)
- 【請求項1】 シリコン窒化膜にイオン注入されるイオ
ンの投影飛程が該シリコン窒化膜の膜厚の20%乃至6
0%であることを特徴とする半導体装置の製造方法。 - 【請求項2】 前記イオンの注入量が1E15cm-2以
下であることを特徴とする請求項1記載の半導体装置の
製造方法。 - 【請求項3】 前記イオンの注入量が2E14cm-2乃
至1E15cm-2であることを特徴とする請求項1記載
の半導体装置の製造方法。 - 【請求項4】 シリコン窒化膜を用いて素子分離領域を
形成する工程において、前記シリコン窒化膜に1E14
cm-2乃至1E15cm-2の範囲でイオンを注入し、且
つそのイオンの投影飛程が該シリコン窒化膜の膜厚の2
0乃至60%であることを特徴とする半導体装置の製造
方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9153786A JPH113869A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置の製造方法 |
GB9910291A GB2336470B (en) | 1997-06-11 | 1998-06-10 | Method for fabricating semiconductor device |
US09/095,681 US6146972A (en) | 1997-06-11 | 1998-06-10 | Method for fabricating semiconductor device |
GB9812527A GB2326280B (en) | 1997-06-11 | 1998-06-10 | Method for fabricating semiconductor device |
CN98114744A CN1129177C (zh) | 1997-06-11 | 1998-06-11 | 制造半导体器件的方法 |
KR1019980021656A KR100306990B1 (ko) | 1997-06-11 | 1998-06-11 | 반도체디바이스제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9153786A JPH113869A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH113869A true JPH113869A (ja) | 1999-01-06 |
Family
ID=15570117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9153786A Pending JPH113869A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6146972A (ja) |
JP (1) | JPH113869A (ja) |
KR (1) | KR100306990B1 (ja) |
CN (1) | CN1129177C (ja) |
GB (1) | GB2326280B (ja) |
Cited By (1)
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---|---|---|---|---|
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JP4441109B2 (ja) * | 2000-12-08 | 2010-03-31 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
FR2846789B1 (fr) * | 2002-11-05 | 2005-06-24 | St Microelectronics Sa | Dispositif semi-conducteur a transistors mos a couche d'arret de gravure ayant un stress residuel ameliore et procede de fabrication d'un tel dispositif semi-conducteur |
US20050287747A1 (en) * | 2004-06-29 | 2005-12-29 | International Business Machines Corporation | Doped nitride film, doped oxide film and other doped films |
TWI234188B (en) | 2004-08-18 | 2005-06-11 | Ind Tech Res Inst | Method for fabricating semiconductor device |
CN102709194B (zh) * | 2012-06-21 | 2015-06-17 | 上海华力微电子有限公司 | Nmos器件制作方法 |
US10191215B2 (en) | 2015-05-05 | 2019-01-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Waveguide fabrication method |
CN107611012B (zh) * | 2017-08-31 | 2020-10-02 | 长江存储科技有限责任公司 | 一种预制背面薄膜的应力控制方法及结构 |
Family Cites Families (12)
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JPS6052580B2 (ja) * | 1978-10-20 | 1985-11-20 | 三洋電機株式会社 | 半導体装置に於ける表面保護膜の製法 |
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- 1998-06-10 GB GB9812527A patent/GB2326280B/en not_active Expired - Fee Related
- 1998-06-10 US US09/095,681 patent/US6146972A/en not_active Expired - Fee Related
- 1998-06-11 CN CN98114744A patent/CN1129177C/zh not_active Expired - Fee Related
- 1998-06-11 KR KR1019980021656A patent/KR100306990B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
CN1129177C (zh) | 2003-11-26 |
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KR19990006878A (ko) | 1999-01-25 |
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