JP4025714B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4025714B2
JP4025714B2 JP2003399996A JP2003399996A JP4025714B2 JP 4025714 B2 JP4025714 B2 JP 4025714B2 JP 2003399996 A JP2003399996 A JP 2003399996A JP 2003399996 A JP2003399996 A JP 2003399996A JP 4025714 B2 JP4025714 B2 JP 4025714B2
Authority
JP
Japan
Prior art keywords
pattern
cylinder
shape
opening
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003399996A
Other languages
English (en)
Other versions
JP2005166727A (ja
Inventor
雅人 廣島
高 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2003399996A priority Critical patent/JP4025714B2/ja
Priority to US10/995,134 priority patent/US7208788B2/en
Publication of JP2005166727A publication Critical patent/JP2005166727A/ja
Priority to US11/725,507 priority patent/US7776495B2/en
Application granted granted Critical
Publication of JP4025714B2 publication Critical patent/JP4025714B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

本発明は、半導体装置製造方法に関する。
近年、通信装置や家電等の電気製品に組み込まれたマイクロプロセッサの高速度化、高機能化に伴い半導体装置としてのDRAM(ダイナミックランダムアクセスメモリ)にも高集積化、すなわち大容量化が要求されている。
大容量メモリのDRAMのLSI(大規模集積回路)を実現するためにメモリ・セルはますます小さくなる。しかし、メモリ・セルに用いられるキャパシターの電荷は少なくとも30〜50fF(フェムトファラッド:10-15F)程度は必要となる。小さなチップ上に大容量キャパシターをどのようにして作るかが問題となる。このためにはキャパシターの表面積を大きくする、キャパシターの絶縁体を薄くする、キャパシターの絶縁体の誘電率を高くする等の方法が挙げられる。
これらの方法を応用してスタック・セル(コイル状にして表面積を高くする)、トレンチ・セル(トレンチを深くして表面積を上げる)、HSGセル(表面に半球状のシリコン粒を堆積して表面積を上げる)、RSTCセル(コップ状にして表面積を上げる)等の方法が挙げられる。この他、誘電率の高いSTO膜やPZT膜の開発研究が進められている。
例えば、本出願人による256MビットDRAMは、CMOSプロセスによる0.25μmデザイン・ルールにより13.6×24.5mmのシリコンチップ上に5億7000万個の素子を集積した。そのメモリ・セルの面積は約0.72μm2である。
図12(a)は従来の半導体装置としてのDRAMに用いられるトレンチ・セルの断面図であり、図12(b)は図12(a)に示したトレンチ・セルのクラウン型シリンダーの外観形状を示す模式図である。
図12(a)に示す波線部がクラウン型シリンダーと呼ばれるキャパシターの絶縁膜である。
これらのクラウン型シリンダーをフォトリソグラフィー技術を用いて製造するには、フォトマスクが必要である。フォトマスクには多数のマスクパターンとしてのシリンダパターンが所定の間隔を隔てて形成されている。
図9は半導体装置の製造に用いられるフォトマスクの従来例を示す平面図である。図10は半導体装置の製造に用いられるフォトマスクの他の従来例を示す平面図である。
図9はF2 1/2ピッチセルタイプのフォトマスクであり、シリンダパターンが矩形状に形成されている。図10は8F2 1/4ピッチセルタイプのフォトマスクであり、シリンダパターンが矩形の一対の対向する頂点近傍に切り欠きを設けた形状に形成されている。図9、10において、レジスト形状イメージがいずれも長方楕円形状を有している(いずれも光学シミュレーション結果である。)。
これらのシリンダパターンのピッチ、すなわち6F2 1/2ピッチおよび8F2 1/4ピッチについて説明する。
Fは、DRAMのメモリ・セル内に配置されたワードラインの配置ピッチの1/2相当を表す。メモリ・セルにおいて、最小のセル単位が2F×3F、2F×4Fの領域で繰り返されるセル構造をそれぞれ、8F2セルと呼ぶ。また、ピッチについては、1本のビットライン上に接続されたビットコンタクトの配置ピッチを1ピッチとしたときにビット線方向に平行に隣接する素子領域が1/2もしくは1/4ピッチずれて配置されるセル構造をそれぞれ「1/2ピッチセル」、「1/4ピッチセル」と呼ぶ。
現行の8F21/4ピッチおよび6F21/2ピッチのDRAMセルのシリンダパターンは、高密度に密集配置された縦横比1.2〜2.0の楕円開口パターン(DRAMのキャパシターの開口部の形状)である。当該シリンダパターンにおいてキャパシターの静電容量を最大限に確保する為、開口部の開口面積が最大になるような転写露光条件を用いる。
蓄積容量膜を成膜する開口部側壁面積を最大化する為、上記レジストパターンをエッチングマスクとして、極めて高アスペクトの深穴を加工することが行われている(例えば、特許文献1、非特許文献1参照)。
特開平10−242417号公報 「日経マイクロデバイス(11号)」、日経BP社、2003年11月1日、p.86−p.87
ところで、高集積化に伴うデザイン・ルールの縮小にともなって、メモリ・セル領域でシリンダパターンが占有し得る面積が縮小する為、開口面積を拡大することができず、その結果として開口部の十分な周囲長が得られないことから、所望の静電容量を確保することが困難になる。
また、高アスペクトな微細クラウン構造を形成する場合、流体によるウェハ表面処理時に生じた表面張力がシリンダー側部への応力として作用する為、図12(b)に示すように当該パターンが倒壊するおそれがある。
(上記問題を生じる理由)
既存の誘電材料や電極材を用い、現行の積層構造を踏襲しながらシリンダー型キャパシターの静電容量増大を図る為、その方策としてはシリンダー開口部の周囲長を拡大し、シリンダーの深さを現行以上に更に深く加工する以外にない。
しかし、現行のシリンダー開口部は単純な長方楕円形状(図9、図10参照)をしている為、開口部の周囲長を拡大する為には、自ずと開口面積を拡大せざるを得ない。
また、ピッチ固定の状況で開口面積を大きくした場合、隣接するパターン間の分離幅が著しく狭まり、良好なレジスト形状を得ることが困難になる。この状態では、エッチングの際、最近接する開口パターン同士を十分な分離マージンをもってエッチングすることが困難になる。
さらに、シリンダーの側壁部がアスペクト10以上の極めて高層かつ薄膜構造の形態をとる為、シリンダーの側部に作用した応力に対する機械的強度が極めて低下するという問題がある。
そこで、本発明の目的は、セル内のパターン占有率を変えることなく開口部の周囲長を拡大でき、セル内のシリンダーの機械的強度を増大させることができる半導体装置製造方法を提供することにある。
前記課題を解決するため、請求項1記載の発明は、ウェハ上にレジストを形成し、該レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いて前記ウェハにシリンダ型キャパシターを形成する半導体装置の製造方法において、前記フォトマスクとして前記ウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、前記ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とすることを特徴とする。
請求項1記載の発明によれば、パターン中央にウェハが部分的に開口しないスリットを設けることで、ウェハの開口形状は中央部にくびれのあるほぼ繭型の形状となるので、セル内のパターン占有率を変えることなく開口部の周囲長を拡大できる。
請求項2記載の発明は、請求項1記載の発明において、前記マスクパターンの形状は、矩形の中央をスリットで分断した形状であることを特徴とする。
請求項3記載の発明は、請求項1または2記載の発明において、前記マスクパターンの形状は、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状であることを特徴とする。
パターン中央にウェハが部分的に開口しないスリットを設けることで、ウェハの開口形状は中央部にくびれのあるほぼ繭型の形状となるので、セル内のパターン占有率を変えることなく開口部の周囲長を拡大できる。また、開口部の底面の形状も中央部にくびれのあるほぼ繭型の形状となることで当該部の機械的強度を増大させることができる。
図1は本発明の半導体装置の製造方法を適用した半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の一実施の形態を示す平面図である。
図2は本発明の半導体装置の製造方法を適用した半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の他の実施の形態を示す平面図である。
(本発明の特徴)
本発明は、6F2 1/2ピッチのDRAMセルのシリンダパターン(図1参照)および8F2 1/4ピッチのDRAMセルのシリンダパターン(図2参照)において、シリンダトップ(開口部)の開口形状を従来の長方楕円形状(図9、図10参照)から中央がくびれたほぼ繭型形状にすることで、DRAMセル内のパターン占有率を変えず開口部の周囲長のみ拡大することを旨とするものである。
(発明の構成と動作、製法と手順等)
現行のDRAMセルシリンダマスクパターンに対し、パターン中央部に未解像スリットを挿入する。本マスクを縮小投影露光してウェハ上に転写したシリンダー開口パターンは、スリットを挿入しないものと比較して開口部の周囲長を増大することができる。露光装置としては、高NA縮小投影露光装置を用い、極めて高い解像性能と高いコヒーレント特性とを有する照明光学系を選択して転写するものとする。
すなわち、本発明は、ウェハ上にレジストを形成し、レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いてウェハに凹字断面形状のシリンダー型キャパシターを形成するディープサブハーフミクロン世代の半導体装置の製造方法において、フォトマスクとしてウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とするものである。
また、マスクパターンの形状は、矩形の中央をスリットで分断した形状若しくは、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状である(両者をシェブロン形状と呼ぶ。)。
さらに、本発明の半導体製造方法を適用した半導体装置は、ウェハに凹字断面形状のシリンダー型キャパシターを形成したディープサブハーフミクロン世代の半導体装置において、ウェハの開口形状が中央部にくびれのあるほぼ繭型形状であるものである。また、開口形状における中央部のくびれの数が複数であってもよい。さらに、シリンダー型キャパシターは、DRAMデバイスの一部であってもよい。
(発明の主な効果)
シリンダー開口部内、側壁表面積を従来比で最大約20〜30%増大させることができることから、これに相当する静電容量の増大効果が見込まれる。
また、図11(c)に示すように短辺方向(Y軸方向)に対し疑似H型の断面形状を取ることから、同方向への応力に対する機械的強度が高まることが予測され、図11(a)に示すような高アスペクトクラウン構造の安定した加工プロセスが構築できる。尚、図11(a)はDRAMのクラウン型シリンダーの断面を示す図であり、図11(b)は従来のDRAMのシリンダーの外観形状を示す図であり、図11(c)は本発明のシリンダーの外観形状を示す図である。
(上記効果が得られる理由)
図3(a)は、スリット幅(図1、図2参照)を変化させたときのマスクレイアウトにおける光学像を、シミュレーションによる光強度分布計算から算出した図であり、図3(b)はマスクパターンの位置関係を示す図である。
図3(a)において、横軸はマスク上のスリット幅(L1)を示し、縦軸は中央くびれ部の開口度(L2)を示す。
プロセス条件に相当する光強度のスライスレベルは、隣接するパターン間の最小寸法(図3(b)のL3)を固定値として決定する。
図4に現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す(8F21/4ピッチセル内接2円近似)。同図におけるシリンダーの開口部43の形状は、現行の楕円パターン40に内接する2つの内接円41、42の集合体とする。同図における各内接円41、42の中心点41a、42aが、中心点44から各々距離bだけ離れた状態で重なるものとして近似する。
図5に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す(8F2 1/4ピッチセル内接3円近似)。
同図におけるシリンダーの開口部54の形状は、現行の楕円パターン50に内接する3つの内接円51、52、53の集合体とする。同図における各内接円51、52、53の中心点51a、52a(55)、53aが、中心点55からb‘だけ離れた状態で重なるものと近似する。
図6に現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す(6F2 1/2ピッチセル内接2円近似)。
同図におけるシリンダーの開口部60の形状は、現行の楕円パターン61に内接する2つの内接円62、63の集合体とする。同図における各内接円の中心点62a、63aが、中心点66からbだけ離れた状態で重なるものと近似する。
図7に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す(6F2 1/2ピッチセル内接3円近似)。
同図におけるシリンダーの開口部70の形状は、現行の楕円パターン71に内接するつの内接円72、73、74の集合体とする。同図における各内接円の中心点72a、73a、74aが、中心点からbだけ離れた状態で重なるものと近似する。
よって、ほぼ繭型形状のくびれ度合いは、b(b‘)値の大きさに依存する。
図8(a)に6F2 1/2ピッチセルのシリンダパターン(内接2円近似)のくびれ度合いに対する周囲長の依存度を示し、図8(b)に6F2 1/2ピッチセルのシリンダパターン(内接3円近似)のくびれ度合いに対する周囲長の依存度を示す。
図8(a)、(b)より、b値が0では、事実上ほぼ繭型のパターンはくびれ無しの形状となり、従来の長円パターンと等価になる。b値を大きくするに従い、繭型パターンのくびれ度合い(くびれ数)が増し、これにともなって周囲長は指数関数的に増大する。b値が取り得る上限値はF/2で、0.11μm 世代のDRAMでは、最大b=0.55μmとなり、ここではパターン当該部のくびれ度合いと、取り得る周囲長とが最大となる。
本プロセス技術により、シリンダパターンの周囲長は、くびれの無い場合に比較して、最大20〜30%拡大する。
本出願人は、最小加工線幅0.13um で1/2ピッチ6F2セル構造を持つ512Mbit DRAM Aマスク(開発完了)と、1/4ピッチ8F2セル構造を持つ256Mbit DRAM Jマスクファミリ(量産中)をビークルと位置づけ、開発・量産を行っている。
DRAMは、加工線幅をより微細化しメモリセルサイズを縮小することで、Siウエハ単体から取得できるチップ数を増やし、チップ単価を下げることでコスト競争力を高めるという戦略をとっている。
一方、セルサイズの縮小に伴って、蓄積容量電極が確保し得る静電容量は減少し、必要十分なDRAMの記憶保持特性を維持することが困難になる。更に、セルサイズを8F2(2F×4F)から6F2(2F×3F)に縮小した場合、キャパシターの蓄積容量は、同デザイン・ルール上で約2〜3割減少する為、誘電膜や電極材に新規材料を適用したり、誘電膜の被覆面積を拡大する為、円筒状に加工した蓄積電極部の高さ(深さ)をさらに伸長する必要があるが、いずれの方策も新規のプロセス加工技術を要する為、技術障壁は極めて高い。
本出願人は、上記プロセス世代のキャパシター素子として、絶縁膜に底辺が楕円の深穴を加工し(図11(a)の波線部)、この内壁に誘電膜と導電膜とを形成して蓄積電極とするシリンダータイプを採用している。
更に大きな蓄積容量を確保する為には、誘電膜・電極材料を変えず、キャパシターとして機能する誘電膜を被覆させる為の深穴のアスペクト比を増大させる(掘り込み深さ110をより深くする)ことで、誘電膜の被覆面積S(開口部の周囲長111×掘り込み深さ110)を大きくしている(図11(b))。ただし、高アスペクトの深穴加工には、より高度なエッチング技術が必要となり、加工の限界を超えた高アスペクト加工を実現する事はできない。
本発明により、円筒型キャパシターの(開口部)上・底面部の形状を、2円内接型、もしくは3円内接型のほぼ繭型形状にすることで、開口部の周囲長を最大20〜30%拡大できる(図11(c))。結果として、新規の高誘電膜や電極材を適用することなく、従来の加工形状を維持した状態で、シリンダーのアスペクトを変えずに蓄積容量を理論上最大で20〜30%拡大させることができる。
本出願人は、最先端DRAMプロセスの開発ビークルとして、1/4ピッチ8F2セル構造を持つ最小加工線幅0.11μmのDRAMである1Gbit DRAM の開発試作を行っている。
ここでも、セルサイズの縮小に伴って、蓄積容量電極が確保し得る静電容量は減少し、必要十分なDRAMの記憶保持特性を維持することが困難になる。
本出願人は、誘電膜・電極材料を変えず、従来と同等のアスペクト比でより多くの蓄積電荷を確保できるクラウン型キャパシター(シリンダー部の外壁と内壁に誘電膜を被覆させて誘電膜の被覆面積を拡大する)の開発を進めている(図12(a):波線部)。
しかし、高アスペクトであるにも関わらず、円筒状の内壁厚が極めて薄い為、側部からの横断的な応力に対する機械的強度が極めて弱い。この為、局所的に、当該部が倒壊する不良が発生する(図12(b):121)。
現行では、円筒型キャパシター(クラウン型)の上・底面は縦長長円のドーナッツ型形状であるが、短辺方向に高密度に密集している為、Wet(ウェット)プロセス等で反応薬液や水の表面張力が短辺側で最大化され、当該部を倒壊させるものと考えられる。
本発明において、円筒型キャパシター(クラウン型)の上・底面部の形状を、2円内接型、もしくは3円内接型のほぼ繭型形状にすることで、繭の張り出し部が支えとなって短辺方向の応力に対する耐性が増し、倒壊を抑止できることが期待される。
(本発明を想到するに至った経緯)
DRAMデバイスの蓄積容量電極(以下キャパシター)では、ギガビットスケールの高集積DRAMの場合、少なくとも30フェムトファラッド以上の静電容量を確保する必要がある。しかし、素子の集積度が向上するに伴い、レイアウト上セル内におけるキャパシタパターンの占有面積は減少する。これは、凹字断面構造を持つシリンダー型キャパシターにおいて、開口部の周囲長を拡大することが困難になることを意味し、シリンダー内部の表面積拡大が見込めない為、静電容量の増大は困難になる。
現行の半導体各社では、デザイン・ルールの縮小と静電容量の確大というジレンマを解消すべく、シリンダーの側壁を高くし、内壁と外壁をキャパシター領域として共用するクラウン型に注力している。本プロセスでは、高アスペクトな微細クラウン構造を実現する為に、垂直性よく深い開口を実現するエッチング技術の開発と、シリンダー側壁側部への応力に対する機械的強度の増強を図る必要があるが、プロセス的な難易度は共に極めて高い。
本発明は、6F2 1/2ピッチの0.13μm DRAMセルのシリンダパターンにおいて、リソグラフィ工程におけるシリンダパターン形成方法の改良により、現行のシリンダー形成プロセスを変更せずに、必要十分な蓄積容量電極の静電容量を確保することを旨としている。また、この技術は8F2 1/4ピッチセルタイプに対しても有効である。
発明の半導体装置の製造方法を適用した半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の一実施の形態を示す平面図である。 発明の半導体装置の製造方法を適用した半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の他の実施の形態を示す平面図である。 (a)は、スリット幅を変化させたときのマスクレイアウトにおける光学像を、シミュレーションによる光強度分布計算から算出した図であり、(b)はマスクパターンの位置関係を示す図である。 現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す図である(8F2 1/4ピッチセル内接2円近似)。 に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す図である(8F2 1/4ピッチセル内接3円近似)。 現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す図である(6F2 1/2ピッチセル内接2円近似)。 現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す図である(6F2 1/2ピッチセル内接3円近似)。 (a)は6F2 1/2ピッチセルのシリンダパターン(内接2円近似)のくびれ度合いに対する周囲長の依存度を示し、(b)は6F2 1/2ピッチセルのシリンダパターン(内接3円近似)のくびれ度合いに対する周囲長の依存度を示す図である。 半導体装置の製造に用いられるフォトマスクの従来例を示す平面図である。 半導体装置の製造に用いられるフォトマスクの他の従来例を示す平面図である。 (a)はDRAMのクラウン型シリンダーの断面を示す図であり、(b)は従来のDRAMのシリンダーの外観形状を示す図であり、(c)は本発明のシリンダーの外観形状を示す図である。 (a)は従来の半導体装置としてのDRAMに用いられるトレンチ・セルの断面図であり、(b)は(a)に示したトレンチ・セルのクラウン型シリンダーの外観形状を示す模式図である。
符号の説明
10、10a、10b マスクパターン
10c スリット
11 光学シミュレーション結果(レジスト形状イメージ)

Claims (3)

  1. ウェハ上にレジストを形成し、該レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いて前記ウェハにシリンダ型キャパシターを形成する半導体装置の製造方法において、
    前記フォトマスクとして前記ウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、前記ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とすることを特徴とする半導体装置の製造方法。
  2. 前記マスクパターンの形状は、矩形の中央をスリットで分断した形状であることを特徴とする請求項記載の半導体装置の製造方法。
  3. 前記マスクパターンの形状は、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状であることを特徴とする請求項1または2記載の半導体装置の製造方法。
JP2003399996A 2003-11-28 2003-11-28 半導体装置の製造方法 Expired - Fee Related JP4025714B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003399996A JP4025714B2 (ja) 2003-11-28 2003-11-28 半導体装置の製造方法
US10/995,134 US7208788B2 (en) 2003-11-28 2004-11-24 Semiconductor device and manufacturing method thereof
US11/725,507 US7776495B2 (en) 2003-11-28 2007-03-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003399996A JP4025714B2 (ja) 2003-11-28 2003-11-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005166727A JP2005166727A (ja) 2005-06-23
JP4025714B2 true JP4025714B2 (ja) 2007-12-26

Family

ID=34616639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003399996A Expired - Fee Related JP4025714B2 (ja) 2003-11-28 2003-11-28 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7208788B2 (ja)
JP (1) JP4025714B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005058244B4 (de) * 2005-12-06 2013-07-25 FICO CABLES S.A. Technological Centre Pujol & Tarragó Schaltmodul
WO2008153674A1 (en) * 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US8518633B2 (en) * 2008-01-22 2013-08-27 Rolith Inc. Large area nanopatterning method and apparatus
US8192920B2 (en) * 2008-04-26 2012-06-05 Rolith Inc. Lithography method
US20110210480A1 (en) * 2008-11-18 2011-09-01 Rolith, Inc Nanostructures with anti-counterefeiting features and methods of fabricating the same
EP2609467A4 (en) 2010-08-23 2014-07-30 Rolith Inc MASK FOR NEAR FIELD LITHOGRAPHY AND ITS MANUFACTURE
KR20160042233A (ko) * 2014-10-07 2016-04-19 삼성전자주식회사 캐패시터를 포함하는 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098242A (ja) 1995-06-19 1997-01-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2998661B2 (ja) * 1996-11-11 2000-01-11 日本電気株式会社 フォトマスク及び半導体装置のパターン形成方法
JPH10242417A (ja) 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
TW461019B (en) * 2000-12-12 2001-10-21 United Microelectronics Corp Manufacturing method of cylinder capacitor with reversed electrode structure
TW540154B (en) * 2001-06-04 2003-07-01 Promos Technologies Inc Deep trench capacitor structure and its manufacturing method
KR100464860B1 (ko) * 2002-06-12 2005-01-06 삼성전자주식회사 포토레지스트 패턴 형성 방법, 이를 이용한 캐패시터 형성방법 및 캐패시터
JP2004288731A (ja) 2003-03-19 2004-10-14 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US7776495B2 (en) 2010-08-17
US20070172746A1 (en) 2007-07-26
JP2005166727A (ja) 2005-06-23
US7208788B2 (en) 2007-04-24
US20050116272A1 (en) 2005-06-02

Similar Documents

Publication Publication Date Title
USRE46798E1 (en) Semiconductor device and manufacturing method therefor
US8134823B2 (en) Stacked capacitor structure and manufacturing method thereof
US7554788B2 (en) Capacitor for a semiconductor device
US6743693B2 (en) Method of manufacturing semiconductor memory
US7776495B2 (en) Semiconductor device and manufacturing method thereof
JP2009239284A (ja) メモリ装置及びメモリ装置の製造方法
KR100475074B1 (ko) 반도체 소자의 커패시터의 스토리지 전극 제조 방법
US7749895B2 (en) Capacitor of semiconductor device and method for fabricating the same
US20040183113A1 (en) Semiconductor memory device and method of manufacturing the same
KR100277907B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100476399B1 (ko) 반도체 장치의 캐패시터 제조방법
TWI808525B (zh) 動態隨機存取記憶體結構及其製造方法
KR100811256B1 (ko) 반도체메모리소자의 실린더형 스토리지노드 형성방법
KR100230370B1 (ko) 마스크 및 이를 이용한 커패시터 제조방법
US6446252B1 (en) Photomask method for making the same capacitor cell area near outmost cell arrays
TW202220222A (zh) 記憶體的電容結構與其製作方法
KR100308640B1 (ko) 코어형트랜치캐패시터및그제조방법
KR20010087943A (ko) 커패시터 형성 방법
KR20100035958A (ko) 반도체 소자의 형성 방법
JPH08125140A (ja) 半導体装置およびその製造方法
KR20060069592A (ko) 반도체 소자의 커패시터 형성 방법
KR20060023488A (ko) 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자
KR20070071438A (ko) 반도체 소자의 제조방법
KR19980048153A (ko) 반도체 소자의 커패시터 제조방법
KR20050012640A (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071005

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101012

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111012

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121012

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131012

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees