KR20000019250A

KR20000019250A - 반도체 장치의 퓨즈 형성방법

Info

Publication number: KR20000019250A
Application number: KR1019980037236A
Authority: KR
Inventors: 문홍준; 김승인
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-09
Filing date: 1998-09-09
Publication date: 2000-04-06

Abstract

반도체 장치의 퓨즈 형성방법이 개시되어 있다. 활성 영역과 소자분리 영역으로 구분되어진 반도체 기판의 상부에 제1 절연층 및 제1 도전층을 순차적으로 형성한다. 제1 도전층을 패터닝하여 소자분리 영역 상의 소정 영역에 퓨즈를 형성한다. 결과물의 상부에 제2 절연층 및 제2 도전층을 순차적으로 형성한다. 퓨즈가 형성된 영역을 덮도록 제2 도전층을 패터닝한다. 결과물의 상부에 제3 절연층을 형성한 후, 퓨즈 오픈 마스크를 적용하여 제3 절연층을 식각한다. 제2 절연층과 제3 절연층에 대해 높은 식각 선택비를 갖는 제2 도전층이 퓨즈의 상부를 덮도록 패터닝한 후 제3 절연층을 식각함으로써, 퓨즈의 상부에 균일한 높이를 갖는 제2 절연층을 형성할 수 있다.

Description

반도체 장치의 퓨즈 형성방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 퓨즈(fuse)를 컷팅(cutting)하는 레이저 수리(laser repair) 공정시 퓨즈의 상부에 형성되는 절연층의 두께 차이에 의한 컷팅 불량을 방지할 수 있는 반도체 장치의 퓨즈 형성방법에 관한 것이다.

반도체 제조 공정은 크게 가공(fabrication; 이하 "FAB"이라 한다), 전기적 다이 분류(electrical die sorting; 이하 "EDS"라 한다), 조립(assembly) 및 검사(test)로 구분되는데, 이를 설명하면 다음과 같다.

즉, 처음 원자재(즉, 웨이퍼)가 투입되어 확산, 사진, 식각, 박막 공정 등을 여러차례 반복하여 진행되면서 전기 회로를 구성하여 웨이퍼 상태에서 전기적으로 완전하게 동작되는 웨이퍼 상태의 반제품이 만들어지는 전(全) 과정을 가공이라 한다. 이러한 FAB 공정의 마지막 단계인 보호층의 사진식각 공정이 완료되면 EDS 공정을 진행하게 되는데, EDS란 웨이퍼를 구성하고 있는 각 칩의 전기적 특성 검사를 통하여 양·불량을 선별하는 것이다. EDS 공정은 웨이퍼 내의 칩을 검사하여 양·불량을 선별하고 그 데이터를 발생시키는 프리-레이저 검사(pre-laser test), 상기 프리-레이저 검사에서 발생한 데이터를 기준으로 하여 레이저 빔으로써 수리 가능한 칩을 수리하는 레이저 수리(laser repair) 공정, 웨이퍼 내의 수리된 다이(die)를 선택하여 검증하는 포스트-레이저 검사(post-laser test), 및 웨이퍼의 이면을 다이아몬드 휠을 이용하여 연마하는 이면 연마(back-grinding) 공정으로 구성된다.

여기서, 레이저 수리 공정은 불량 셀에 연결된 퓨즈를 레이저 빔으로 컷팅(cutting)하고 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정으로서, 상기 퓨즈는 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 셀을 끊고 추가로 만들어 놓은 리던던시 셀을 구동시키기 위해 사용되는 것이다.

도 1은 종래 방법에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도이고, 도 2 내지 도 5는 도 1의 C-C' 선에 따른, 종래 방법에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들이다.

도 2를 참조하면, 필드 산화막(12)에 의해 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판(10)의 상부에 제1 절연층(14)을 형성한 후, 상기 제1 절연층(14)의 상부에 제1 도전층(16), 예컨대 불순물이 도핑된 폴리실리콘층을 침적하고 이를 사진식각 공정으로 패터닝하여 퓨즈(16)를 형성한다. 상기 퓨즈(16)는 필드 산화막(12) 상의 소정 영역에 형성되며, 상기 제1 도전층을 패터닝하여 퓨즈(16)를 형성할 때 메모리 셀 영역과 주변회로 영역에 상기 제1 도전층으로 이루어진 비트라인이 함께 형성된다.

도 3을 참조하면, 상기 퓨즈(16)가 형성된 결과물의 상부에 제2 절연층(18)으로서, 예컨대 산화막을 침적하고 그 표면을 평탄화시킨 후, 결과물의 상부에 제2 도전층(20)으로서, 예컨대 불순물이 도핑된 폴리실리콘층을 침적한다.

도 4를 참조하면, 상기 제2 도전층(20)을 사진식각 공정으로 패터닝하여 메모리 셀 영역에는 캐패시터의 플레이트 전극을 형성하고 주변회로 영역에는 부하 저항 소자를 형성한다. 이때, 상기 제2 도전층(20)은 퓨즈 영역에는 남아있지 않는다. 이어서, 결과물의 상부에 제3 절연층(22)을 형성한 후, 도 1에 도시한 바와 같이 퓨즈 오픈 마스크(24)를 적용한 사진 공정을 통해 상기 제3 절연층(22)의 상부에 포토레지스트막 패턴(25)을 형성함으로써 퓨즈 영역을 오픈시킨다.

도 5를 참조하면, 상기 포토레지스트막 패턴(25)을 식각 마스크로 사용하여 상기 퓨즈(16) 위의 제2 절연층(18)의 두께가 일정한 높이(A)를 갖도록 상기 제3 절연층(22)을 식각한다.

이어서, 상기 포토레지스트막 패턴(25)을 제거한 후, 레이저 빔을 사용하여 국부적으로 상기 빔을 투과시켜 퓨즈(16)를 컷팅한다.

그러나, 상술한 종래 방법에 의하면 퓨즈 컷팅을 위하여 제3 절연층을 식각할 때 그 식각량을 정확하게 조절하기가 어려울 뿐만 아니라, 동일 웨이퍼 내에서 퓨즈 위의 제2 절연층의 두께(A)가 다르게 분포되어 퓨즈 컷팅시 불량이 발생한다. 즉, 퓨즈 위에서의 제2 절연층 두께가 너무 두꺼우면 퓨즈가 완전히 컷팅되지 못하며, 반대로 너무 얇으면 인접한 퓨즈까지 컷팅되는 문제가 발생한다.

따라서, 본 발명의 목적은 퓨즈를 컷팅하는 레이저 수리 공정시 퓨즈의 상부에 형성되는 절연층의 두께 차이에 의한 컷팅 불량을 방지할 수 있는 반도체 장치의 퓨즈 형성방법을 제공하는데 있다.

도 1은 종래 방법에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도.

도 2 내지 도 5는 도 1의 C-C' 선에 따른, 종래 방법에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들.

도 6은 본 발명에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도.

도 7 내지 도 10은 도 6의 D-D' 선에 따른, 본 발명에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 필드 산화막

104 : 제1 절연층 106 : 제1 도전층(퓨즈)

108 : 제2 절연층 110 : 제2 도전층

112 : 제3 절연층 114 : 퓨즈 오픈 마스크

상기 목적을 달성하기 위하여 본 발명은, 활성 영역과 소자분리 영역으로 구분되어진 반도체 기판의 상부에 제1 절연층 및 제1 도전층을 순차적으로 형성하는 단계; 상기 제1 도전층을 패터닝하여 상기 소자분리 영역 상의 소정 영역에 퓨즈를 형성하는 단계; 상기 퓨즈가 형성된 결과물의 상부에 제2 절연층 및 제2 도전층을 순차적으로 형성하는 단계; 상기 퓨즈가 형성된 영역을 덮도록 상기 제2 도전층을 패터닝하는 단계; 상기 결과물의 상부에 제3 절연층을 형성하는 단계; 그리고 퓨즈 오픈 마스크를 적용하여 상기 제3 절연층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성방법을 제공한다.

바람직하게는, 상기 제2 도전층은 상기 제3 절연층을 식각할 때 식각 저지층(etch stop layer)으로 작용한다.

바람직하게는, 상기 퓨즈 오픈 마스크의 내부에 상기 제2 도전층이 남아있도록 상기 제2 도전층을 패터닝한다.

바람직하게는, 상기 제3 절연층을 식각하는 단계 후, 상기 퓨즈 영역의 제2 도전층을 제거하는 단계를 더 구비한다.

상술한 바와 같이 본 발명에 의하면, 퓨즈 위에서 제2 도전층이 제거되지 않도록 제2 도전층을 패터닝한 후 상기 제2 도전층을 식각 저지층으로 이용하여 제3 절연층을 식각한다. 상기 제2 도전층은 제3 절연층에 대해 높은 식각 선택비를 가지므로 제3 절연층을 식각할 때 제2 도전층 하부의 제2 절연층이 식각되지 않는다. 또한, 상기 제2 도전층은 제2 절연층에 대해 높은 식각 선택비를 가지므로 퓨즈 영역의 제2 도전층을 식각할 때 제2 절연층이 식각되지 않는다. 따라서, 제1 도전층으로 이루어진 퓨즈의 상부에 균일한 높이를 갖는 제2 절연층을 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 6은 본 발명에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도이다.

도 6을 참조하면, 본 발명에서는 메모리 셀 영역에서는 캐패시터의 플레이트 전극으로 패터닝되고 주변회로 영역에서는 부하 저항 소자로 패터닝되는 제2 도전층(110)을 제1 도전층으로 이루어진 퓨즈(106)의 상부에도 남아있도록 패터닝한다. 바람직하게는, 상기 제2 도전층(110)은 퓨즈 오픈 마스크(114)의 내부에 배치되도록 패터닝한다.

도 7 내지 도 10은 도 6의 D-D' 선에 따른, 본 발명에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들이다.

도 7은 제1 도전층(106), 제2 절연층(108) 및 제2 도전층(110)을 형성하는 단계를 도시한다. 필드 산화막(102)에 의해 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판(100)의 상부에 절연 물질, 예컨대 산화물을 화학 기상 침적(chemical vapor deposition; CVD) 방법으로 증착하여 제1 절연층(104)을 형성한 후, 상기 제1 절연층(104)의 상부에 도전 물질, 예컨대 불순물이 도핑된 폴리실리콘을 저압 화학 기상 침적(LPCVD) 방법으로 침적하여 제1 도전층(106)을 형성한다. 이어서, 사진식각 공정으로 상기 제1 도전층(106)을 패터닝하여 상기 필드 산화막(102) 상부의 소정 영역에 퓨즈(106)를 형성한다. 여기서, 상기 제1 도전층을 패터닝하여 퓨즈(106)를 형성할 때 메모리 셀 영역과 주변회로 영역에는 상기 제1 도전층으로 이루어진 비트라인이 함께 형성된다.

이어서, 상기 퓨즈(106)가 형성된 결과물의 상부에 절연 물질, 예컨대 산화물을 침적하여 제2 절연층(108)을 형성한 후, 평탄화 공정을 통해 상기 제2 절연층(108)의 표면을 평탄화시킨다. 다음에, 상기 결과물의 상부에 도전 물질, 예컨대 불순물이 도핑된 폴리실리콘을 LPCVD 방법으로 침적하여 제2 도전층(110)을 형성한다.

도 8은 제3 절연층(112)을 형성하는 단계를 도시한다. 상기 제2 도전층(110)을 사진식각 공정으로 패터닝하여 메모리 셀 영역에는 캐패시터의 플레이트 전극을 형성하고 주변회로 영역에는 부하 저항 소자를 형성한다. 이때, 상기 제2 도전층(110)은 그 하부의 퓨즈(106)가 형성된 영역을 덮도록 패터닝한다. 바람직하게는, 도 6에 도시한 바와 같이 제2 도전층(110)이 퓨즈 오픈 마스크(114)의 내부에 배치되도록 패터닝한다.

이어서, 상기 결과물의 상부에 제3 절연층(112)을 형성한 후, 도 6에 도시한 바와 같이 퓨즈 오픈 마스크(114)를 적용한 사진 공정을 통해 상기 제3 절연층(112)의 상부에 포토레지스트막 패턴(115)을 형성하여 퓨즈 영역을 오픈시킨다.

도 9는 상기 포토레지스트막 패턴(115)을 식각 마스크로 사용하고 상기 제2 도전층(110)을 식각 저지층으로 사용하여 상기 제3 절연층(112)을 식각한다. 이때, 상기 제2 도전층(110)은 제3 절연층(112)에 대해 높은 식각 선택비를 가지므로 제2 도전층(110) 하부의 제2 절연층(108)이 식각되지 않는다.

도 10은 제2 도전층(110)을 식각하는 단계를 도시한다. 상기 포토레지스트막 패턴(115)을 제거한 후, 식각 공정을 통해 퓨즈 영역의 제2 도전층(110)을 식각해 낸다. 여기서, 상기 제2 도전층(110)은 제2 절연층(108)에 대해 높은 식각 선택비를 가지므로 퓨즈 영역의 제2 도전층(110)을 식각할 때 그 하부의 제2 절연층(108)이 식각되지 않는다. 따라서, 제1 도전층으로 이루어진 퓨즈(106)의 상부에 균일한 높이(B)를 갖는 제2 절연층(108)을 형성할 수 있다.

이어서, 도시하지는 않았으나, 레이저 빔을 사용하여 국부적으로 상기 빔을 투과시켜 퓨즈(106)를 컷팅한다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

활성 영역과 소자분리 영역으로 구분되어진 반도체 기판의 상부에 제1 절연층 및 제1 도전층을 순차적으로 형성하는 단계;

상기 제1 도전층을 패터닝하여 상기 소자분리 영역 상의 소정 영역에 퓨즈를 형성하는 단계;

상기 퓨즈가 형성된 결과물의 상부에 제2 절연층 및 제2 도전층을 순차적으로 형성하는 단계;

상기 퓨즈가 형성된 영역을 덮도록 상기 제2 도전층을 패터닝하는 단계;

상기 결과물의 상부에 제3 절연층을 형성하는 단계; 그리고

퓨즈 오픈 마스크를 적용하여 상기 제3 절연층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성방법.
제1항에 있어서, 상기 제2 도전층은 상기 제3 절연층을 식각할 때 식각 저지층으로 작용하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성방법.
제1항에 있어서, 상기 제2 도전층을 패터닝하는 단계에서, 상기 퓨즈 오픈 마스크의 내부에 상기 제2 도전층이 남아있도록 상기 제2 도전층을 패터닝하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성방법.
제1항에 있어서, 상기 제3 절연층을 식각하는 단계 후, 상기 퓨즈 영역의 제2 도전층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 퓨즈 형성방법.