CN114388475A - 半导体装置、制造半导体装置的方法以及检查错误的方法 - Google Patents

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Abstract

本申请涉及半导体装置、制造半导体装置的方法以及检查错误的方法。在检查错误的方法中，可以形成下部布线结构。主虚设图案和测试虚设图案可以形成在下部布线结构上。主虚设图案可以包括通孔图案和宽度比通孔图案的宽度更宽的布线图案。测试虚设图案可以与主虚设图案间隔开不小于临界距离。测试虚设图案可以具有与通孔图案的宽度基本相同的宽度。测试虚设图案可以具有与主虚设图案的高度基本相同的高度。然后可以测试测试虚设图案以基于测试虚设图案的错误来预测主虚设图案的错误。

Description

半导体装置、制造半导体装置的方法以及检查错误的方法
技术领域
各种实施方式可以总体上涉及一种半导体相关技术，更具体地，涉及一种包括测试虚设图案的半导体装置，制造半导体装置的方法及使用测试虚设图案检查错误的方法。
背景技术
近来，可以广泛使用被配置为同时形成接触布线和布线的镶嵌布线(damascenewiring)作为半导体集成电路装置的布线结构。在镶嵌布线中，在形成穿过绝缘中间层的孔之后，可以在不利用蚀刻工艺的情况下用导电材料填充该孔，以使得可以使用各种布线材料。
在形成布线结构中，可以执行用于检查布线结构的过程以确定布线结构是否正常。通常，可以选择在同一批次中制造的任何一个晶圆。可以在所选的晶圆上形成接触图案。可以测试接触部是否可以与下部导电图案接触以监测接触故障。该检查过程可以被称为晶圆拒绝过程。然后被拒绝的晶片可以被废弃。
然而，因为镶嵌结构中的布线和接触图案可以同时形成，所以难以检查每个接触图案的错误。
发明内容
在本公开的一些实施方式中，半导体装置可以包括彼此间隔开临界距离的主虚设图案和测试虚设图案。主虚设图案可以具有包括通孔图案和形成在通孔图案上的布线图案的镶嵌结构。通孔图案可以具有第一宽度。布线图案可以具有比第一宽度更宽的第二宽度。测试虚设图案可以包括底表面和上表面。底表面可以具有第一宽度。该底表面可以与通孔图案的底表面基本共面。该上表面可以与布线图案的上表面基本共面。
在本公开的一些实施方式中，半导体装置可以包括半导体基板、下部绝缘中间层、上部绝缘中间层、主虚设图案和测试虚设图案。半导体基板可以包括下部布线结构。下部绝缘中间层可以形成在下部布线结构上。上部绝缘中间层可以形成在下部绝缘中间层上。主虚设图案包括形成在下部绝缘中间层中的具有第一宽度的通孔接触部和形成在通孔接触部上的沟槽布线图案，沟槽布线图案具有比通孔接触部的第一宽度更宽的第二宽度。通孔接触部可以形成在下部绝缘中间层中。通孔接触部可以具有第一宽度。沟槽布线图案可以形成在上部绝缘中间层中。沟槽布线图案可以具有比第一宽度更宽的第二宽度。可以通过下部绝缘中间层和上部绝缘中间层形成测试虚设图案。测试虚设图案可以具有第一宽度。测试虚设图案可以包括主虚设图案的错误。
在本公开的一些实施方式中，根据制造半导装置的方法，可以在半导体基板上形成下部布线结构。下部绝缘中间层可以形成在下部布线结构上。上部绝缘中间层可以形成在下部绝缘中间层上。上部绝缘中间层和下部绝缘中间层可以被蚀刻直到下部布线结构可以被暴露以形成具有第一宽度的第一通路孔(via hole)和具有第二宽度的第二通路孔。可以蚀刻具有第一通路孔的上部绝缘中间层以形成连接到第一通路孔的可以具有第二宽度的布线孔。布线孔、第一通路孔和第二通路孔可以填充有导电层以形成具有相同高度的主虚设图案和测试虚设图案。
在本公开的一些实施方式中，根据检查错误的方法，可以形成下部布线结构。主虚设图案和测试虚设图案可以形成在下部布线结构上。主虚设图案可以包括通孔图案和宽度大于通孔图案的宽度的布线图案。测试虚设图案可以与主虚设图案间隔开不小于临界距离。测试虚设图案可以具有与通孔图案基本相同的宽度。测试虚设图案可以具有与主虚设图案基本相同的高度。然后可以测试测试虚设图案以基于测试虚设图案的错误来预测主虚设图案的错误。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的主题的以上和其它方面、特征和优点，在附图中：
图1是例示根据各种实施方式的半导体装置的分解立体图；
图2是例示根据各种实施方式的半导体装置的平面图；
图3和图4是例示根据各个实施方式的虚设区域的平面图；
图5是沿着图3和图4中的线a-a’截取的截面图；
图6至图9是例示根据各种实施方式的形成包括用于错误检查的测试虚设图案的虚设区域的方法的截面图；
图10是例示根据各种实施方式的检查错误的方法的流程图；
图11是例示根据各种实施方式的EBI测试操作的流程图；
图12是例示根据各种实施方式的电子束设备的框图；以及
图13和图14是例示根据各种实施方式的二次电子信号的强度的图像。
具体实施方式
将参照附图描述各种实施方式。附图是各种实施方式(和中间结构)的示意图示。这样，预期到例如作为例如制造技术和/或公差的结果的图示的配置和形状的变化。因此，所描述的实施方式不应解释为限于本文所例示的特定配置和形状，而是在不脱离所附权利要求书所限定的本申请的精神和范围的情况下，可以包括配置和形状上的偏差。
本文参照本公开的理想化实施方式的截面和/或平面图示来描述本公开。然而，实施方式不应被解释为限制这些构思。尽管将示出和描述本公开的一些实施方式，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以对这些实施方式进行改变。
诸如半导体晶圆、晶圆、基板、晶圆基板、部分制造的集成电路等的术语可以互换地相互使用。然而，基板可以指示半导体晶圆。
在整个说明书中，相同的附图标记指代相同的元件。因此，即使未参照附图提及或描述附图标记，也可以参照另一附图提及或描述该附图标记。另外，尽管附图中没有示出附图标记，但是可以参照另一附图来提及或描述附图标记。
根据一些实施方式，为了检测具有镶嵌结构的主虚设图案的接触故障，可以在与主虚设图案间隔开临界距离的位置形成作为通孔图案的测试虚设图案。可以检查测试虚设图案的接触故障以预测主虚设图案的接触故障。因此，可以不需要附加的晶圆拒绝过程来防止不必要的晶圆浪费。此外，可以准确地预测可能未由EBI测试检测到的镶嵌布线结构的接触故障。
图1是例示根据一些实施方式的半导体装置的分解立体图。
参照图1，半导体芯片10可以包括外围/核心区域110和存储器单元区域120。
外围/核心区域110可以包括被配置为控制存储器单元区域120的操作的各种电路元件。外围/核心区域110可以被布置在半导体基板100上。半导体基板100可以包括硅基板、GaAs基板、化合物半导体基板、绝缘体上硅(SOI)基板等。
存储器单元区域120可以包括多个存储器单元。存储器单元区域120可以被布置在外围/核心区域110上。存储器单元区域120可以通过相对于半导体基板100的表面垂直延伸的布线结构与外围/核心区域110电连接。存储器单元区域120可以具有层叠结构。
图2是例示根据一些实施方式的半导体装置的平面图。
参照图2，外围/核心区域110和存储器单元区域120可以被布置在半导体基板的同一平面上。当外围/核心区域110与存储器单元区域120可以被放置在同一平面上时，外围/核心区域110可以位于存储器单元区域120的外围区域。
参照图1和图2，虚设区域200可以被布置在外围/核心区域110的一部分处。虚设区域200可以具有与形成在存储器单元区域120中的布线结构相对应的虚设形状。此外，虚设区域200可以具有与形成在存储器单元区域120中的元件相对应的虚设元件形状。
图3和图4是例示根据一些实施方式的虚设区域的平面图，并且图5是沿着图3和图4中的线a-a’截取的截面图。
参照图3，虚设区域200可以包括主虚设图案MP和测试虚设图案TP。主虚设图案MP可以包括作为测试对象的镶嵌布线结构。测试虚设图案TP可以与主虚设图案MP间隔开临界距离d。例如，主虚设图案MP和测试虚设图案TP通过绝缘层102分离。
然而，测试虚设图案TP的位置可以不限于虚设区域200上。此外，可能需要在测试虚设图案TP与主虚设图案MP之间形成临界距离d。
为了详细解释这一点，由于半导体装置可能已经被高度集成，所以布线和接触部可以被密集地布置。因为布线和接触部在图案密集区域中可以具有最小间距，所以可能需要精确的制造工艺。因此，可以基于图案密集区域中的布线和接触部来设置半导体制造工艺的配方(recipe)。结果，与图案密集区域相比，在图案稀疏区域中可能生成更多的布线和接触部的错误。
因此，一些实施方式的主虚设图案MP可以具有通过对图案密集区域中的镶嵌布线进行模型化而形成的结构。一些实施方式的测试虚设图案TP可以具有通过对图案稀疏区域中的导电图案或镶嵌图案进行模型化而形成的结构。主虚设图案MP与测试虚设图案TP之间的临界距离d可以被解释为图案密集区域与图案稀疏区域之间的最小距离，以用于确定图案稀疏区域的错误范围。
因此，如图4所示，测试虚设图案TP的位置可以与多个主虚设图案MP间隔开不小于临界距离d，例如d1、d2、d3…。例如，主虚设图案MP和测试虚设图案TP通过绝缘层102分离。
然而，如图5所示，主虚设图案MP可以在绝缘层102中具有镶嵌结构。主虚设图案MP可以包括通孔接触部CT和沟槽布线图案Tr。通孔接触部CT可以具有第一宽度。沟槽布线图案Tr可以具有比第一宽度更宽的第二宽度。如果沟槽布线图案Tr和通孔接触图案由相同的材料形成或者沟槽布线图案Tr和通孔接触图案同时形成，则在沟槽布线图案Tr和通孔接触部CT之间可以不存在边界面B。
镶嵌结构中的沟槽布线图案Tr和通孔接触部CT可以同时形成，在沟槽布线图案Tr和通孔接触部CT之间可以不存在边界面。沟槽通孔图案Tr和通孔接触部CT可以在没有边界面的情况下连续地形成，使得可能难以检查通孔接触部CT是否可以正常地形成。
可以通过电子束检查(EBI)来测试通孔接触部CT或一般接触结构(例如，用于连接上部互连线和下部互连线的具有基本相同宽度的接触插塞)。EBI检查可以包括将电子束照射到半导体芯片(图2的10)的目标区域(例如，虚设区域)，并且测量从目标区域反射的二次电子信号的强度以检测目标区域的错误。
然而，当主虚设图案MP具有镶嵌结构时，沟槽布线图案Tr可以具有与通孔接触部CT的形状不同的形状，可能无法使用EBI检测通孔接触部CT的错误。美国专利第9859150号(它所包括的全部内容通过引用合并于此)公开了包括沟槽布线和通孔接触部的镶嵌结构。
根据一些实施方式，可以在可以与主虚设图案MP间隔开临界距离d的区域(其中错误概率可能较高)处形成可以具有与通孔接触部CT的宽度基本相同的第一宽度的测试虚设图案TP。因此，代替检查主虚设图案MP的通孔接触部CT的错误，可以检查测试虚设图案TP的错误，以预测主虚设图案MP的错误。测试虚设图案TP可以相对于总高度具有第一宽度而不形成沟槽布线图案Tr。因此，可以通过对测试虚设图案TP进行的EBI的结果来预测主虚设图案MP的错误。
图6至图9是例示根据一些实施方式的形成包括用于错误检查的测试虚设图案的虚设区域的方法的截面图。
参照图6，可以在半导体基板205的与虚设区域(200：参照图3)相对应的部分处形成隔离层210。例如，隔离层210可以位于虚设区域200内。虚设区域200的隔离层210可以与外围/核心区域110(参照图1或图2)的隔离层(未示出)同时形成。隔离层210可以具有浅沟槽隔离(STI)结构。第一绝缘中间层215可以形成在具有隔离层210的半导体基板205上。主虚设图案MP的下部接触部225a和测试虚设图案TP的下部接触部225a-1可以形成在第一绝缘中间层215中。下部接触部225a和225a-1可以彼此间隔开临界距离d。下部接触部225a和225a-1可以具有第一宽度W1。在图6中，接触部225a和225a-1可以形成在绝缘层210上，而不限于上述结构。
第二绝缘中间层220可以形成在第一绝缘中间层215上。可以在第二绝缘中间层220中形成主虚设图案MP和测试虚设图案TP的沟槽图案225b和225b-1。沟槽图案225b和225b-1可以具有比第一宽度W1宽的第二宽度W2。可以在接触部225a和225a-1上选择性地形成沟槽图案225b和225b-1以形成初步主虚设图案225M和初步测试虚设图案225D。
在一些实施方式中，初步主虚设图案225M和初步测试虚设图案225D中的接触部和沟槽图案可以具有镶嵌结构或一般接触结构。
参照图7，可以在第二绝缘中间层220上形成第三绝缘中间层230。例如，第三绝缘中间层230可以包括相对于第二绝缘中间层220的材料具有蚀刻选择性的材料。例如，第三绝缘中间层230的材料可以与第一绝缘中间层215的材料基本相同。
第四绝缘中间层235可以形成在第三绝缘中间层230上。第四绝缘中间层235可以包括相对于第三绝缘中间层230的材料具有蚀刻选择性的材料。例如，第四绝缘中间层235的材料可以与第二绝缘中间层220的材料基本相同。
可以使用第一蚀刻掩模在相同的蚀刻配方下蚀刻第四绝缘中间层235和第三绝缘中间层230，以形成第一通路孔H1和第二通路孔H2。第一蚀刻掩模可以具有与第一宽度相对应的开口以提供具有第一宽度的第一通路孔H1和第二通路孔H2。第一通路孔H1和第二通路孔H2可以被放置在初步主虚设图案225M和初步测试虚设图案225d上方。第一通路孔H1可以位于初步主虚设图案225M上方。第二通路孔H2可以位于初步测试虚设图案225D上方。
参照图8，可以使用第二蚀刻掩模蚀刻第四绝缘中间层235以形成布线孔T1。第二蚀刻掩模可以具有与比第一宽度更宽的第二宽度相对应的开口。第二蚀刻掩模可以被配置为暴露第一通路孔H1并阻挡第二通路孔H2。因此，由第二蚀刻掩模限定的布线孔T1可以连接到第一通路孔H1。
第四绝缘中间层235中的布线孔T1可以连接到初步主虚设图案225M上方的第一通路孔H1。因此，可以在第三绝缘中间层230和第四绝缘中间层235中形成用于形成主虚设图案和测试虚设图案的模板(template)。
参照图9，可以在第四绝缘中间层235上形成导电层以填充第一通路孔H1、第二通路孔H2和布线孔T1。导电层可以包括诸如钨之类的具有良好间隙填充特性的材料。可以通过化学机械抛光(CMP)工艺去除第四绝缘中间层235上的导电层。因此，可以在第三绝缘中间层230和第四绝缘中间层235中形成主虚设图案MP和测试虚设图案TP。主虚设图案MP可以包括通孔图案240a和布线图案240b。测试虚设图案TP可以包括延伸的通孔图案240c。
测试虚设图案TP可以具有与主虚设图案MP中的通孔图案240a的底表面基本共面的底表面，以及与主虚设图案MP中的布线图案240b的上表面基本共面的上表面。此外，测试虚设图案TP的延伸的通孔图案240c可以具有与通孔图案240a的宽度基本相同的宽度。因此，因为测试虚设图案TP的底表面和下部结构可以与具有镶嵌结构的主虚设图案MP的通孔图案240a的底表面和下部结构基本相同，所以可通过EBI测试的结果来预测主虚设图案MP的错误，即，镶嵌图案的接触故障。
具体地，尽管测试虚设图案TP的形状可以不同于主虚设图案MP的形状，但是可以同时形成被配置为提供通孔图案240a的模板的第一通路孔H1和被配置为提供测试虚设图案TP的模板的第二通路孔H2。因此，可以通过来自第二通路孔H2和测试虚设图案TP的测试结果来准确地预测第一通路孔H1和主虚设图案MP的接触未开口故障(contact not-openfailure)。预测错误的方法将在后面说明。本文使用的关于出现的词语“同时”和“同时地”意味着出现发生在交叠的时间间隔上。例如，如果第一出现发生在第一时间间隔上并且第二出现同时发生在第二时间间隔上，则第一时间间隔和第二时间间隔至少部分地彼此交叠，使得存在第一出现和第二出现都发生的时间。
图10是例示根据一些实施方式的检查错误的方法的流程图，并且图11是例示根据一些实施方式的EBI测试操作的流程图。
参照图5至图10，在步骤S1中，可以在虚设区域200上形成下部布线结构。下部布线结构可以包括初步主虚设图案225M和初步测试虚设图案225D。在图5至图10中，可以通过镶嵌工艺形成初步主虚设图案225M和初步测试虚设图案225D。另选地，初步主虚设图案225M和初步测试虚设图案225D可以通过一般接触和布线形成方法来形成。
在步骤S2中，可以通过参照图5至图9所示的工艺在初步主虚设图案225M上形成通孔图案240a和布线图案240b，以形成主虚设图案MP。同时，可以在初步测试虚设图案225D上形成延伸的通孔图案240c以形成测试虚设图案TP。
在步骤S3中，可以对测试虚设图案TP执行EBI测试。
图12是例示根据一些实施方式的电子束设备的框图。
参照图12，电子束设备300可以包括光源310、光学系统320和检测器330。
光源310可以包括被配置为生成电子束的电子枪。
光学系统320可以集中从光源310生成的电子束，以将电子束照射到半导体基板205的测试虚设图案TP(S31)。光学系统320可以包括诸如聚光透镜之类的多个光学元件。
检测器330可以接收从测试虚设图案TP反射的光以检测测试虚设图案TP的错误。检测器330可以检测从测试虚设图案TP反射的二次电子信号，以形成包括检测到的二次电子信号的强度的图像(S32)。
图13和图14是例示根据一些实施方式的二次电子信号强度的图像。
例如，当第二通路孔H2在第三绝缘中间层230和第四绝缘中间层235中形成为完全暴露初步测试虚设图案225D时，测试虚设图案TP可以与初步测试虚设图案225D接触以正常形成测试虚设图案TP。入射到正常形成的测试虚设图案TP的电子束可以在测试虚设图案TP中被吸收，以使得从测试虚设图案TP反射的二次电子束可以是少量的。因此，如图13所示，从正常测试虚设图案TP反射的二次电子信号可以约为零以形成实心图像。在图13中，附图标记TP1可以表示正常测试虚设图案TP。
相反，当第二通路孔H2在第三绝缘中间层230和第四绝缘中间层235中形成为不暴露初步测试虚设图案225D时，测试虚设图案TP可能不与初步测试虚设图案225D接触以生成接触错误。照射至具有接触错误的测试虚设图案TP的电子束可以从保留在初步测试虚设图案225D与第二通路孔H2之间的第四绝缘中间层235反射，由此生成强度高于来自正常测试虚设图案TP的二次电子信号的强度的二次电子信号(S32)。因此，如图14所示，具有接触错误的测试虚设图案TP的图像TP2可以具有比正常测试虚设图案TP的图像TP1的更大的亮度。例如，可以从扫描电子显微镜(SEM)获得测试虚设图案TP的图像TP1和TP2。
尽管未在图12中示出，但是电子束设备还可以包括控制块。在步骤S4中，控制块可以基于从检测器330提供的测试虚设图案TP的图像TP1和TP2来确定接触错误的生成。
在步骤S5中，当在测试虚设图案TP中未生成接触错误时，可以执行后续过程。
相反，当在测试虚设图案TP中生成接触错误时，在步骤S6中，可以将对应的基板确定为接触错误，使得基板然后可以被废弃。
此外，该方法还可以包括用于基于接触错误的信息重置第一通路孔H1和第二通路孔H2的蚀刻配方的过程。因此，在后续的镶嵌布线过程中，可以防止第一通路孔H1和第二通路孔H2的诸如未开口之类的错误。未开口是当形成接触孔时接触表面未完全暴露的现象。
根据一些实施方式，为了检测具有镶嵌结构的主虚设图案的接触故障，可以在与主虚设图案间隔开临界距离的位置处形成作为通孔图案的测试虚设图案。可以检查测试虚设图案的接触错误以预测主虚设图案的接触故障。因此，可以不需要附加的晶圆拒绝处理来防止不必要的晶圆浪费。此外，可以准确地预测可能未由EBI测试检测到的镶嵌布线结构的接触错误。
本公开的上述实施方式旨在说明而非限制本公开。各种替代方案和等同物是可能的。实施方式不限于本文所描述的实施方式。实施方式也不限于任何特定类型的半导体装置。鉴于本公开，其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求于2020年10月22日在韩国知识产权局提交的韩国申请第10-2020-0137568号的优先权，其全部内容通过引用整体并入本文。

Claims (17)

1.一种半导体装置，该半导体装置包括：
主虚设图案；以及
测试虚设图案，所述测试虚设图案与所述主虚设图案间隔开临界距离，
其中，所述主虚设图案具有镶嵌布线结构，所述镶嵌布线结构包括具有第一宽度的通孔图案和形成在所述通孔图案上的布线图案，并且所述布线图案具有比所述第一宽度更宽的第二宽度，并且
其中，所述测试虚设图案具有底表面和上表面，所述测试虚设图案的底表面具有所述第一宽度并且与所述通孔图案的底表面共面，并且所述测试虚设图案的上表面与所述布线图案的上表面共面。
2.根据权利要求1所述的半导体装置，其中，所述通孔图案和所述布线图案由相同的材料形成而没有边界面，并且所述测试虚设图案包括与所述通孔图案和所述布线图案的材料相同的材料。
3.根据权利要求1所述的半导体装置，该半导体装置还包括存储器单元区域以及外围/核心区域，
其中，所述外围/核心区域包括控制所述存储器单元区域的电路元件，并且所述主虚设图案和所述测试虚设图案被布置在所述外围/核心区域中。
4.根据权利要求1所述的半导体装置，该半导体装置还包括：
下部绝缘中间层，所述下部绝缘中间层布置在所述通孔图案与所述测试虚设图案的下部区域之间；以及
上部绝缘中间层，所述上部绝缘中间层布置在所述布线图案和所述测试虚设图案的上部区域之间。
5.根据权利要求1所述的半导体装置，该半导体装置还包括下部布线结构，所述下部布线结构布置在所述通孔图案和所述布线图案下方并且与所述通孔图案和所述布线图案电连接。
6.一种半导体装置，该半导体装置包括：
半导体基板，所述半导体基板包括下部布线结构；
下部绝缘中间层，所述下部绝缘中间层布置在所述下部布线结构上；
上部绝缘中间层，所述上部绝缘中间层设置在所述下部绝缘中间层上；
主虚设图案，所述主虚设图案包括形成在所述下部绝缘中间层中的具有第一宽度的通孔接触部和形成在所述通孔接触部上的沟槽布线图案，所述沟槽布线图案具有比所述通孔接触部的所述第一宽度更宽的第二宽度；以及
测试虚设图案，所述测试虚设图案穿过所述下部绝缘中间层和所述上部绝缘中间层形成并且具有所述第一宽度，
其中，所述测试虚设图案具有所述主虚设图案的错误。
7.根据权利要求6所述的半导体装置，其中，所述测试虚设图案具有与所述通孔接触部的底表面共面的底表面以及与所述沟槽布线图案的上表面共面的上表面。
8.一种制造半导体装置的方法，该方法包括以下步骤：
提供包括下部布线结构的半导体基板；
在所述半导体基板上形成下部绝缘中间层；
在所述下部绝缘中间层上形成上部绝缘中间层；
蚀刻所述上部绝缘中间层和所述下部绝缘中间层直到所述下部布线结构被暴露以形成具有第一宽度的第一通路孔和第二通路孔；
选择性地蚀刻具有所述第一通路孔的所述上部绝缘中间层以在所述上部绝缘中间层中形成布线孔，所述布线孔具有比所述第一宽度更宽的第二宽度；以及
在所述布线孔中形成导电层，所述第一通路孔和所述第二通路孔用于形成具有相同高度的主虚设图案和测试虚设图案。
9.根据权利要求8所述的方法，其中，所述下部绝缘中间层包括相对于所述上部绝缘中间层的材料具有蚀刻选择性的材料。
10.根据权利要求8所述的方法，其中，形成所述主虚设图案和所述测试虚设图案的步骤包括以下步骤：
在所述上部绝缘中间层上形成所述导电层以填充所述第一通路孔、所述布线孔和所述第二通路孔；以及
对所述导电层执行化学机械抛光CMP工艺以暴露所述上部绝缘中间层的上表面。
11.根据权利要求8所述的方法，其中，形成所述第一通路孔和所述第二通路孔的步骤包括以下步骤：
在所述上部绝缘中间层上形成具有开口的第一蚀刻掩模，所述开口具有所述第一宽度；以及
在相同的蚀刻配方下使用所述第一蚀刻掩模蚀刻所述上部绝缘中间层和所述下部绝缘中间层。
12.根据权利要求8所述的方法，其中，形成所述布线孔的步骤包括以下步骤：
在所述上部绝缘中间层上形成第二蚀刻掩模以暴露所述第一通路孔；以及
使用所述第二蚀刻掩模蚀刻所述上部绝缘中间层。
13.一种检查错误的方法，所述方法包括以下步骤：
提供下部布线结构；
在所述下部布线结构上形成主虚设图案和测试虚设图案，所述主虚设图案包括具有第一宽度的通孔接触部和具有比所述通孔接触部的所述第一宽度更宽的第二宽度的沟槽布线图案，所述测试虚设图案与所述主虚设图案间隔开不小于临界距离，所述测试虚设图案具有与所述通孔接触部的宽度相同的宽度，并且所述测试虚设图案具有与所述主虚设图案相同的高度；以及
测试所述测试虚设图案以基于所述测试虚设图案的错误来确定所述主虚设图案的错误。
14.根据权利要求13所述的方法，其中，测试所述测试虚设图案的步骤包括以下步骤：
向所述测试虚设图案照射光；以及
检测从所述测试虚设图案反射的光以基于来自所述测试虚设图案的反射光的强度来确定接触错误。
15.根据权利要求14所述的方法，其中，所述光包括电子束。
16.根据权利要求14所述的方法，其中，检测所述光的步骤包括检测所述反射光的二次电子信号以基于所述二次电子信号的强度来确定所述接触错误。
17.根据权利要求13所述的方法，该方法还包括以下步骤：
在预测所述主虚设图案的接触错误之后，根据所述主虚设图案的所述接触错误来重置所述主虚设图案和所述测试虚设图案的工艺配方。
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