TWI472937B - 利用電阻電容電路以模型化靜電夾盤中之受陷電荷的方法 - Google Patents

Description

利用電阻電容電路以模型化靜電夾盤中之受陷電荷的方法

本發明係關於靜電夾盤的設計及模擬，在半導體處理設備中，靜電夾盤常常被用來夾持基板。具體而言，本發明提出一種改良的方法及模型，用來模擬靜電夾盤中的受陷電荷，以評估受陷電荷對於夾盤效能的影響。利用此模型及模擬方法，可以決定特定操作參數(例如有效夾持電壓及漏電流)的影響，使得靜電夾盤的設計能夠具有期望的操作特性。

在半導體處理設備中，越來越多的靜電夾盤被採用，以當進行製造製程時，做為將基板(例如矽晶圓)夾持在原處的裝置。熟悉此技藝者應當了解，靜電夾盤具有許多的優點，例如，當真空室不適合使用傳統的真空夾盤時，靜電夾盤能夠牢固地將基板夾持在真空室中。靜電夾盤可以保持住晶圓，但不需要機械式的保持裝置(例如夾子)，而機械式的保持裝置可能會干擾製程環境、造成晶圓表面的損傷、或使一部分的晶圓表面無法受到期望的製程處理。

靜電夾盤的操作係藉由在基板與夾盤上誘發出相反的電荷，以產生夾盤與基板之間的靜電吸引。吸引的程度係取決於誘發電荷的量，以及該電荷由於傳導效應所消失的速度。電偏壓被用來誘發及控制靜電力，並且可能只有在一個處理週期的其中一部分被施加，例如，正好在基板被傳送到夾盤之後。或者，電偏壓可以在整個處理週期中持續地被施加。例如，利用電漿的傳導性質，可以提供一個電連接到基板及晶圓系統的一個端點之方法。

靜電夾盤的設計及模擬需要數個參數的評估。尤其是，累積在基板與夾盤之間的電荷量是一個重要的參數。這種電荷(已知稱為間隙電荷)是保持在基板與夾盤並非處於實體接觸的區域中。另一個重要的參數是基板與夾盤之間的電阻。這種電阻(已知稱為間隙電阻)是與夾盤與基板之間的眾多接觸點有關。(熟悉此技藝者應當了解，即使巨觀上看起來是直接接觸，但存在於基板及夾盤兩者上的表面粗糙度產生微觀的夾盤/基板界面，此界面具有許多實體連接的分離點，因此有許多的間隙。)間隙電荷是直接相關於夾盤與基板之間的吸引力，而間隙電阻則決定了，當不提供電偏壓時，吸引力隨著時間減少的速度。

當施加一偏壓於基板/夾盤系統時，受陷在夾盤本身之中的電荷將影響間隙電荷。除了化學成分之外，靜電夾盤的物理設計也會影響受陷電荷。再者，夾盤的電學特性也會影響受陷電荷。尤其是，熟悉此技藝者經常使用於靜電夾盤的陶瓷材料具有晶粒結構，因此對於通過夾盤的電傳導提供了一個電阻路徑。此外，夾盤與基板之間的間隙受陷電阻可能提供一個電路徑給夾盤中的受陷電荷，以根據電偏壓狀況進入基板或離開基板。最後，基板本身將具有電阻，可以影響基板/夾盤系統的電荷分佈及時變特性。

靜電夾盤的設計及模擬通常牽涉到關鍵的設計參數之實驗決定值的使用，特別是受陷在夾盤中的電荷之量量測(其在本文中將被稱為C_trapped )。在修正夾盤的設計參數(例如，不同的面積)後，為了模型化夾盤的效能，通常在一個實體系統上獲得新的量量測。此外，對於用來對夾盤施加偏壓的裝置，商業刊物及技術論文通常採用簡易的電模型。這些模型經常是基於一個單一的固定電壓電源、以及只有兩個電阻體和兩個電容體的開閉開關。

因此，需要一種改良的裝置，用來電模型化在靜電夾盤中的受陷電荷，也需要一種方法，用來模擬受陷電荷對於電參數的影響，所述的電參數與夾盤的期望效能特性(例如附著力)有關。

在本發明中所提出的方法及設備，係利用電阻及電容值的結合，以模型化在靜電夾盤中的受陷電荷，因而滿足了前述的需求。這種結合，已知被稱為電阻電容模型(RC模型)，係使用在一電路中，且該電路包含其它與靜電夾盤效能(例如與基板相關的電阻值)有關的電模型。接著，使用電路模擬器以模擬電路運作，其中該電路模擬器更包含各種電壓電源的控制，該等電壓電源代表著在半導體處理設備中的靜電夾盤之實際運作中所使用的條件。電路模擬也可以做為一個工具，用來使得使用在處理設備中的靜電夾盤及相關的控制裝置之建造能夠進行。

在例示性的實施例中，本發明是一種方法，使用電路模擬器以模擬靜電夾盤中的受陷電荷對於靜電夾盤效能的影響。此方法包括：藉由將受陷電荷電容體耦合至間隙受陷電阻體以及晶粒電阻體，因而產生受陷電荷電模型；選擇間隙受陷電阻體的電阻值R_gap-trapped ；選擇晶粒電阻體的電阻R_grain ；將基板-夾盤界面間隙電容體耦合至基板-夾盤界面間隙電阻體、基板電阻體、至少一個電線電阻體、以及複數個電壓電源，因而產生靜電夾盤模擬電路；配置該複數個電壓電源其中至少一者，以提供時變電壓；使受陷電荷電模型與靜電夾盤模擬電路結合；及在電路模擬器中執行第一模擬，以決定在靜電夾盤模擬電路的複數電路節點之中的時變電壓和電流響應。

在另一例示性實施例中，本發明是一個量測靜電夾盤系統中的受陷電荷對於夾盤效能的影響之電路。此電路包括具有基板-夾盤界面間隙電容C_gap 的靜電夾盤電路部，該基板-夾盤界面間隙電容C_gap 係耦合到基板-夾盤界面間隙電阻R_gap 、基板電阻R_wafer 、至少一個電線電阻R_cable 以及受陷電荷電路部，其中該受陷電荷電路部具有電容C_trapped 、電阻R_gap-trapped 以及電阻R_grain 。該電路更包括複數電壓電源，其中該複數電壓電源其中至少一者能夠隨著時間函數來改變電壓輸出，且該複數電壓電源係耦合到靜電夾盤電路部。

在另一例示性實施例中，本發明是靜電夾盤的設計方法。此方法包括：使用RC受陷電荷模型，在電路模擬器中建立靜電夾盤的電特性之電路模型；使電路模型耦合到複數電壓電源；使用電路模擬器來模擬電路模型，以決定在複數電路節點處的電壓電位，並且進一步決定在複數電路元件中的電流；修正與靜電夾盤的物理參數之改變有關的電路模型；及使用電路模擬器來模擬該電路，以決定修正電路模型後產生的改變。

在另一例示性實施例中，本發明是用來控制靜電夾盤的系統。此系統包括壓控電壓電源裝置，用來提供與時變控制電壓成一比例的時變偏壓給靜電夾盤，時變偏壓根據來自電荷受陷電路模型的模擬結果，以控制基板到夾盤的附著力；時變電壓裝置，用來提供時變控制電壓；直流偏壓裝置，用來施加直流偏壓到靜電夾盤；及電線裝置，耦合靜電夾盤、壓控電壓電源裝置、時變電壓電源裝置以及直流偏壓裝置。

參考圖1，本發明的一例示性實施例包括靜電夾盤系統100，靜電夾盤系統100具有基線電路部110及修正電路部120。基線模擬部110係用來提供靜電夾盤的電路模擬，且不會影響受陷電荷。修正電路部120包括受陷電荷RC模型130，利用下述的方法，受陷電荷RC模型130使得受陷電荷對於靜電夾盤的影響能夠被決定。受陷電荷RC模型130包括電阻體R_gap-trapped 、電容體C_trapped 以及電阻體R_grain 。

關於基線電路部110，其包括電阻體R_{wafer_base} 、R_{SiO2_base} 、R_{gap_base} 、R_{esc_base} 、R_{cable_pos} 、R_{filter_pos} 以及R1。基線電路部110更包括壓控電壓電源V1、以及電容體C_{SiO2_base} 、C_{gap_base} 、C_{esc_base} 、C2及C4。在構成基線電路部110的電容體及電阻體電路元件的標註中，下標的“_base”係為了識別該電路元件與基線事例有關，亦即，與忽略受陷電荷效應的靜電夾盤之操作或模擬有關。在修正電路部120的討論中，具有類似功能的電路元件將被採用，並且可藉由不含“_base”標註的對應名稱而被識別出來。

電阻體R_{wafer_base} 的第一端係連接至電阻體R_{SiO2_base} 的第一端以及電容體C_{SiO2_base} 的第一端。電阻體R_{SiO2_base} 模擬位於靜電夾盤上之基板上的原生氧化層之電阻。對於此例示性實施例，R_{SiO2_base} 係對應於矽晶圓上的原生SiO₂ (二氧化矽)之電阻，且電容體C_{SiO2_base} 係對應於自動在矽表面上生成的一層原生SiO₂ 之電容。電阻體R_{wafer_base} 的第二端係連接至電阻體R_wafer 的第一端以及電阻體R_sheath 的第一端。電阻體R_{wafer_base} 模擬位於靜電夾盤上之基板的體電阻。電阻體R_{SiO2_base} 的第二端係連接至電容體C_{SiO2_base} 的第二端、電阻體R_{gap_base} 的第一端、以及電容體C_{gap_base} 的第一端。電阻體R_{gap_base} 的第二端係連接至電容體C_{gap_base} 的第二端、電阻體R_{esc_base} 的第一端、以及電容體C_{esc_base} 的第一端。電阻體R_{gap_base} 及電容體C_{gap_base} 模型化半導體晶圓與靜電夾盤表面之間的界面之電特性。尤其是，R_{gap_base} 與電導有關，且電導與半導體晶圓與靜電夾盤表面之間的機械接觸點有關。電容體C_{gap_base} 與半導體晶圓與靜電夾盤表面之間的分隔區域有關。電阻體R_{esc_base} 模型化靜電夾盤的體電阻；電容體C_{esc_base} 模型化靜電夾盤的體電容。

電阻體R_{esc_base} 的第二端係連接至電容體C_{esc_base} 的第二端、電阻體R_cable-pos 的第一端、以及電阻體R_pole-pole 的第一端。電阻體R_pole-pole 模型化在靜電夾盤材料之主體中的寄生漏電。

關於修正電路部120，其包括電阻體R_wafer 、R_SiO2 、R_gap 、R_esc 、R_cable 、R_filter 、及R2。修正電路部120更包括壓控電壓電源V2以及電容體C_SiO2 、C_gap 、C_esc 、C1及C3。繼續參考受陷電荷RC模型130，電阻體R_gap-trapped 的第一端係連接至電容體C_gap 的第一端。電阻體R_gap-trapped 的第二端係連接至電容體C_trapped 的第一端。電容體C_trapped 的第二端係連接至電阻體R_grain 的第一端。電阻體R_grain 的第二端係連接至電容體C_gap 的第二端。電容體C_esc 的第一端係連接至電阻體R_esc 的第一端、以及電容體C_gap 的第二端。電阻體R_gap 的第一端係連接至電容體C_gap 的第一端及電阻體R_gap-trapped 的第一端。電阻體R_gap 的第二端係連接至電容體C_gap 的第二端及電阻體R_grain 的第二端。電容體C_SiO2 具有第一端，連接至電阻體R_wafer 以及電阻體R_SiO2 的第一端。電容體C_SiO2 更具有第二端，連接至電阻體R_gap-trapped 的第一端以及電容體C_gap 的第一端。電阻體R_SiO2 的第二端係連接至電容體C_SiO2 的第二端。電阻體R_wafer 的第一端係連接至電阻體R_{wafer_base} 及電阻體R_sheath 。電阻體R_wafer 的第二端係連接至電容體C_SiO2 的第一端及電阻體R_SiO2 的第一端。

具有一正極及一負極的電壓電源V_plasmabias 係用來模型化常見於各種半導體製造製程的電漿環境所產生的偏壓效應。電壓電源V_plasmabias 的負極係連接至電源電位接地GND。電壓電源V_plasmabias 的正極係連接至電阻體R_sheath 。電阻體R_sheath 的第一端係連接至電阻體R_wafer 的第一端及電阻體R_{wafer_base} 的第二端。電阻體R_sheath 的第二端係連接至電壓電源V_plasmabias 的正極。電阻體R_sheath 模型化在電漿環境中的電漿護套的電阻。同時，電壓電源V_plasmabias 及電阻體R_sheath 模型化電漿環境的運作、以及其在靜電夾盤系統100的操作中的效應。電壓電源V_plasmabias 係以具有負50伏特的電位來加以說明。熟悉此技藝者應當了解，此負電位導致標記為正的那端處於一負電位(相對於電源電位GND)。這種標記方式係依循熟悉此技藝者所偏好、且在商用電路模擬器中所經常採用的習慣。此外，熟悉此技藝者應當了解，負50伏特的電位代表著在靜電夾盤系統100中存在電漿時的典型操作條件。根據特定的處理條件，也可以使用其它的電位，包括正值及負值兩者、以及零伏特。例如，如果靜電夾盤系統是在沒有電漿的系統中操作，例如在大氣環境中操作，則對於V_plasmabias ，零伏特的電位將是適當的。

電阻體R_pole-pole 的第二端係連接至電阻體R_esc 的第二端、電阻體R_cable-neg 的第一端、以及電容體C_esc 的第二端。電阻體R_cable-pos 及R_cable-neg 模型化與正電及負電電線連接有關的電阻，其中正電及負電電線連接係用來控制在靜電夾盤系統100中的電位。電阻體R_cable-pos 的第二端係連接至電阻體R_{filter_pos} 的第一端、以及電路節點Pos_Pole。電容體C2的第一端係連接至電源電位GND。電容體C2的第二端係連接至電阻體R_cable-pos 的第二端、電路節點Pos-Pole、以及電阻體R_{filter_pos} 的第一端。電阻體R_{filter_pos} 的第二端係連接至電容體C4、電阻體R1的第一端、以及電路節點HV+。電容體C4的第一端係連接至電源電位GND，電容體C4的第二端係連接至電阻體R_{filter_pos} 的第二端。

電阻體R_cable-neg 的第二端係連接至電阻體R_{filter_neg} 的第一端、電路節點Neg_Pole、以及電容體C1的第一端。電容體C1的第二端係連接至電源電位GND。電阻體R_{filter_neg} 的第二端係連接至電容體C3的第一端、電阻體R2的第一端、以及電路節點HV-。電容體C3的第二端係連接至電源電位GND。

對於熟悉電路設計者，電阻體R_{filter_pos} 、R_{filter_neg} 、以及電容體C1、C2、C3、C4將是熟悉的，如同提供射頻(RF)旁路濾波器以將射頻訊號分流至電路供應電位接地GND。靜電夾盤經常使用在具有電漿的半導體處理設備中，該電漿的產生係藉由施加射頻到氣體或氣體混合物。暴露於電漿中的靜電夾盤將射頻耦合至與靜電夾盤耦合的電路元件(例如，電壓電源)。因此，在物理系統中，提供RF旁路濾波器以將RF能量分流到接地、從而防止RF能量損傷電路元件或產生物理危害係一般的習慣。RF旁路濾波器也優先地包含在電路模擬中，以當其被納入系統中時，能夠模型化其對於系統的電效能之影響。

靜電夾盤系統100更包括第一壓控電壓供應器V1及第二壓控電壓供應器V2。壓控電壓供應器的運作如同電壓放大器，具有與供應器有關的電位所設定的增益，且在熟悉電路設計及模擬者所已知的商用電路模擬器中，壓控電壓供應器是常見的特徵。每一壓控電壓供應器包括一正輸出端及一負輸出端，其係以圓形符號內的標記＋及-個別地加以標示。此外，每一壓控電壓供應器額外具有一正控制端及負控制端，其係以圓形符號外的標記＋及-加以標示，且可能在圓形符號的左側或右側。電阻體R1的第二端係連接至第一壓控電壓供應器V1的正輸出端。電阻體R2的第二端係連接至第二壓控電壓供應器V2的正輸出端。第一壓控電壓供應器V1的負輸出端係連接至電阻體R_bias 、電路節點Center_Tap、以及第二壓控電壓供應器V2的負輸出端。

具有一正極及一負極的電壓電源V_bias 被使用來模型化施加於靜電夾盤系統的控制偏壓。電壓電源V_bias 的負極係連接至電源電位GND。電壓電源V_bias 的正極係連接至電阻體R_bias 的第一端。電阻體R_bias 的第二端係連接至電路節點Center_Tap、第一壓控電壓電源V1的負輸出端、以及第二壓控電壓電源V2的負輸出端。電壓電源V_bias 及電阻體R_bias 模型化施加於靜電夾盤的固定偏壓電位之影響。電壓電源V_bias 係以具有負50伏特的電位來加以說明。類似於上述關於V_plasmabias 的討論，V_bias 電位可能是其它值。

第一壓控電壓電源V1的負控制端係連接至第二壓控電壓電源V2的正控制端、電阻體R4的第一端以及電容體C5的第一端。電阻體R4的第二端係連接至電源電位GND。電容體C5的第二端係連接至第一壓控電壓電源V1的正控制端、以及第二壓控電壓電源V2的負控制端。

電壓電源V_fall 具有連接到電源電位GND的負極。電壓電源V_fall 的正極係連接至電壓電源V_Drive 的負極。電壓電源V_Drive 的正極係連接至電容體C5的第二端、第一壓控電壓電源V1的正控制端、以及第二壓控電壓電源V2的負控制端。在描述於下的模擬中，電壓電源V_fall 及V_Drive 的操作係如同具有時變電位的分段線性電源一般，以模擬為了改變半導體晶圓與靜電夾盤之間的附著力而施加控制電壓於靜電夾盤的動作。

熟悉此技藝者應當了解，採用電路節點Pos_Pole、Neg_Pole、HV+、HV-、及Center_Tap等的標記，在電路模擬器的操作中是方便的，其提供了可輕易辨識出的端點以將電壓電位輸出，接著將輸出的電壓電位繪製成圖或列表顯示，以供進一步的分析。

對於本發明的第一例示性實施例，表一(如下所示)整理出前述的每一個電阻電路元件所採用的值。

此外，在第一例示性實施例中，電容電路元件的值係整理在如下的表二中。

再者，在第一例示性實施例中，電壓電源電路元件的值係整理在如下的表三中。

熟悉電路設計及模擬之技藝者應當了解，與V_Drive 及V_fall 有關的值代表著時變電壓，其使用了在SPICE電路模擬程式中所經常使用的標示法。尤其是，並且藉由範例，與電壓電源V_Drive 有關的標示法是一種簡略的表達形式，其代表著在下列的表四中所詳述的電壓波形描述。

對於落在表四所列的時間之中的時間，SPICE電路模擬程式執行線性內插，以計算電壓電位的值。因此，藉由模擬，SPICE電路模擬程式可以聯想到任何所需時間所需要之電壓值。根據表三之配置，電壓電源V_Drive 及V_fall 模擬控制偏壓的施加，該控制偏壓在大約兩秒的時候開始基板與靜電夾盤之間的夾持程序，接著在大約20秒的時候移除該偏壓。

熟悉此技藝者應了解，這些參數其中每一者可以輕易地加以改變，以配合特定的狀況。將如表一到表三所列的元件值併入電路模擬器，並且利用熟悉此技藝者已知的技術執行模擬，因此，對於第一例示性實施例，電路中的電壓及電流值與時間之間的函數關係可以被確定。

繼續參考圖1，並將注意力轉向圖2。圖2提出電路模擬結果的圖示，包括電壓對時間的關係圖200，圖200包括VC_{gap_base} 時變電壓曲線210、VC_gap 時變電壓曲線220、VR_gap-trapped 時變電壓曲線230。熟悉此技藝者應當了解，標註VC_gap 是表示「橫跨電路元件C_gap 的端點之電壓電位」的簡潔方法。類似地，VC_{gap_base} 及VR_{gap_trapped} 是個別地表示橫跨電路元件C_{gap_base} 及R_gap-trapped 的端點之電壓電位。熟悉此技藝者更應當了解，電路模擬器能夠指出被模擬的電路中之任何節點處的電壓，同時能夠指出通過任何電路元件的電流。未呈現的電壓及電流值並未被考慮，以避免模糊了本發明。

VC_{gap_base} 時變電壓曲線210係表示橫跨電容體C_{gap_base} 所產生的電壓，亦即，當沒有任何電荷受陷在夾盤本身之中時，基板與靜電夾盤之間的電壓。該曲線顯示，由於作用於壓控電壓電源V1及V2的電壓電源V_Drive 所施加的偏壓，在進入模擬約兩秒的時候電壓快速地上升。在從約2秒到約20秒的期間中，VC_{gap_base} 時變電壓曲線210所指出的電壓維持得相當穩定，因此基板將會相當穩定地附著於靜電夾盤。在大約20秒的時候，控制偏壓被移除，曲線很快地下降到大約為零。因此，基板與靜電夾盤之間的附著力也很快地下降。

VC_gap 時變電壓曲線220係表示橫跨電容體C_gap 所產生的電壓，其代表著當納入靜電夾盤中的受陷電荷之影響時的基板與靜電夾盤之間的電位。曲線220顯示，由於作用於壓控電壓電源V1及V2的電壓電源V_Drive 所施加的偏壓，在進入模擬約兩秒的時候電壓上升。與曲線210所代表的無受陷電荷之例子相比，對於具有受陷電荷之例子的曲線220來說，其電壓上升是較慢的。此顯示著，當在靜電夾盤模型中納入受陷電荷時，附著力的增加較慢。在從約2秒到約20秒的期間中，VC_gap 時變電壓曲線所指出的電壓持續上升，直到在大約20秒的時候，大約與VC_{gap_base} 時變電壓曲線210相符。因此，此模擬預測，在大約20秒的時候，納入受陷電荷效應的靜電夾盤電壓，將和沒有受陷電荷的靜電夾盤具有大約相同的夾盤_基板附著力。在大約20秒的時候，控制偏壓被移除，VC_gap 時變電壓曲線220下降。曲線210與220的比較顯示，靜電夾盤中的受陷電荷之效應是減緩電位VC_gap 回復到零的速率。因此，相較於沒有受陷電荷的例子，基板與靜電夾盤之間的附著力也下降地較慢。

VR_gap-trapped 時變電壓曲線230描述當施加電壓於靜電夾盤時，橫跨間隙受陷電阻體的電位之改變。此電位可以用來解釋，當改變控制偏壓時，受陷電荷電容體的充電與放電。電位VR_gap-trapped 也是引人關注的，因為其與晶圓_靜電夾盤界面處的靜電狀態有關，並且對晶圓夾持及釋放程序有重大影響。檢視曲線230，其顯示在大約兩秒的時候，電位VR_gap-trapped 快速地增加，表示電容體C_trapped (亦即靜電夾盤受陷電荷)正在充電。從約兩秒到約20秒，電位VR_gap-trapped 減小到幾乎為零，表示電容體C_trapped 在這段期間內幾乎完全充電。在約20秒時，控制偏壓被移除，電位VR_gap-trapped 變成負值，表示電容體C_trapped 正在放電。在大約40到50秒時，電位VR_gap-trapped 幾乎為零，表示電容體C_trapped (亦即靜電夾盤受陷電荷)幾乎被釋放。

關於圖3，其包括一例示性靜電夾盤次系統300，靜電夾盤次系統300具有次系統基線電路部310、及次系統修正電路部320。次系統修正電路部320包括修正受陷電荷RC模型330，其描繪出本發明的第二實施例。靜電夾盤次系統300的元件，與圖1中具有相同名稱的元件在功能上是類似的。此外，除了構成修正受陷電荷RC模型330的元件之外，對於與電有關的值，靜電夾盤次系統300的元件與第一例示性實施例的值是類似的。在第二例示性實施例中，與R_gap-trapped 有關的電阻是500百萬歐姆，此為第一例示性實施例中所採用的100百萬歐姆的值之5倍。這個較大的電阻代表著縮小靜電夾盤之受陷電荷面積(例如藉由減少夾盤的大小成為先前面積的五分之一)、且因此減少了夾盤與基板之間的接觸點之數目的預期效應。如果可獲得適當的材料數據，利用夾盤的幾何形狀之改變來改變C_trapped 的值也是可能的。

電阻體R_grain (其出現在圖1的受陷電荷RC模型130中)並未包含在修正受陷電荷RC模型330中。電阻體R_grain 的排除係模型化晶粒電阻可忽略的靜電夾盤之電特性。熟悉此技藝者應了解，對於這種情況，將電阻體R_grain 排除在修正受陷電荷RC模型330之外的另一個方法，是將R_grain 的電阻值設定為一個足夠小的值，以使其效應可以被忽略，例如將其設定為千分之一歐姆。還有一個方法是將電阻體R_grain 保留在所有的模擬中，並且選擇R_grain 的值，以使R_grain 的值適合被模型化的物理條件，例如，估計所預期的高低極限。

如上所述，藉由將靜電夾盤次系統300的修正元件值納入電路模擬器、並且再執行模擬，對於第二例示性實施例，電路中的電壓及電流值與時間之間的函數關係可以被確定。

參考圖4，電路模擬結果的圖示包括修正受陷電荷電壓對時間的關係圖400，圖400包括修正受陷電荷VC_{gap_base} 時變電壓曲線410、修正受陷電荷VC_gap 時變電壓曲線420、以及修正受陷電荷VR_gap-trapped 時變電壓曲線430。

修正受陷電荷VC_{gap_base} 時變電壓曲線410係表示橫跨電容體C_{gap_base} 所產生的電壓，亦即，當沒有任何電荷受陷在夾盤本身之中時，基板與靜電夾盤之間的電壓。檢視該曲線並且與VC_{gap_base} 時變電壓曲線210比較，顯示出這兩個結果是差不多的。這是預期中的，因為這兩者是與代表著沒有任何受陷電荷的影響之靜電夾盤的操作之等效等路部分有關。

修正受陷電荷VC_gap 時變電壓曲線420係表示橫跨電容體C_gap 所產生的電壓，其又代表著當納入靜電夾盤中的修正受陷電荷之影響時的基板與靜電夾盤之間的電位。比較曲線420及曲線220，顯示出靜電夾盤受陷電荷的修正如何改變靜電夾盤的效能。與第一實施例的受陷電荷例子(以曲線220表示)來比較，修正受陷電荷例子的曲線420之電壓上升較快。此顯示出，當靜電夾盤模型中的受陷電荷減少時，附著力的增加較快速。在從約2秒到約20秒的期間中，VC_gap 時變電壓曲線420所指出的電壓與修正受陷電荷VC_{gap_base} 時變電壓曲線410非常接近。在大約20秒的時候，控制偏壓被移除，修正受陷電荷VC_gap 時變電壓曲線420下降。曲線410與420的比較顯示，減少受陷電荷的例子更接近於沒有受陷電荷的靜電夾盤之狀態。因此，在具有修正受陷電荷的例子中，基板與靜電夾盤之間的附著力也下降得較快。

修正受陷電荷VR_gap-trapped 時變電壓曲線430描述當施加電壓於靜電夾盤時，橫跨間隙受陷電阻體的電位之改變。檢視曲線430，其顯示在大約兩秒的時候，電位VR_gap-trapped 快速地增加(因為控制偏壓的施加)，表示電容體C_trapped (亦即靜電夾盤受陷電荷)正在充電。從約兩秒到約20秒，電位VR_gap-trapped 減小，但大致上保持在零之上，表示在這段期間內電容體C_trapped 持續在充電。在約20秒時，控制偏壓被移除，電位VR_gap-trapped 變成負值，表示電容體C_trapped 正在放電。在大約40到50秒時，電位VR_gap-trapped 顯然是負的，表示電容體C_trapped (亦即靜電夾盤受陷電荷)持續在放電。因此，曲線430指出，由於此增加的電阻(其與靜電夾盤面積的減少有關)，所以在控制偏壓電位的改變之後，夾盤中的受陷電荷達到平衡的速率將變慢。這個資訊可以有助益地被應用在靜電夾盤設計的修正。

例如，如果希望使夾盤能夠快速地回應控制偏壓的改變，可以增加夾盤的面積以減少R_gap-trapped 。另外，如果希望在移除控制偏壓之後，能夠保持附著越久越好，可以減少靜電夾盤面積，因此增加了R_gap-trapped 。熟悉此技藝者應了解，為了控制靜電夾盤效能的各種態樣，也可以納入與其它物理參數有關的效應，例如介電常數及晶粒大小。

在上述說明書中，已參考特定的實施例對本發明加以說明。然而，對於熟悉此技藝者而言，在不偏離如附加的申請專利範圍所提出之本發明的精神及範圍之情況下，可以有許多不同的修飾及改變。例如，雖然本發明的方法主要是參考靜電夾盤的電特性之模擬而加以描述，熟悉此技藝者應了解，本發明也可以利用真實的電路加以實施，且包含在本發明中的原理可以有助益地被應用在實際靜電夾盤的設計及操作。例如，在實際實施採用本發明的原理之靜電夾盤時，可以使用移動式的電極，以在使用在模擬中的時變電壓電源之處，將控制偏壓施加於基板。

100．．．靜電夾盤系統

110．．．基線電路部

120．．．修正電路部

130．．．受陷電荷RC模型

200．．．電壓對時間的關係圖

210,220,230．．．時變電壓曲線

300．．．靜電夾盤次系統

310．．．次系統基線電路部

320．．．次系統修正電路部

330．．．修正受陷電荷RC模型

400．．．電壓對時間的關係圖

410,420,430．．．時變電壓曲線

R_{wafer_base} ,R_{SiO2_base} ,R_{gap_bas} ,R_{esc_base} ,R_cable-pos ,R_filter-pos ,R1．．．電阻體

R_wafer ,R_SiO2 ,R_gap ,R_esc ,R_cable-neg ,R_{filter_neg} ,R_gap-trapped ,R_grain ,R2．．．電阻體

R_pole-pole ,R_sheath ,R_bias ,R4．．．電阻體

C_{SiO2_base} ,C_{gap_base} ,C_{esc_base} ,C2,C4．．．電容體

C_SiO2 ,C_gap ,C_esc ,C_trapped ,C1,C3,C5．．．電容體

Center_Tap．．．電路節點

GND．．．接地

HV+,HV-．．．電路節點

Pos_Pole,Neg_Pole．．．電路節點

V1,V2,V_plasmabias ,V_bias ,V_fall ,V_Drive ．．．電壓電源

VC_{gap_base} ,VC_gap ,VR_gap-trapped ．．．時變電壓

圖1係例示性靜電夾盤系統的電路示意圖，用來模型化半導體處理設備中的靜電夾盤之效能。

圖2係例示性靜電夾盤系統之模擬的電壓一時間關係圖。

圖3係靜電夾盤次系統的電路示意圖，用來模型化縮小的電荷受陷面積。

圖4係具有縮小電荷受陷面積的靜電夾盤系統之模擬的電壓一時間關係圖。

100．．．靜電夾盤系統

110．．．基線電路部

120．．．修正電路部

130．．．受陷電荷RC模型

R_{wafer_base} ,R_{SiO2_base} ,R_{gap_bas} ,R_{esc_base} ,R_cable-pos ,R_filter-pos ,R1．．．電阻體

R_wafer ,R_SiO2 ,R_gap ,R_esc ,R_cable-neg ,R_{filter_neg} ,R_gap-trapped ,R_grain ,R2．．．電阻體

R_pole-pole ,R_sheath ,R_bias ,R4．．．電阻體

C_{SiO2_base} ,C_{gap_base} ,C_{esc_base} ,C2,C4．．．電容體

C_SiO2 ,C_gap ,C_esc ,C_trapped ,C1,C3,C5．．．電容體

Center_Tap．．．電路節點

GND．．．接地

HV+,HV-．．．電路節點

Pos_Pole,Neg_Pole．．．電路節點

V1,V2,V_plasmabias ,V_bias ,V_fall ,V_Drive ．．．電壓電源

Claims (17)

1. 一種靜電夾盤中的受陷電荷之影響的模擬方法，其使用一電路模擬器以模擬該靜電夾盤中的受陷電荷對於靜電夾盤效能的影響，該方法包括下列步驟：藉由將一受陷電荷電容體耦合至一間隙受陷電阻體及一晶粒電阻體，以產生一受陷電荷電模型；為該受陷電荷電容體選擇一電容值C_trapped ；為該間隙受陷電阻體選擇一電阻值R_gap-trapped ；為該晶粒電阻體選擇一電阻值R_grain ；產生一靜電夾盤模擬電路，其係藉由將一基板-夾盤界面間隙電容體耦合至一基板-夾盤界面間隙電阻體、一基板電阻體、至少一電線電阻體、及複數電壓電源而達成；建構該複數電壓電源其中至少一者，以提供一時變電壓；將該受陷電荷電模型耦合至該靜電夾盤模擬電路；及在該電路模擬器中執行一第一模擬，以決定在該靜電夾盤模擬電路中的複數電路節點內的時變電壓及電流響應。
2. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，其中，該藉由將一受陷電荷電容體耦合至一間隙受陷電阻體及一晶粒電阻體，以產生一受陷電荷電模型的步驟，係藉由如下方式執行：將該間隙受陷電阻體的一端連接到該受陷電荷電容體的一第一端，並進一步將該晶粒電阻體的一端連接至該受陷電荷電容體的一第二端。
3. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，更包括：選擇性地改變與複數靜電夾盤物理參數有關的該電容值C_trapped 、該電阻值R_gap-trapped 及該電阻值R_grain 其中任何一者，接著執行一第二模擬以決定該時變電壓及電流響應的改變。
4. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，更包括：為該基板-夾盤界面間隙電容體選擇一電容值C_gap ；為該基板-夾盤界面間隙電阻體選擇一電阻值R_gap ；為該基板電阻體選擇一電阻值R_wafer ；及為至少一電線電阻體選擇一電阻值R_cable 。
5. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，更包括：建構該複數電壓電源其中一者，以提供模擬一電漿電位的一偏壓電壓；及將一護套電阻體與該電壓電源串聯，該電壓電源係用來提供模擬一電漿電位的一偏壓電壓。
6. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，其中，該選擇一電容值C_trapped 的步驟使用大約等於50毫微法拉的電容；該選擇一電阻值R_grap-trappe d的步驟使用從大約100百萬歐姆到500百萬歐姆的一電阻範圍；及該選擇一電阻值R_grain 的步驟使用從大約0到200百萬歐姆的一電阻範圍。
7. 如申請專利範圍第1項之靜電夾盤中的受陷電荷之影響的模擬方法，更包括：將複數電阻體及電容體加入到該靜電夾盤模擬電路；為至少一加入電容體選擇一電容值C_gap ；為至少一加入電阻體選擇一電阻值R_gap ；為至少另一加入電阻體選擇一電阻值R_wafer ；及建構該複數加入電阻體及電容體，以便模擬沒有受陷電荷的一靜電夾盤。
8. 一種靜電夾盤系統中的受陷電荷對夾盤性能之影響的量測電路，用以量測一靜電夾盤系統中的受陷電荷對於夾盤效能的影響，該電路包括：一靜電夾盤電路部，包括：一基板-夾盤界面間隙電容C_gap ，耦合至一基板-夾盤界面間隙電阻R_gap 、一基板電阻R_wafer 、至少一電線電阻R_cable 及一受陷電荷電路部，該受陷電荷電路部具有一電容C_trapped 、一電阻R_gap-trapped 及一電阻R_grain ；及複數電壓電源，該複數電壓電源其中至少一者能夠依一時間函數改變一電壓輸出，該複數電壓電源耦合至該靜電夾盤電路部。
9. 如申請專利範圍第8項之靜電夾盤系統中的受陷電荷對夾盤性能之影響的量測電路，其中該受陷電荷電路部更包括連接至該電阻R_gap-trapped 的一端之該電容C_trapped 的一第一端、以及連接至該電阻R_grain 的一端之該電容C_trapped 的一第二端。
10. 如申請專利範圍第8項之靜電夾盤系統中的受陷電荷對夾盤性能之影響的量測電路，其中該受陷電荷電路部包括一靜電夾盤。
11. 如申請專利範圍第8項之靜電夾盤系統中的受陷電荷對夾盤性能之影響的量測電路，其中該靜電夾盤電路部包括置放在一靜電夾盤上的一基板。
12. 如申請專利範圍第8項之靜電夾盤系統中的受陷電荷對夾盤性能之影響的量測電路，其中該複數電壓電源其中至少一者進一步耦合至一電濾波器，用來使一電壓電源與射頻(RF)能量隔離。
13. 一種靜電夾盤的設計方法，該方法包括：使用一電阻電容受陷電荷模型，在一電路模擬器中建立用於該靜電夾盤的電特性之一電路模型；將該電路模型耦合至複數電壓電源；使用該電路模擬器模擬該電路模型，以決定在複數電路節點處的電壓電位，並且進一步決定在複數電路元件中的電流；因應該靜電夾盤的物理參數之改變而修正該電路模型；及使用該電路模擬器模擬該電路，以決定修正該電路模型所產生的改變。
14. 如申請專利範圍第13項之靜電夾盤的設計方法，其中該使用一電阻電容受陷電荷模型的步驟，係藉由將一電阻體R_gap-trapped 、一電容體C_trapped 及一電阻體R_grain 連接成一串列結構而完成。
15. 如申請專利範圍第13項之靜電夾盤的設計方法，其中因應該靜電夾盤的物理參數之改變而修正該電路模型之步驟，係藉由修正一間隙受陷電阻而完成。
16. 一種用來控制靜電夾盤的系統，包括：壓控電壓電源裝置，用來與一時變控制電壓成比例地提供一時變偏壓至該靜電夾盤，該時變偏壓用來根據來自一電荷受陷電路模型的模擬結果對基板-夾盤附著力加以控制；時變電壓裝置，用來提供該時變控制電壓；直流偏壓裝置，用來對該靜電夾盤施加一直流偏壓；及電線裝置，耦合該靜電夾盤、該壓控電壓電源裝置、該時變電壓電源裝置及該直流偏壓裝置。
17. 如申請專利範圍第16項之用來控制靜電夾盤的系統，更包括：濾波器裝置，用來使該壓控電壓電源裝置、該時變電壓電源裝置及該直流偏壓裝置其中任何一者與耦合至該靜電夾盤的射頻能量隔離；及附加電線裝置，將該濾波器裝置耦合至該電壓電源裝置。