JP2006113749A - 半導体設計用モデル及びこれを用いた半導体設計装置 - Google Patents
半導体設計用モデル及びこれを用いた半導体設計装置 Download PDFInfo
- Publication number
- JP2006113749A JP2006113749A JP2004299281A JP2004299281A JP2006113749A JP 2006113749 A JP2006113749 A JP 2006113749A JP 2004299281 A JP2004299281 A JP 2004299281A JP 2004299281 A JP2004299281 A JP 2004299281A JP 2006113749 A JP2006113749 A JP 2006113749A
- Authority
- JP
- Japan
- Prior art keywords
- electric field
- carrier
- circuit simulator
- circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 高電界領域におけるキャリアオーバシュートの効果を取り込める高精度キャリア移動度モデルを提供する。
【解決手段】 前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現する。
【選択図】 図６
【解決手段】 前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現する。
【選択図】 図６
Description
本発明は一般に半導体装置の設計に係り、特に電界効果トランジスタの電気的特性を計算機によってシミュレーションするシミュレータにおいて重要なキャリア移動度モデルに関する。
半導体装置の設計をトランジスタレベルで行う際には回路シミュレーションが不可欠であり、この技術の精度が回路設計の品質を左右する。また、最近では、開発の効率化を図るため、トランジスタ特性をシミュレートするデバイスシミュレータが使われている。
デバイスシミュレータによりトランジスタ特性をシミュレーションする上で重要になるのが、キャリアのドリフト速度とトランジスタ内部の電界の関係を表す移動度モデルである。
従来の移動度モデルでは、キャリアが走行する方向の電界Ｅが小さい場合には速度ｖdが電界に比例し、（ｖd＝μ0Ｅ)、電界がある一定以上になると飽和速度ｖsatで飽和するようなモデル式が使われている。
Yuhua Cheng, Mansun Chan, Kelvin Hui, Min-chie Jeng, Zhihong Liu, Jianhui Huang, Kai Chen, James Chen, Robert Tu, Ping K. Ko, Chenming Hu,’BSIM3v3 Manual’ Weidong Liu, Xiaodong Jin, Kanyu M. Cao, Chenming Hu Project Director: Professor Chenming Hu’BSIM4.0.0 電界効果トランジスタ Model _ User ’s Manual’. Xuemei (Jane) Xi, Mohan Dunga, Jin He, Weidong Liu, Kanyu M.Cao, Xiaodong Jin, Jeff J. Ou, Mansun Chan, Ali M. Niknejad, Chenming Hu ’BSIM4.3.0 電界効果トランジスタ Model _ User ’s Manual’. C.Jungemann, S.Yamaguchi, and Goto, ’Accurate Prediction of Hot-Carrier Effects for a Deep Sub- μm CMOS Technology Based on Inverse Modeling and Full Band Monte Carlo Device Simulation’, SISPAD96. C.Jungemann, S.Yamaguchi, and Goto, ’Efficient Full Band Monte Carlo Hot Carrier Simulation for Silicon Devices’, ESSDERC96. S.Takagi, M.Iwase and A.Toriumi, On the Universality of Inversion-layer Mobility in N- and P-channel 電界効果トランジスタ’s, IEDM, Technical Digest, pp.18, 1988
Yuhua Cheng, Mansun Chan, Kelvin Hui, Min-chie Jeng, Zhihong Liu, Jianhui Huang, Kai Chen, James Chen, Robert Tu, Ping K. Ko, Chenming Hu,’BSIM3v3 Manual’ Weidong Liu, Xiaodong Jin, Kanyu M. Cao, Chenming Hu Project Director: Professor Chenming Hu’BSIM4.0.0 電界効果トランジスタ Model _ User ’s Manual’. Xuemei (Jane) Xi, Mohan Dunga, Jin He, Weidong Liu, Kanyu M.Cao, Xiaodong Jin, Jeff J. Ou, Mansun Chan, Ali M. Niknejad, Chenming Hu ’BSIM4.3.0 電界効果トランジスタ Model _ User ’s Manual’. C.Jungemann, S.Yamaguchi, and Goto, ’Accurate Prediction of Hot-Carrier Effects for a Deep Sub- μm CMOS Technology Based on Inverse Modeling and Full Band Monte Carlo Device Simulation’, SISPAD96. C.Jungemann, S.Yamaguchi, and Goto, ’Efficient Full Band Monte Carlo Hot Carrier Simulation for Silicon Devices’, ESSDERC96. S.Takagi, M.Iwase and A.Toriumi, On the Universality of Inversion-layer Mobility in N- and P-channel 電界効果トランジスタ’s, IEDM, Technical Digest, pp.18, 1988
しかし、この従来のモデル式は、均質な固体中の定常キャリア流をシミュレートした場合には正しい結果を与えるが、最近の微細化された電界効果トランジスタにおけるドレイン端のように、電界が急激に変化する部分を含む系では、図１（Ａ），（Ｂ）に示すように速度オーバシュート現象により、キャリアの速度が飽和速度以上になる現象が生じ、この式を逸脱することが知られている。ただし図1（Ｂ）は図１（Ａ）の素子構造に対応しており、電界効果トランジスタのチャネル領域における横方向電界（左軸）と電子のドリフト速度分布（右軸）との関係を示している。
図１（Ａ）を参照するに、シリコン基板１１上には、チャネル領域１１Ｃ上にゲート絶縁膜１２を介してゲート電極１３が形成されており、前記シリコン基板１１中には前記チャネル領域１１Ｃの両側に、ソース拡散領域１１ａおよびドレイン拡散領域１１ｂが形成されている。
かかる構成の電界効果トランジスタでは、前記ソース拡散領域１１ａとドレイン拡散領域１１ｂとの間に駆動電圧を印加した場合、基板面に平行な方向の横電界Ｅがソース領域１１ａからドレイン領域１１ｂに向かって増大するが、その増加は直線的ではなく、前記ドレイン領域１１ｂに近づくにつれて急激に増大し、かつ前記ドレイン領域１１ｂ端部で急激に減少する。このような横電界分布は、前記チャネル領域１１Ｃ中のキャリアの速度分布の寄与をも含んでおり、一方、前記チャネル領域１１Ｃ中のキャリア分布は、前記横電界Ｅ分布により決定される。
図１（Ｂ）よりわかるように、前記チャネル領域１１Ｃのうち、前記ドレイン領域１１ｂに近い側ではキャリア速度は飽和速度を大きく超えており、オーバーシュートを生じている。
このような速度オーバシュートなど、いわゆるキャリアの非定常輸送効果については従来、デバイスシミュレーションの分野では、従来のポアソン方程式と電流連続式を連立して解くドリフトディフュージョンモデルに、素子内部のキャリアのエネルギ分布に関するバランス方程式を追加して解く、ハイドロダイナミックモデルを使ったプローチが取られてきている。
しかし、この方法では、計算のターンアラウンドタイムが数倍に増えてしまう問題があり、さらにフィッティングパラメータを含むため、必ずしも十分な解決を得たとはいえない。
一方、このような電界効果トランジスタを多数含む半導体集積回路、特に大規模集積回路について回路シミュレーションを行う場合、解析的に電流方程式を解く必要があるが、このような非定常輸送効果を考慮して計算を行おうとすると莫大な計算時間を要し、このため従来より、十分な議論はなされていない。
例えば業界標準として使われているシミュレーションモデルＢＳＩＭ３（非特許文献１）やＢＳＩＭ４（非特許文献２）では、非定常輸送効果が全く取り入れられていない。このため、飽和速度や移動度の値をチャネル長に応じて変えることで、モデル精度を補っているのが実情である。最新のモデル版であるＢＳＩＭ４．３（非特許文献３）では、初めて非定常輸送効果が議論されているが、これもチャネル長に応じて飽和速度が変ることを定式化しただけであり、電界効果トランジスタの物理的な実態に必ずしも沿ったものにはなっていない。
本発明は、一の観点において、電界効果トランジスタ中におけるキャリアの移動度モデルを含む、かかる電界効果トランジスタを含む半導体集積回路装置の回路シミュレータであって、前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレータ、およびかかる回路シミュレータを使って回路シミュレーションを行う工程を含む半導体装置の製造方法および設計方法を提供する。
本発明によれば、簡単なキャリア移動モデルにより、電界効果トランジスタ中のキャリア輸送を、キャリアのオーバシュートなどの非定常輸送効果をも含めて正確にシミュレートすることが可能となり、半導体集積回路装置の設計あるいは製造の際の回路シミュレーションの精度を、莫大な計算機資源を投入する必要なく、簡単に向上させることが可能になる。
［第１実施例］
前述のように非定常輸送効果を数値シミュレーション技術に取り込むことが難しいのは、一般論としてキャリアのドリフト速度と電界の関係が一定の関係で表せないことに起因している。逆に言うと、非定常輸送効果が働く系においても、ドリフト速度と電界の間に一定の関係があることを見出すことができれば前述の課題は解決されることになる。
前述のように非定常輸送効果を数値シミュレーション技術に取り込むことが難しいのは、一般論としてキャリアのドリフト速度と電界の関係が一定の関係で表せないことに起因している。逆に言うと、非定常輸送効果が働く系においても、ドリフト速度と電界の間に一定の関係があることを見出すことができれば前述の課題は解決されることになる。
本発明の発明者は、電界効果トランジスタが微細化される場合、縦方向と横方向の構造と電源電圧がほぼ比例する形でスケーリングされることに着目し、さらにチャネル部での電界の分布はソース端からチャネル中央部までは比較的小さく、ドレイン端で急激に大きくなる特徴に着目し、チャネル領域におけるキャリアのドリフト速度と電界の関係に一定の関係が存在することを予測した。
この予測に基づき、本発明の発明者は様々なＭＯＳトランジスタについて、モンテカルロ法によるデバイスシミュレーションを行い、チャネル内のキャリア速度分布を詳細に調べた。モンテカルロシミュレーションは、トランジスタ内部の個々のキャリアが固体中の物理法則に従って動くさまをシミュレーションするもので、計算量は莫大であるが、物理的な本質を調べるのには適した手法であると考えられる（非特許文献４，５を参照）。
図２は最近のＣＭＯＳテクノロジの３つの世代（０．１８μm、０．１３μm、９０nm） の典型的なＭＯＳトランジスタ構造について、チャネル領域におけるキャリア速度分布をモンテカルロシミュレーションにて、Ｖds＝Ｖgs＝Ｖddの電圧条件下で計算した結果を示す。
図２を参照するに、各図は図１（Ａ）と同様なＭＯＳトランジスタ断面に対応しており、上段の図は、ソース領域１１ａ、チャネル領域１１Ｃおよびドレイン領域１１ｂ中における不純物濃度分布とポテンシャル分布を、下段の図は、横電界Ｅの分布およびキャリア速度分布を示している。また図２より、各種物理量の値は異なるものの、いずれの量の分布とも、少なくともスケーリング則が満足されている限り、テクノロジ世代に拠らず、かなり類似しているのがわかる。
図３は、図２の結果をもとに、チャネル内の各点における横方向電界を横軸にドリフト速度を縦軸にプロットして示す図である。
図３を参照するに、横方向電界とドリフト速度の関係は、テクノロジ世代に拠らず、一つのカーブ上に乗ることが確認できる。しかも電界効果トランジスタ のチャネル内の飽和速度０．９〜１×１０7ｃｍ／ｓ以上においても電界にほぼ比例しながら速度が増えていることが判る。
図２，３は、Ｖds＝Ｖgs＝Ｖddの電圧条件下における結果であったが、次に電圧条件を様々に変化させた場合について、チャネル領域中の横電界Ｅと速度ｖとの関係を検討する。
図４（Ａ）は、Ｖdsを様々に変化させた場合の横電界Eとドリフト速度ｖとの関係を、また図４（Ｂ）は、Ｖｇを様々に変化させた場合の横電界Ｅとドリフト速度ｖとの関係を示す。
図４（Ａ）よりわかるように、ＭＯＳトランジスタ中における横電界とドリフト速度の関係は、少なくともスケーリング則が満たされている限り、ドレイン電圧には依存しないことが判る。図４（Ａ）における電圧変化は、電界効果トランジスタ動作の線形領域から飽和領域までをカバーしている。
これに対し、図４（Ｂ）のゲート電圧を変化させた例では、横電界とドリフト速度の関係が、ゲート電圧に依存して変化することがわかる。
一般に電界効果トランジスタでは、低電界移動度はチャネル方向に対して垂直な方向の実効電界に依存することが知られている。これはゲート電極に印加された大きなゲート電圧により、キャリアがチャネル領域を構成するシリコン表面とゲート絶縁膜との界面近傍を走行するようになり、前記界面の影響を受けて移動度が低下する現象に対応している。
図４（Ｂ）の結果は、かかる低電界移動度における実効垂直電界依存性が現れた結果であると考えられるが、高電界側の、飽和速度以上の領域での移動度にも、図４（Ｂ）の横電界ドリフト速度の関係を見ると、低電界での垂直電界の効果が生じていることがわかる。
図５は、同一テクノロジによるトランジスタでチャネル長が異なる場合の横電界Ｅとドリフト速度ｖとの関係を示す。ただし図５は、０．１３μmテクノロジ世代相当のプロセスで作ったトランジスタにおいて、チャネル長を変化させてモンテカルロシミュレーションを行った結果をまとめて示している。
図５を参照するに、横電界Ｅとドリフト速度ｖの関係は、先の図４（Ｂ）の場合と同様の傾向を示すのがわかる。
これは、今回評価した電界効果トランジスタにおいては、実効垂直電界が、チャネル長が長いほど小さくなっている効果を反映した結果であると考えられる。
従来、非定常輸送効果はチャネル長の短いトランジスタにのみ起こる現象と認識されていたが、長チャネルトランジスタにおいても速度オーバシュートが起きていることに注目すべきである。
以上のモンテカルロシミュレーションによる解析結果をまとめると次のようになる。
少なくとも通常の技術トレンド、すなわち現在のロードマップに沿ってスケーリングされた電界効果トランジスタにおいては、キャリアのドリフト速度とチャネル内部の横方向電界との間には一定の関係が存在し、このような関係では、低電界側では横電界とドリフト速度とが第１の傾きを有する第１の直線に漸近し、キャリア速度が飽和速度を超えるような高電界側では、横電界とドリフト速度とが、前記第１の傾きとは異なる第２の傾きを有する第２の直線に漸近する特徴が存在する。また、この傾き、即ち移動度は、ゲート電圧或いは実効垂直電界には依存するが、チャネル長には依存しない特徴が存在する。
そこで、本発明の発明者は、電界効果トランジスタのチャネル領域中における横電界とドリフト速度との関係を表す関係式として、実効垂直電界に依存する低電界移動度をμeff として、低電界側では関係式ｖd＝μeffＥに対応した第１の直線に沿い、高電界側ではｖd＝αμeffＥ ＋γという直線に沿う関数形
を導出し、この関数形を使って、非定常効果を包含する移動度モデル式を定式化した。
ただし上記数式２において、パラメータα，β，γは、前記モンテカルロシミュレーションの結果を再現するように決定されたフィッティングパラメータである。また前記低電界移動度μeffは、電界効果トランジスタの反転層の実効垂直電界Ｅzや、ゲート・ソース間の電圧Ｖgsおよび基板・ソース間の電圧Ｖbsに依存する関係式として、様々な関数で表現することができる。
例えば前記パラメータα，β，γを、α＝０．２２，β＝６，γ＝７．２×１０6とすることで、図6 に示すように、前記チャネル内でのキャリアのドリフト速度ｖを横電界Ｅの関数として、十分な精度で表現できる。特に前記パラメータαが０．１〜０．４の範囲において、上記数式２は、モンテカルロシミュレーションの結果を充分な精度で再現することができる。
図６を参照するに、上記移動度モデルを使うことにより、上記モンテカルロシミュレーションの結果が、キャリアオーバーシュートが生じるような高電界領域を含め、様々なゲート電圧Ｖｇについて再現されているのがわかる。
これに対し、図６中に示した従来の移動度モデル、すなわちドリフト速度が高電界側で飽和速度に漸近するモデルでは、関数形
が使われるが、この場合、高電界側では実際のドリフト速度とは大きく異なる結果が得られているのがわかる。
このように、本発明によれば、電界効果トランジスタの移動度モデルを、高電界領域におけるオーバシュート現象をも含め、横電界Ｅの関数として簡単な式で表現でき、高電界が発生しやすい超微細化・超高速半導体装置の回路設計を、高い精度で、しかもコンピュータ資源を多用することなく、実行することが可能になる。
また本実施例では前記数式において低電界移動度μeffを定数μ0と近似することもできる。この場合、キャリアドリフト速度ｖは、前記定数μ0を用いて式
で与えられるが、この式は低電界領域では式ｖｄ＝μ0Ｅで近似され、高電界領域では式ｖｄ＝αμ0Ｅ（α＜１）で近似することができる。
さらに前記式４において、前記移動度μeffは、ゲート・ソース間の電圧Ｖgsおよび基板・ソース間の電圧Ｖbsの関数として、様々な関数で表現することができる。
［第２実施例］
図７は、先の実施例による移動度モデルを使った回路シミュレータを使った半導体装置あるいは半導体集積回路装置の製造工程を示す。
［第２実施例］
図７は、先の実施例による移動度モデルを使った回路シミュレータを使った半導体装置あるいは半導体集積回路装置の製造工程を示す。
図７を参照するに、最初にステップ１において所望の半導体装置の仕様が決定され、機能設計・論理設計を経て前記所望の半導体装置の仕様がネットリストとして回路シミュレータに提供される。
前記回路シミュレータは、ステップ２において前記移動度モデルを使い、実効的な低電界移動度μeffを、各々の電界効果トランスデューサのゲート・ソース間の電圧Ｖgs及び基板・ソース間の電圧Ｖbsの関数として表現し、かかる移動度モデルを用い、数値解法的にポアソン方程式と電流連続の式を連立して解くドリフト・ディフュージョン型のデバイスシミュレーションを行う。すなわち、前記回路シミュレータは、前記移動度モデルを解析的に電流方程式に組み込んだ電界効果トランジスタの電流モデルを含んでいる。
さらに前記回路シミュレーションの結果に基づいてステップ３において半導体装置のレイアウトが行われ、必要に応じてステップ２に戻ってレイアウトを修正した後、ステップ４において半導体装置の製造が行われる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
電界効果トランジスタ中におけるキャリアの移動度モデルを含む、電界効果トランジスタを含む半導体集積回路装置の回路シミュレータであって、
前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレータ。
電界効果トランジスタ中におけるキャリアの移動度モデルを含む、電界効果トランジスタを含む半導体集積回路装置の回路シミュレータであって、
前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレータ。
（付記２）
付記１記載の回路シミュレータにおいて、前記第１の比例係数μ0と前記第２の比例係数αμ0との間には、μ0＞αμ0の関係が成立することを特徴とする回路シミュレータ。
付記１記載の回路シミュレータにおいて、前記第１の比例係数μ0と前記第２の比例係数αμ0との間には、μ0＞αμ0の関係が成立することを特徴とする回路シミュレータ。
（付記３）
付記２記載の回路シミュレータにおいて、前記ドリフト速度の前記電界に対する傾きは、空間的に均一で且つ時間的に定常な条件下で規定されるキャリアの飽和速度ｖsatの近傍で、μ0からαμ0に遷移することを特徴とする回路シミュレータ。
付記２記載の回路シミュレータにおいて、前記ドリフト速度の前記電界に対する傾きは、空間的に均一で且つ時間的に定常な条件下で規定されるキャリアの飽和速度ｖsatの近傍で、μ0からαμ0に遷移することを特徴とする回路シミュレータ。
（付記４）
付記３記載の回路シミュレータにおいて、電界の大きさをＥとし、さらに2つのフィッティング係数βとγを用いて、前記ドリフト速度を
付記３記載の回路シミュレータにおいて、電界の大きさをＥとし、さらに2つのフィッティング係数βとγを用いて、前記ドリフト速度を
で表したことを特徴とする回路シミュレータ。
（付記５）
付記４記載の回路シミュレータにおいて、前記比例係数αの値が０．１〜０．４の範囲で与えられることを特徴とする回路シミュレータ。
付記４記載の回路シミュレータにおいて、前記比例係数αの値が０．１〜０．４の範囲で与えられることを特徴とする回路シミュレータ。
（付記６）
付記４または５記載の回路シミュレータにおいて、前記低電界領域では前記移動度μ0として、前記チャネル領域における反転層の実効的な低電界移動度μeffを使うことを特徴とする回路シミュレータ。
付記４または５記載の回路シミュレータにおいて、前記低電界領域では前記移動度μ0として、前記チャネル領域における反転層の実効的な低電界移動度μeffを使うことを特徴とする回路シミュレータ。
（付記７）
付記１〜６において、前記回路シミュレータは、前記移動度モデルを用い、数値解法的にポアソン方程式と電流連続の式を連立して解くドリフト・ディフュージョン型のデバイスシミュレータを含むことを特徴とする回路シミュレータ。
付記１〜６において、前記回路シミュレータは、前記移動度モデルを用い、数値解法的にポアソン方程式と電流連続の式を連立して解くドリフト・ディフュージョン型のデバイスシミュレータを含むことを特徴とする回路シミュレータ。
（付記８）
付記１〜６において、前記回路シミュレータは、前記移動度モデルを解析的に電流方程式に組み込んだ電界効果トランジスタの電流モデルを組み込んだことを特徴とする回路シミュレータ。
付記１〜６において、前記回路シミュレータは、前記移動度モデルを解析的に電流方程式に組み込んだ電界効果トランジスタの電流モデルを組み込んだことを特徴とする回路シミュレータ。
（付記９）
付記１〜８のうち、いずれか一項記載の回路シミュレータを使って回路シミュレーションを行う工程を含むことを特徴とする半導体装置の製造方法。
付記１〜８のうち、いずれか一項記載の回路シミュレータを使って回路シミュレーションを行う工程を含むことを特徴とする半導体装置の製造方法。
（付記１０）
付記１〜８のうち、いずれか一項記載の回路シミュレータを使って回路シミュレーションを行う工程を含むことを特徴とする半導体装置の設計方法。
付記１〜８のうち、いずれか一項記載の回路シミュレータを使って回路シミュレーションを行う工程を含むことを特徴とする半導体装置の設計方法。
（付記１１）
電界効果トランジスタ中におけるキャリアの移動度モデルを含む、電界効果トランジスタを含む半導体集積回路装置の回路シミュレーションプログラムであって、
前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレーションプログラム。
電界効果トランジスタ中におけるキャリアの移動度モデルを含む、電界効果トランジスタを含む半導体集積回路装置の回路シミュレーションプログラムであって、
前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレーションプログラム。
（付記１２）
付記１１記載の回路シミュレーションプログラムにおいて、前記第１の比例係数μ0と前記第２の比例係数αμ0との間には、μ0＞αμ0の関係が成立することを特徴とする回路シミュレーションプログラム。
付記１１記載の回路シミュレーションプログラムにおいて、前記第１の比例係数μ0と前記第２の比例係数αμ0との間には、μ0＞αμ0の関係が成立することを特徴とする回路シミュレーションプログラム。
（付記１３）
付記１２記載の回路シミュレーションプログラムにおいて、前記ドリフト速度の前記電界に対する傾きは、空間的に均一で且つ時間的に定常な条件下で規定されるキャリアの飽和速度ｖsatの近傍で、μ0からαμ0に遷移することを特徴とする回路シミュレーションプログラム。
付記１２記載の回路シミュレーションプログラムにおいて、前記ドリフト速度の前記電界に対する傾きは、空間的に均一で且つ時間的に定常な条件下で規定されるキャリアの飽和速度ｖsatの近傍で、μ0からαμ0に遷移することを特徴とする回路シミュレーションプログラム。
（付記１４）
付記１３記載の回路シミュレーションプログラムにおいて、電界の大きさをＥとし、さらに2つのフィッティング係数βとγを用いて、前記ドリフト速度を
付記１３記載の回路シミュレーションプログラムにおいて、電界の大きさをＥとし、さらに2つのフィッティング係数βとγを用いて、前記ドリフト速度を
で表したことを特徴とする回路シミュレーションプログラム。
（付記１５）
付記１４記載の回路シミュレーションプログラムにおいて、前記比例係数αの値が０．１〜０．４の範囲で与えられることを特徴とする回路シミュレーションプログラム。
付記１４記載の回路シミュレーションプログラムにおいて、前記比例係数αの値が０．１〜０．４の範囲で与えられることを特徴とする回路シミュレーションプログラム。
（付記１６）
付記１４または１５記載の回路シミュレーションプログラムにおいて、前記低電界領域では前記移動度μ0として、前記チャネル領域における実効的な低電界移動度μeffを使うことを特徴とする回路シミュレーションプログラム。
付記１４または１５記載の回路シミュレーションプログラムにおいて、前記低電界領域では前記移動度μ0として、前記チャネル領域における実効的な低電界移動度μeffを使うことを特徴とする回路シミュレーションプログラム。
（付記１７）
付記１１〜１６において、前記回路シミュレーションプログラムは、前記移動度モデルを用い、数値解法的にポアソン方程式と電流連続の式を連立して解くドリフト・ディフュージョン型のデバイスシミュレータを含むことを特徴とする回路シミュレーションプログラム。
付記１１〜１６において、前記回路シミュレーションプログラムは、前記移動度モデルを用い、数値解法的にポアソン方程式と電流連続の式を連立して解くドリフト・ディフュージョン型のデバイスシミュレータを含むことを特徴とする回路シミュレーションプログラム。
（付記１８）
付記１１〜１６において、前記回路シミュレーションプログラムは、前記移動度モデルを解析的に電流方程式に組み込んだ電界効果トランジスタの電流モデルを組み込んだことを特徴とする回路シミュレーションプログラム。
付記１１〜１６において、前記回路シミュレーションプログラムは、前記移動度モデルを解析的に電流方程式に組み込んだ電界効果トランジスタの電流モデルを組み込んだことを特徴とする回路シミュレーションプログラム。
１１ 基板
１１Ａ チャネル領域
１１ａ，１１ｂ 拡散領域
１２ ゲート絶縁膜
１３ ゲート電極
１１Ａ チャネル領域
１１ａ，１１ｂ 拡散領域
１２ ゲート絶縁膜
１３ ゲート電極
Claims (5)
- 電界効果トランジスタ中におけるキャリアの移動度モデルを含む、電界効果トランジスタを含む半導体集積回路装置の回路シミュレータであって、
前記キャリア移動度モデルは、半導体装置のチャネル領域中におけるキャリアのドリフト速度と電界の関係を、低電界領域では第１の比例係数で電界に比例し、高電界領域では前記第１の比例係数とは異なる第２の比例係数で電界に比例するように表現することを特徴とする回路シミュレータ。 - 請求項１記載の回路シミュレータにおいて、前記第１の比例係数μ0と前記第２の比例係数αμ0との間には、μ0＞αμ0の関係が成立することを特徴とする回路シミュレータ。
- 請求項２記載の回路シミュレータにおいて、前記ドリフト速度の前記電界に対する傾きは、空間的に均一で且つ時間的に定常な条件下で規定されるキャリアの飽和速度ｖsatの近傍で、μ0からαμ0に遷移することを特徴とする回路シミュレータ。
- 請求項３記載の回路シミュレータにおいて、電界の大きさをＥとし、さらに2つのフィッティング係数βとγを用いて、前記ドリフト速度を
で表したことを特徴とする回路シミュレータ。 - 請求項４記載の回路シミュレータにおいて、前記比例係数αの値が０．１〜０．４の範囲で与えられることを特徴とする回路シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004299281A JP2006113749A (ja) | 2004-10-13 | 2004-10-13 | 半導体設計用モデル及びこれを用いた半導体設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004299281A JP2006113749A (ja) | 2004-10-13 | 2004-10-13 | 半導体設計用モデル及びこれを用いた半導体設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006113749A true JP2006113749A (ja) | 2006-04-27 |
Family
ID=36382230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004299281A Pending JP2006113749A (ja) | 2004-10-13 | 2004-10-13 | 半導体設計用モデル及びこれを用いた半導体設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006113749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092445A (ja) * | 2008-10-07 | 2010-04-22 | Advance Soft Kk | 半導体デバイスシミュレーションプログラム |
| CN117355024A (zh) * | 2023-09-15 | 2024-01-05 | 北京核力同创科技有限公司 | 一种用于回旋加速器中心区电场的计算方法 |
-
2004
- 2004-10-13 JP JP2004299281A patent/JP2006113749A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092445A (ja) * | 2008-10-07 | 2010-04-22 | Advance Soft Kk | 半導体デバイスシミュレーションプログラム |
| CN117355024A (zh) * | 2023-09-15 | 2024-01-05 | 北京核力同创科技有限公司 | 一种用于回旋加速器中心区电场的计算方法 |
| CN117355024B (zh) * | 2023-09-15 | 2024-03-12 | 北京核力同创科技有限公司 | 一种用于回旋加速器中心区电场的计算方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8626480B2 (en) | Compact model for device/circuit/chip leakage current (IDDQ) calculation including process induced uplift factors | |
| Marani et al. | A simulation study of analogue and logic circuits with CNTFETs | |
| McAndrew | Practical modeling for circuit simulation | |
| US8954908B1 (en) | Fast monte carlo statistical analysis using threshold voltage modeling | |
| US10740525B2 (en) | Semiconductor device simulation | |
| JP2012048706A (ja) | モデルパラメーターと電気パラメーターとの間の写像の構成方法 | |
| Akturk et al. | Compact modeling of 0.35 μm SOI CMOS technology node for 4 K DC operation using Verilog-A | |
| Li et al. | A coupled-simulation-and-optimization approach to nanodevice fabrication with minimization of electrical characteristics fluctuation | |
| US8849643B2 (en) | Table-lookup-based models for yield analysis acceleration | |
| Mukhopadhyay et al. | Modeling and analysis of loading effect on leakage of nanoscaled bulk-CMOS logic circuits | |
| Chaudhuri et al. | Accurate leakage estimation for FinFET standard cells using the response surface methodology | |
| Ravipati et al. | Fn-cacti: Advanced cacti for finfet and nc-finfet technologies | |
| JP2010225056A (ja) | 半導体回路劣化シミュレーション方法およびコンピュータプログラム媒体 | |
| Lin et al. | Performance-aware corner model for design for manufacturing | |
| US8122406B2 (en) | Generating models for integrated circuits with sensitivity-based minimum change to existing models | |
| JP2006113749A (ja) | 半導体設計用モデル及びこれを用いた半導体設計装置 | |
| Jain et al. | An accurate structure generation and simulation of LER affected NWFET | |
| Dai et al. | Improving convergence and simulation time of quantum hydrodynamic simulation: Application to extraction of best 10-nm FinFET parameter values | |
| TWI824233B (zh) | 具有漏電流中的統計變化之動態隨機存取記憶體通路電晶體的設計 | |
| JP2005340340A (ja) | 半導体シミュレーション装置および半導体シミュレーション方法 | |
| Maneux et al. | Strategies for Characterization and Parameter Extraction of Vertical Junction-Less Nanowire FETs Dedicated to Design Technology Co-Optimization | |
| Wolfson et al. | 2-D Modeling of Dual-Gate MOSFET Devices Using Quintic Splines | |
| Nakayama et al. | A self-consistent non-quasi-static MOSFET model for circuit simulation based on transient carrier response | |
| US20240184964A1 (en) | Parameter calibration for simulation of a transistor design | |
| JP2005259777A (ja) | 半導体装置の信頼性シミュレーション方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070906 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091124 |