KR20220016788A - 게이트 올 어라운드 나노시트 i/o 디바이스에 대한 등각 산화 - Google Patents

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KR20220016788A
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forming
semiconductor material
semiconductor device
semiconductor
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명선 김
마이클 스톨피
벤자민 콜롬보
앤디 로
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

수평 게이트 올 어라운드 디바이스들 및 이를 제조하는 방법들이 설명된다. hGAA 디바이스들은 디바이스의 소스 영역들과 드레인 영역들 사이의 반도체 재료에 대한 산화 층을 포함한다. 이 방법은 전자 디바이스의 소스 영역들과 드레인 영역들 사이의 반도체 재료 층들의 라디칼 플라즈마 산화(RPO)를 포함한다.

Description

게이트 올 어라운드 나노시트 I/O 디바이스에 대한 등각 산화{CONFORMAL OXIDATION FOR GATE ALL AROUND NANOSHEET I/O DEVICE}
[0001] 본 개시내용의 실시예들은 일반적으로, 기판 피처들을 충전하기 위한 방법들에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 고품질 I/O 산화물들을 형성하기 위한 방법들에 관한 것이다.
[0002] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류 및 그에 따른 속도가 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 요구한다. 따라서 트랜지스터 크기와 속도 간의 절충이 존재하며, 최대 구동 전류 및 최소 크기를 갖는 트랜지스터의 상충하는 목표들을 해결하기 위해 "핀" 전계 효과 트랜지스터(finFET: fin field-effect transistor)들이 개발되었다. finFET들은 트랜지스터의 풋프린트를 상당히 증가시키지 않으면서 트랜지스터의 크기를 크게 증가시키는 핀 형상의 채널 영역을 특징으로 하며, 현재 많은 집적 회로들에 적용되고 있다. 그러나 finFET들은 이들 자체의 단점들을 갖는다.
[0003] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처 크기들이 계속 축소됨에 따라, 정전 결합을 개선하고 기생 커패시턴스 및 오프 상태 누설과 같은 부정적인 영향들을 감소시키도록 트랜지스터 디바이스 구조를 개선할 필요가 있다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, 핀 전계 효과 트랜지스터(FinFET) 구조 및 수평 게이트 올 어라운드(hGAA: horizontal gate all around) 구조를 포함한다. hGAA 디바이스 구조는, 적층 구성으로 서스펜딩(suspend)되며 소스/드레인 영역들에 의해 연결되는 여러 격자 정합 채널들을 포함한다. hGAA 구조는 양호한 정전 제어를 제공하며, CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에서의 광범위한 채택을 발견할 수 있다.
[0004] 종래의 I/O 산화물 프로세스들은, 불량한 품질의 자연 산화물을 즉시 재성장시키는 엑스 시튜(ex situ) 사전 세정, 낮은 밀도를 갖는 ALD 타입 산화물 증착, 나노시트-나노시트 간 공간을 선형적으로 감소시키는 증착, 제한적인 다운스트림 통합(즉, 다중 Vt), 및 ALD 막을 치밀화하기 위한 부가적인 후처리에 대한 필요성을 야기하며, 이는 비용 및 복잡성을 추가한다.
[0005] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법에 관한 것이다. 이 방법은, 자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전 세정하는 단계; 및 복수의 반도체 재료 층들 상에 산화물 층을 형성하는 단계를 포함한다.
[0006] 본 개시내용의 다른 실시예는 수평 게이트 올 어라운드 디바이스에 관한 것이다. 프로세싱 디바이스는: 소스 영역과 드레인 영역 사이의 복수의 수평 반도체 재료 층들을 둘러싸는 산화물 층을 포함한다.
[0007] 본 개시내용의 다른 실시예들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금: 자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전 세정하는 동작; 및 라디칼 플라즈마 산화를 사용하여 복수의 반도체 재료 층들 상에 산화물 층을 형성하는 동작을 수행하게 하는 명령들을 포함하는 비-일시적 컴퓨터 판독 가능 매체에 관한 것이다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도이다.
[0010] 도 2a - 도 2f는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도들을 예시한다.
[0011] 도 3a - 도 3g는 하나 이상의 실시예들에 따른 전자 디바이스의 단면도들을 예시한다.
[0012] 도 4는 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0013] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0014] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 의미할 수 있다고 당해 기술분야에서 통상의 지식을 가진 자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0015] 본 명세서에서 사용되는 "기판"은 제작 프로세스 중에 막 프로세싱이 수행되는 기판 상에 형성된 재료 표면 또는 임의의 기판을 의미한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화(또는 화학적 기능을 부여하도록 표적 화학 부분(moiety)들을 다른 식으로 생성 또는 접목), 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 처리하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 처리 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다. 주어진 기판 표면이 무엇을 포함하는지는 어떤 막들이 증착될지는 물론, 사용되는 특정 화학 물질에 좌우될 것이다.
[0016] 본 명세서 및 첨부된 청구항들에 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스 종을 의미하는 데 상호 교환 가능하게 사용된다.
[0017] 트랜지스터들은, 흔히 반도체 디바이스들 상에 형성되는 회로 컴포넌트들 또는 엘리먼트들이다. 회로 설계에 따라, 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들 또는 다른 엘리먼트들에 추가하여, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스 영역과 드레인 영역 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 영역 및 드레인 영역은 기판의 도핑된 영역을 포함하고, 특정 애플리케이션에 적합한 도핑 프로파일을 나타낸다. 게이트는 채널 영역 위에 포지셔닝되고, 기판에서 게이트 전극과 채널 영역 사이에 개재된 게이트 유전체를 포함한다.
[0018] 본 명세서에서 사용되는 바와 같이, "전계 효과 트랜지스터" 또는 "FET"이라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 의미한다. 강화 모드 전계 효과 트랜지스터들은 일반적으로 낮은 온도들에서 매우 높은 입력 임피던스를 보여준다. 드레인 단자와 소스 단자 사이의 전도성은 디바이스의 전기장에 의해 제어되며, 전기장은 디바이스의 바디와 게이트 사이의 전압 차에 의해 생성된다. FET의 3개의 단자들은 소스(S) ― 이를 통해 캐리어들이 채널에 진입함 ―; 드레인(D) ― 이를 통해 캐리어들이 채널을 벗어남 ―; 및 채널 전도성을 조절하는 단자인 게이트(G)이다. 종래에, 소스(S)에서 채널에 진입하는 전류는 IS로 지정되고, 드레인(D)에서 채널에 진입하는 전류는 ID로 지정된다. 드레인-소스 전압은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인에서 채널에 진입하는 전류(즉, ID)가 제어될 수 있다.
[0019] MOSFET(metal-oxide-semiconductor field-effect transistor)은 FET(field-effect transistor)의 한 타입이다. 이것은 절연 게이트를 가지며, 절연 게이트의 전압이 디바이스의 전도성을 결정한다. 인가된 전압의 양에 따라 전도성을 변화시키는 이러한 능력은 전자 신호들을 증폭시키거나 또는 스위칭하는 데 사용된다. MOSFET은 바디 전극과 바디 위에 위치된 게이트 전극 사이의 MOS(metal-oxide-semiconductor) 커패시턴스에 의한 전하 농도의 조절에 기반하며, 게이트 전극은 게이트 유전체 층에 의해 모든 다른 디바이스 영역들로부터 절연된다. MOS 커패시터와 비교하여, MOSFET은 2개의 추가 단자들(소스 및 드레인)을 포함하며, 이들 각각은 바디 영역에 의해 분리되는 개별적인 고농도로 도핑된 영역들에 연결된다. 이러한 영역들은 p형 또는 n형일 수 있지만, 이들은 둘 다 동일한 타입이고, 바디 영역과는 반대 타입이다. (바디와는 달리) 소스 및 드레인은 도핑의 타입 뒤에 "+" 부호로 나타낸 바와 같이 고농도로 도핑된다.
[0020] MOSFET이 n 채널 또는 nMOS FET이라면, 소스 및 드레인은 n+ 영역들이고 바디는 p 영역이다. MOSFET이 p 채널 또는 pMOS FET이라면, 소스 및 드레인은 p+ 영역들이고, 바디는 n 영역이다. 소스는 채널을 통해 유동하는 전하 캐리어들(n 채널의 경우 전자들, p 채널의 경우 정공(hole)들)의 소스이기 때문에 소스라고 명명되며; 유사하게, 드레인은 전하 캐리어들이 채널을 벗어나는 곳이다.
[0021] 본 명세서에서 사용되는 바와 같이, "핀 전계 효과 트랜지스터(FinFET)"라는 용어는, 게이트가 채널의 2개 또는 3개의 면들 상에 배치되어 이중 또는 삼중 게이트 구조를 형성하는, 기판 상에 구축된 MOSFET 트랜지스터를 의미한다. 채널 영역이 기판 상에 "핀"을 형성하기 때문에 FinFET 디바이스들은 일반적인 명칭인 FinFET들로 주어졌다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0022] 본 명세서에서 사용되는 바와 같이, "게이트 올 어라운드(GAA: gate all-around)"라는 용어는 전자 디바이스, 예컨대 트랜지스터를 의미하기 위해 사용되며, 여기서는 게이트 재료가 모든 면들에서 채널 영역을 둘러싼다. GAA 트랜지스터의 채널 영역은 나노와이어들 또는 나노슬래브(nano-slab)들, 바 형상의 채널들, 또는 당해 기술분야에서 통상의 지식을 가진 자에게 공지된 다른 적절한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 영역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가져, GAA 트랜지스터를 적층형 수평 게이트 올 어라운드(hGAA) 트랜지스터로 만든다.
[0023] 본 명세서에서 사용되는 바와 같이, "나노와이어"라는 용어는 대략 나노미터(10-9미터)의 직경을 갖는 나노구조를 의미한다. 나노와이어들은 또한, 길이 대 폭의 비가 1000보다 큰 것으로 정의될 수 있다. 대안으로, 나노와이어들은 수십 나노미터 이하로 제한되는 두께 또는 직경 및 제한되지 않은 길이를 갖는 구조들로서 정의될 수 있다. 나노와이어들은 트랜지스터들 및 일부 레이저 애플리케이션들에서 사용되며, 하나 이상의 실시예들에서는 반도체 재료들, 금속성 재료들, 절연 재료들, 초전도 재료들 또는 분자 재료들로 만들어진다. 하나 이상의 실시예들에서, 나노와이어들은 로직 CPU, GPU, MPU, 및 휘발성(예컨대, DRAM) 및 비휘발성(예컨대, NAND) 디바이스들을 위한 트랜지스터들에 사용된다.
[0024] 종래의 I/O 산화물 프로세스들은, 불량한 품질의 자연 산화물을 즉시 재성장시키는 엑스 시튜(ex situ) 사전 세정, 낮은 밀도를 갖는 ALD 타입 산화물 증착, 나노시트-나노시트 간 공간을 선형적으로 감소시키는 증착, 제한적인 다운스트림 통합(즉, 다중 Vt), 및 ALD 막을 치밀화하기 위한 부가적인 후처리에 대한 필요성을 야기하며, 이는 비용 및 복잡성을 추가한다. 이에 따라, 하나 이상의 실시예들은 불량한 품질의 자연 산화물을 제거하고 재성장을 억제하여, 사전 세정과 I/O 산화물 형성 간의 q 시간을 제거하는 통합적이고 선택적인 사전 세정 프로세스를 유리하게 제공한다. 하나 이상의 실시예들에서, 산화는 유리하게 조밀하여, 후처리 치밀화 단계가 요구되지 않는다. 하나 이상의 실시예들에서, 실리콘 나노시트(NS: nanosheet)는 성장하는 동안 유리하게 소비되어, 더 많은 NS-NS 공간을 생성하고 다운스트림 통합 윈도우(즉, 다중 Vt)를 가능하게 한다. 일부 실시예들은 유리하게는, 표면을 부분적으로 산화시킴으로써 게이트 및 내측 스페이서의 유전 상수(k 값)를 낮춘다.
[0025] 본 개시내용의 하나 이상의 실시예들이 도면들을 참조하여 설명된다. 하나 이상의 실시예들의 방법에서, 게이트 올 어라운드 트랜지스터들은 표준 프로세스 흐름을 사용하여 제작된다. 하나 이상의 실시예들에서, 더미 게이트 제거 후에, 더미 게이트 산화물을 제거하기 위해 통합된(인 시튜) 사전 세정이 수행된다. 진공을 파괴하지 않으면서, 등각 산화 및 스페이서 처리가 뒤따른다.
[0026] 도 1은 본 개시내용의 일부 실시예들에 따라 반도체 디바이스를 형성하기 위한 방법(100)에 대한 프로세스 흐름도를 예시한다. 이 방법(100)은 본 개시내용의 일부 실시예들에 따른 반도체 구조들의 제작 스테이지들을 도시하는 도 2a - 도 2f와 관련하여 아래에서 설명된다. 도 2a - 도 2f는 하나 이상의 실시예들에 따른 전자 디바이스(예컨대, hGAA)의 단면도들이다. 이 방법(100)은 반도체 디바이스의 다단계 제작 프로세스의 일부일 수 있다. 이에 따라, 이 방법(100)은 클러스터 툴에 결합된 임의의 적절한 프로세스 챔버에서 수행될 수 있다. 클러스터 툴은 반도체 디바이스를 제작하기 위한 프로세스 챔버들, 이를테면 에칭, 증착, 물리 기상 증착(PVD: physical vapor deposition), 화학 기상 증착(CVD: chemical vapor deposition), 산화를 위해 구성된 챔버들, 또는 반도체 디바이스의 제작에 사용되는 임의의 다른 적절한 챔버를 포함할 수 있다.
[0027] 이 방법(100)은 동작(102)에서, (도 2a에 예시된 바와 같이) 최상부 표면(202)을 갖는 기판(200)을 제공함으로써 시작된다. 일부 실시예들에서, 기판(200)은 벌크 반도체 기판일 수 있다. 본 명세서에서 사용되는 바와 같이, "벌크 반도체 기판"이라는 용어는 기판 전체가 반도체 재료로 구성되는 기판을 의미한다. 벌크 반도체 기판은 반도체 구조를 형성하기 위한 임의의 적절한 반도체 재료 및/또는 반도체 재료들의 조합들을 포함할 수 있다. 예를 들어, 반도체 층은 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 변형 실리콘, 실리콘 게르마늄, 도핑 또는 비도핑 폴리실리콘, 도핑 또는 비도핑 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 또는 다른 적합한 반도체 재료들과 같은 하나 이상의 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 하나 이상의 실시예들에서, 반도체 기판(200)은 반도체 재료, 예컨대 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 또는 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 기판(200)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As) 또는 인(P) 중 하나 이상을 포함한다. 본 명세서에서는 기판을 형성할 수 있는 재료들의 몇 가지 예들이 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 토대가 될 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0028] 일부 실시예들에서, 반도체 재료는 n 도핑된 실리콘(n-Si) 또는 p 도핑된 실리콘(p-Si)과 같은 도핑된 재료일 수 있다. 일부 실시예들에서, 기판은 이온 주입 프로세스와 같은 임의의 적절한 프로세스를 사용하여 도핑될 수 있다. 본 명세서에서 사용되는 바와 같이, "n형"이라는 용어는 제조 중에 전자 도너(donor) 원소로 진성 반도체를 도핑함으로써 생성되는 반도체들을 의미한다. n형이라는 용어는 전자의 음의 전하에서 나온다. n형 반도체들에서는, 전자들이 다수의 캐리어들이고, 정공들은 소수의 캐리어들이다. 본 명세서에서 사용되는 바와 같이, "p형"이라는 용어는 웰(well)의 양전하(또는 정공)를 의미한다. n형 반도체들과 대조적으로, p형 반도체들은 전자 농도보다 더 큰 정공 농도를 갖는다. p형 반도체들에서는, 정공들이 다수의 캐리어들이고, 전자들은 소수의 캐리어들이다. 하나 이상의 실시예들에서, 도펀트는 붕소(B), 갈륨(Ga), 인(P), 비소(As), 다른 반도체 도펀트들, 또는 이들의 조합들 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 기판은 기생 최하부 디바이스 턴 온을 방지하기 위해, 기판(200)의 표면의 제1 위치에 고용량(high dose)의 도펀트를 제공하도록 도핑될 수 있다. 예를 들어, 일부 실시예들에서, 기판의 표면은 약 1018atoms/㎤ 내지 약 1019atoms/㎤의 도펀트 밀도를 가질 수 있다.
[0029] (도 2a에 도시된 바와 같이) 기판(200)의 최상부 표면(202) 상부에 적어도 하나의 초격자(superlattice) 구조(204)가 형성된다. 초격자 구조(204)는 복수의 적층된 쌍들로 교대로 배열된 복수의 희생 층들(224) 및 대응하는 복수의 채널 층들(226)을 포함한다. 일부 실시예들에서, 복수의 적층된 그룹들의 층들은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 그룹을 포함한다. 일부 실시예들에서, 복수의 희생 층들(224) 및 대응하는 복수의 채널 층들(226)은 초격자 구조(204)를 형성하기에 적합한 임의의 수의 격자 정합 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 희생 층들(224) 및 대응하는 복수의 채널 층들(226)은 약 2개 내지 약 50개의 쌍들의 격자 정합 재료들을 포함한다.
[0030] 통상적으로, 기생 디바이스는 초격자 구조(204)의 최하부에 존재할 것이다. 일부 실시예들에서는, 위에서 논의된 바와 같이, 기판으로의 도펀트의 주입이 기생 디바이스의 턴 온을 억제하는 데 사용된다. 일부 실시예들에서, 기판(200)은, 초격자 구조(204)의 최하부 부분이, 제거되지 않는 기판 부분을 포함하여, 이러한 기판 부분이 초격자 구조(204)의 최하부 방출 층으로서 작용할 수 있게 하도록 에칭된다.
[0031] 하나 이상의 실시예들에서, 일부 실시예들에서의 희생 층들(224) 및 채널 층(226)의 두께들은 약 2㎚ 내지 약 50㎚의 범위 이내, 약 3㎚ 내지 약 20㎚의 범위 이내, 또는 약 2㎚ 내지 약 15㎚의 범위 이내이다. 일부 실시예들에서, 희생 층들(224)의 평균 두께는 채널 층들(226)의 평균 두께의 0.5 내지 2배 이내이다.
[0032] 일부 실시예들에서, 유전체 재료(246)는 종래의 화학 기상 증착 방법들을 사용하여 기판(200) 상에 증착된다. 일부 실시예들에서, 유전체 재료(246)는 초격자 구조(204)의 최하부 부분이 기판(200)으로부터 형성되도록, 기판(200)의 최상부 표면(202) 아래에 리세스된다.
[0033] 도 2b를 참조하면, 일부 실시예들에서, 대체 게이트 구조(예컨대, 더미 게이트 구조(208))가 초격자 구조(204) 위에 그리고 그에 인접하게 형성된다. 더미 게이트 구조(208)는 트랜지스터 디바이스의 채널 영역을 한정한다. 더미 게이트 구조(208)는 당해 기술분야에 알려진 임의의 적절한 종래의 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다.
[0034] 일부 실시예들에서, 측벽 스페이서들(210)은 더미 게이트 구조(208)의 외측 측벽들을 따라 형성된다. 일부 실시예들의 측벽 스페이서들(210)은 당해 기술분야에 공지된 적절한 절연 재료들, 예를 들어 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등을 포함한다. 일부 실시예들에서, 측벽 스페이서들(210)은 당해 기술분야에 공지된 임의의 적절한 종래의 증착 및 패터닝 프로세스, 이를테면 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착을 사용하여 형성된다.
[0035] 일부 실시예들에서, 매립된 소스 영역(232) 및 드레인 영역(234)이 각각 소스 트렌치 및 드레인 트렌치에 형성된다. 일부 실시예들에서, 소스 영역(232)은 초격자 구조(204)의 제1 단부에 인접하게 형성되고, 드레인 영역(234)은 초격자 구조의 제2 대향 단부에 인접하게 형성된다. 도 2c에 예시된 실시예에서, 소스 영역(232) 또는 드레인 영역(234) 중 하나가 초격자 구조(204)의 전면에 도시된다. 초격자 구조(204)의 다른 단부는 소스 영역(232) 또는 드레인 영역(234) 중 다른 하나를 갖는다. 일부 실시예들에서, 소스 영역(232) 및/또는 드레인 영역(234)은 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은(그러나 이에 제한되지 않음) 임의의 적절한 반도체 재료로 형성된다. 일부 실시예들에서, 소스 영역(232) 및 드레인 영역(234)은 임의의 적절한 증착 프로세스, 이를테면 에피택셜 증착 프로세스를 사용하여 형성될 수 있다.
[0036] 일부 실시예들에서, 소스 영역(232)/드레인 영역(234), 더미 게이트 구조(208) 및 측벽 스페이서들(210)을 포함하여 기판(200) 위에 ILD(inter-layer dielectric) 층(220)이 블랭킷 증착된다. ILD 층(220)은 종래의 화학 기상 증착 방법(예컨대, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, ILD 층(220)은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예컨대, BPSG, PSG), 실리콘 질화물 및 실리콘 산질화물과 같은(그러나 이에 제한되지 않음) 임의의 적절한 유전체 재료로 형성된다. 그 다음, 하나 이상의 실시예들에서, ILD 층(220)은 종래의 화학 기계적 평탄화 방법을 사용하여 다시 연마되어 더미 게이트 구조(208)의 최상부를 노출시킨다. 일부 실시예들에서, ILD 층(220)은 더미 게이트 구조(208)의 최상부 및 측벽 스페이서들(210)의 최상부를 노출시키도록 연마된다.
[0037] 동작(104)에서, 도 2d에 도시된 바와 같이, 초격자 구조(204)의 채널 영역(214)을 노출시키기 위해 더미 게이트 구조(208)가 제거된다. ILD 층(220)은 더미 게이트 구조(208)의 제거 동안 소스 영역(232)/드레인 영역(234)을 보호한다. 더미 게이트 구조(208)는 임의의 종래의 에칭 방법, 이를테면 플라즈마 건식 에칭 또는 습식 에칭을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리실리콘을 포함하고, 더미 게이트 구조(208)는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리실리콘을 포함하고, 초격자 구조(204)는 실리콘(Si)과 실리콘 게르마늄(SiGe)의 교번 층들을 포함한다.
[0038] 동작(106)에서, 도 2e에 도시된 바와 같이, 초격자 구조(204)의 희생 층들(224) 사이에서 채널 층들(226)이 선택적으로 에칭된다. 예를 들어, 초격자 구조(204)가 실리콘(Si) 층들 및 실리콘 게르마늄(SiGe) 층들로 구성되는 경우, 실리콘 게르마늄(SiGe)이 선택적으로 에칭되어 채널 나노와이어들(240)을 형성한다. 채널 층들(226), 예를 들어 실리콘 게르마늄(SiGe)은 희생 층들(224)의 층들에 대해 선택적인 임의의 잘 알려진 에천트를 사용하여 제거될 수 있으며, 여기서 에천트는 희생 층들(224)의 층들보다 상당히 더 높은 레이트로 채널 층들(226)의 층들을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 희생 층들(224)이 실리콘(Si)이고, 채널 층들(226)이 실리콘 게르마늄(SiGe)인 경우, 실리콘 게르마늄 층들은 수성 카르복시산/질산/HF 용액 및 수성 시트르산/질산/HF 용액과 같은(그러나 이에 제한되지 않음) 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 채널 층들(226)의 제거는 희생 층들(224) 사이에 공극들(228)을 남긴다. 희생 층들(224) 사이의 공극들(228)은 약 3㎚ 내지 약 20㎚의 두께를 갖는다. 나머지 희생 층들(224)은 소스 영역(232)/드레인 영역(234)에 결합되는 채널 나노와이어들(240)의 수직 어레이를 형성한다. 채널 나노와이어들(240)은 기판(200)의 최상부 표면(202)에 평행하게 이어지고, 서로 정렬되어 채널 나노와이어들(240)의 단일 열을 형성한다. 소스 영역(232) 및 드레인 영역(234)의 형성 및 선택적인 측방향 에칭 정지 층의 형성은 유리하게, 채널 구조의 형성에서 자기 정렬 및 구조적 무결성을 제공한다.
[0039] 동작(108)에서, 도 2f 및 도 3a - 도 3b에 예시된 바와 같이, 디바이스는 게이트 상의 임의의 산화물을 제거하기 위해 인 시튜 사전 세정된다. 사전 세정은 게이트의 표면 상에 존재하는 자연 산화물을 제거할 수 있다. 사전 세정 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이 둘의 조합을 포함할 수 있다.
[0040] 이러한 실시예들에서, 건식 에칭 프로세스는 종래의 플라즈마 에칭 또는 원격 플라즈마 보조 건식 에칭 프로세스, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 SiCoNi™ 에칭 프로세스를 포함할 수 있다. SiCoNi™ 에칭 프로세스에서, 디바이스는 H2, NF3 및/또는 NH3 플라즈마 종, 예컨대 플라즈마 여기된 수소 및 불소 종에 노출된다. 예를 들어, 일부 실시예들에서, 디바이스는 H2, NF3 및 NH3 플라즈마에 대한 동시 노출을 겪을 수 있다. SiCoNi™ 에칭 프로세스는 Applied Materials®로부터 입수할 수 있는 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 다중 프로세싱 플랫폼들 중 하나에 통합될 수 있는 SiCoNi™ Preclean 챔버에서 수행될 수 있다. 습식 에칭 프로세스는 불화수소(HF) 산 라스트(last) 프로세스, 즉 소위 "HF 라스트" 프로세스를 포함할 수 있으며, 여기서는 수소 종결된 표면을 남기는 표면의 HF 에칭이 수행된다. 대안으로, 임의의 다른 액체 기반 사전 에피택셜 사전 세정 프로세스가 이용될 수 있다. 일부 실시예들에서, 프로세스는 자연 산화물 제거를 위한 승화 에칭을 포함한다. 에칭 프로세스는 플라즈마 또는 열 기반일 수 있다. 플라즈마 프로세스들은 임의의 적절한 플라즈마(예컨대, 전도 결합 플라즈마, 유도 결합 플라즈마, 마이크로파 플라즈마)일 수 있다.
[0041] 도 3a 및 도 3b를 참조하면, 내측 스페이서(210)는 상이한 재료들을 포함할 수 있다. 일부 실시예들에서, 2개의 인접한 나노시트 희생 층들(224) 사이에 위치된 내측 스페이서(210b)는 실리콘 질화물(SiN)을 포함할 수 있다. 다른 실시예들에서, 나노시트 반도체 층(224)의 최상부 표면 상에 위치된 내측 스페이서(210a)는 내측 스페이서(210b)와는 다른 저 k(low-k) 재료를 포함할 수 있다.
[0042] 도 2f 및 도 3c - 도 3d를 참조하면, 동작(110)에서, 희생 층들(224) 상에 산화물 층(250)이 형성된다. 하나 이상의 실시예들에서, 산화물 층(250)은 대기압의 수소(H2) 가스 및 산소(O2) 가스 분위기에서 약 700℃ 내지 약 900℃ 범위의 온도에서 라디칼 플라즈마 산화(RPO: radical plasma oxidation)에 의해 형성된다. 산화물 층(250)은 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 산화물 층(250)은 실리콘 산화물(SiOx)을 포함한다. 도 3d는 산화물 층(250)이 희생 층들(224) 상에서 어떻게 성장하는지의 개략도이다. 하나 이상의 실시예들에서, 산화물 층(250)은 희생 층(224)의 표면 상에 등각으로 성장(또는 형성)된다. 희생 층(224)이 직접적으로 산화되기 때문에, 산화물 층(250)은 조밀하다. 산화는 희생 층(224)(예컨대, 실리콘(Si)) 나노시트를 소비하여, 각각의 나노시트 희생 층(224) 사이에 더 많은 공간, 예컨대 거리, 폭을 고정시키고, 그에 따라 다운스트림 통합 윈도우(즉, 다중 Vt)를 가능하게 한다. 하나 이상의 실시예들에서, 희생 층(224)은 실리콘(Si)을 포함하고, 산화물 층(250)은 실리콘 산화물(SiOx)을 포함하며, 실리콘 산화물(SiOx) 대 실리콘(Si)의 비는 약 3:1이다. 일부 실시예들에서, 산화물 층(250)은 산화물 층 두께(tO)를 갖고, 희생 층(224)은 반도체 재료 층 두께(tS)를 가지며, 산화물 층 두께 대 반도체 재료 층 두께의 비는 3:1이다.
[0043] 희생 층(224)을 소비하는 산화에 추가로, 동작(112)에서, 스페이서(210)가 부분적으로 산화되어, 스페이서(210)의 유전 상수(k 값)를 하락시킨다.
[0044] 하나 이상의 실시예들에서, 방법(100)의 동작(114)은 하나 이상의 산화 후 프로세싱 동작들을 나타낸다. 하나 이상의 산화 후 프로세스들은 hGAA 디바이스의 완성을 위해 당해 기술분야에서 통상의 지식을 가진 자들에게 공지된 프로세스들 중 임의의 프로세스일 수 있다. 도 3e - 도 3g를 참조하면, 일부 실시예들에서, 고 k(high-k) 유전체(252)가 산화물 층(250) 상에 형성된다. 고 k 유전체(252)는 당해 기술분야에서 통상의 지식을 가진 자들에게 공지된 임의의 적절한 증착 기법에 의해 증착되는 임의의 적절한 고 k 유전체 재료일 수 있다. 일부 실시예들의 고 k 유전체(252)는 하프늄 산화물을 포함한다. 일부 실시예들에서, 전도성 재료(254), 이를테면 티타늄 질화물(TiN), 텅스텐(W), 코발트(Co), 알루미늄(Al) 등이 고 k 유전체(252) 상에 증착된다. 전도성 재료(254)는 희생 층(224) 각각의 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해, 원자 층 증착(ALD: atomic layer deposition)과 같은(그러나 이에 제한되지 않음) 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다.
[0045] 일부 실시예들에서, 게이트 전극(256)이 기판(200) 상에 형성되고 전도성 재료(254)를 둘러싼다. 게이트 전극(256)은 당해 기술분야에 공지된 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 게이트 전극 재료(256)는, 희생 층들(224) 각각의 주위에 그리고 그 사이에 게이트 전극(256)이 형성되는 것을 보장하도록, 원자 층 증착(ALD)과 같은 임의의 적절한 증착 프로세스를 사용하여 증착된다.
[0046] 본 명세서에서 설명되는 방법을 사용하여 형성된 결과적인 디바이스는, 본 개시내용의 일 실시예에 따른 수평 게이트 올 어라운드(hGAA) 디바이스이다. 본 개시내용의 일부 실시예들은, 소스 영역과 드레인 영역 사이의 채널에서 나노와이어 또는 나노슬래브로서 희생 층(224) 주위에 RPO 산화물 층(250)을 포함하는 수평 게이트 올 어라운드 디바이스들에 관한 것이다.
[0047] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은: 복수의 적층된 쌍들로 교대로 배열된 복수의 반도체 재료 층들 및 대응하는 복수의 방출 층들을 포함하는 초격자 구조를 선택적으로 에칭하는 단계 ― 선택적으로 에칭하는 단계는 반도체 재료 층들 각각 또는 방출 층들 각각을 제거하여 초격자 구조에 복수의 공극들을 형성하고 복수의 반도체 재료 층들은 소스 영역과 드레인 영역 사이로 확장됨 ―; 및 산화된 반도체 재료 층들을 형성하도록 복수의 반도체 재료 층들을 산화시키는 단계를 포함한다.
[0048] 본 개시내용의 추가 실시예들은 도 4에 도시된 바와 같이, GAA 디바이스들의 형성 및 설명되는 방법들을 위한 프로세싱 툴들(300)에 관한 것이다. Applied Materials®로부터 입수할 수 있는 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 다중 프로세싱 플랫폼들뿐만 아니라 다른 프로세싱 시스템들이 이용될 수 있다. 도 4를 참조하면, 클러스터 툴(300)은 복수의 면들을 갖는 적어도 하나의 중앙 이송 스테이션(314)을 포함한다. 로봇(316)이 중앙 이송 스테이션(314) 내에 포지셔닝되며, 로봇 블레이드 및 웨이퍼를 복수의 면들 각각으로 이동시키도록 구성된다.
[0049] 일반적으로, 클러스터 툴은 기판 중심 찾기 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드락(load lock) 챔버들 사이에서 그리고 그 가운데에서 기판들을 왕복시킬 수 있는 로봇을 수용할 수 있다. 이송 챔버는 일반적으로 진공 상태로 유지되고, 한 챔버에서 다른 챔버로 그리고/또는 클러스터 툴의 전방 단부에 위치된 로드락 챔버로 기판들을 왕복시키기 위한 중간 스테이지를 제공한다. 그러나 챔버들의 정확한 배열 및 결합은 본 명세서에서 설명되는 프로세스의 특정 단계들을 수행할 목적들로 변경될 수 있다. 사용될 수 있는 다른 처리 챔버들은 주기적 층 증착(CLD: cyclical layer deposition), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전 세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 배향, 히드록실화(hydroxylation) 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되는 것은 아님). 클러스터 툴 상의 챔버에서 프로세스들을 실행함으로써, 후속하는 막을 증착하기 전에, 대기 불순물들에 의한 기판의 표면 오염이 산화 없이 방지될 수 있다.
[0050] 도 4를 참조하면, 클러스터 툴(300)은 중앙 이송 스테이션에 연결된, 프로세스 스테이션들로도 또한 지칭되는 복수의 프로세싱 챔버들(308, 310, 312)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별도의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 사전 세정 챔버, 증착 챔버, 어닐링 챔버, 에칭 챔버, 선택적 에칭 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 툴에 따라 변경될 수 있으며 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0051] 일부 실시예들에서, 클러스터 툴(300)은 희생 층들(224)을 선택적으로 에칭/트리밍하기 위한 등방성 에칭 챔버를 포함한다. 일부 실시예들의 등방성 에칭 챔버는 하나 이상의 불소계 건식 에칭 챔버들을 포함한다. 일부 실시예들에서, 클러스터 툴(300)은 중앙 이송 스테이션에 연결된 사전 세정 챔버를 포함한다.
[0052] 도 4에 도시된 실시예에서, 공장 인터페이스(318)가 클러스터 툴(300)의 전면에 연결된다. 공장 인터페이스(318)는 공장 인터페이스(318)의 전면(319)에 로딩 및 언로딩하기 위한 챔버들(302)을 포함한다.
[0053] 로딩 챔버 및 언로딩 챔버(302)의 크기 및 형상은 예를 들어, 클러스터 툴(300)에서 프로세싱되고 있는 기판에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 웨이퍼 카세트를 유지하도록 크기가 정해지며, 카세트 내에는 복수의 웨이퍼들이 포지셔닝된다.
[0054] 로봇들(304)이 공장 인터페이스(318) 내에 있으며 로딩 챔버와 언로딩 챔버(302) 사이에서 이동할 수 있다. 로봇들(304)은 웨이퍼를 로딩 챔버(302) 내의 카세트로부터 공장 인터페이스(318)를 통해 로드락 챔버(320)로 이송할 수 있다. 로봇들(304)은 또한 웨이퍼를 로드락 챔버(320)로부터 공장 인터페이스(318)를 통해 언로딩 챔버(302) 내의 카세트로 이송할 수 있다.
[0055] 일부 실시예들의 로봇(316)은 한 번에 하나보다 많은 웨이퍼를 독립적으로 이동시킬 수 있는 다중 암 로봇이다. 로봇(316)은 이송 챔버(314) 주위의 챔버들 간에 웨이퍼들을 이동시키도록 구성된다. 제1 로봇 메커니즘의 원위(distal) 단부에 위치되는 웨이퍼 이송 블레이드 상에서 개개의 웨이퍼들이 운반된다.
[0056] 시스템 제어기(357)는 로봇(316) 및 복수의 프로세싱 챔버들(308, 310, 312)과 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(357)는 CPU(central processing unit)(392), 메모리(394), 입력들/출력들(396), 적절한 회로들(398) 및 저장소를 포함하는 컴퓨터일 수 있다.
[0057] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되고 있는 하드웨어로부터 원격 위치된 (도시되지 않은) 제2 프로세서에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되고 컴퓨터 시스템을 사용하여 실행되거나, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현과 같은 하드웨어로 실행되거나, 소프트웨어와 하드웨어의 조합으로 실행될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0058] 일부 실시예들에서, 시스템 제어기(357)는 희생 층들(224) 및 스페이서들(210) 상의 산화물 층(250)의 증착을 제어하기 위한 구성을 갖는다.
[0059] 하나 이상의 실시예들에서, 처리 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고 인접한 프로세스 스테이션들의 처리 영역들로부터 분리된 처리 영역을 제공하며, 복수의 프로세스 스테이션들은 증착 챔버, 플라즈마 챔버, 경화 챔버, 에칭 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는 로봇을 활성화하여 프로세스 스테이션들 간에 웨이퍼를 이동시키도록, 그리고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0060] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 이상의 실시예들" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "한 실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 의미하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[0061] 본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 적용들의 예시일 뿐이라고 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 따라서 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전 세정하는 단계; 및
    상기 복수의 반도체 재료 층들 상에 산화물 층을 형성하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 산화물 층을 형성하는 단계는 상기 반도체 재료 층들의 라디칼 플라즈마 산화(RPO: radical plasma oxidation)를 포함하는,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 라디칼 플라즈마 산화는 대기압의 수소(H2) 가스 및 산소(O2) 가스 분위기에서 약 700℃ 내지 약 900℃ 범위의 온도에서 발생하는,
    반도체 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    사전 세정하는 단계 전에, 복수의 적층된 쌍들로 교대로 배열된 상기 복수의 반도체 재료 층들 및 대응하는 복수의 방출 층들을 포함하는 초격자(superlattice) 구조를 선택적으로 에칭하는 단계를 더 포함하며,
    상기 선택적으로 에칭하는 단계는 상기 반도체 재료 층들 각각 또는 상기 방출 층들 각각을 제거하여 상기 초격자 구조에 복수의 공극들을 형성하고,
    상기 복수의 반도체 재료 층들은 소스 영역과 드레인 영역 사이로 확장되는,
    반도체 디바이스를 형성하는 방법.
  5. 제4 항에 있어서,
    상기 초격자 구조의 제1 단부에 인접하게 상기 소스 영역을 형성하고, 상기 초격자 구조의 제2 대향 단부에 인접하게 상기 드레인 영역을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  6. 제4 항에 있어서,
    기판의 최상부 표면 상에 상기 초격자 구조를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제4 항에 있어서,
    상기 초격자 구조를 선택적으로 에칭하는 단계는, 상기 반도체 재료 층들을 에칭하고 상기 방출 층들을 남기는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    반도체 디바이스는 수평 게이트 올 어라운드(horizontal gate-all-around) 디바이스를 포함하는,
    반도체 디바이스를 형성하는 방법.
  9. 제4 항에 있어서,
    제1 층들은 실리콘 게르마늄(SiGe)을 포함하고, 제2 층들은 실리콘(Si)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 초격자 구조를 선택적으로 에칭하는 단계는, 상기 실리콘 게르마늄(SiGe)인 제1 층들을 에칭하고 상기 실리콘(Si)인 제2 층들을 남기는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제9 항에 있어서,
    상기 산화물 층은 실리콘 산화물(SiOx)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 제1 항에 있어서,
    제1 층들 및 제2 층들의 두께는 각각 약 3㎚ 내지 약 20㎚인,
    반도체 디바이스를 형성하는 방법.
  13. 제1 항에 있어서,
    상기 산화물 층 상에 고 k(high-k) 유전체 층을 형성하는 단계; 및
    상기 고 k 유전체 층 상에 전도성 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 고 k 유전체 층은 하프늄 산화물을 포함하고, 상기 전도성 층은 티타늄 질화물(TiN), 텅스텐(W), 코발트(Co) 및 알루미늄(Al) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  15. 제1 항에 있어서,
    상기 방법은 프로세싱 챔버 내에서 진공을 파괴하지 않으면서 수행되는,
    반도체 디바이스를 형성하는 방법.
  16. 소스 영역과 드레인 영역 사이의 복수의 수평 반도체 재료 층들을 둘러싸는 산화물 층을 포함하는,
    수평 게이트 올 어라운드 디바이스.
  17. 제16 항에 있어서,
    상기 산화물 층은 산화물 층 두께를 갖고, 상기 반도체 재료 층은 반도체 재료 층 두께를 가지며, 상기 산화물 층 두께 대 상기 반도체 재료 층 두께의 비는 3:1인,
    수평 게이트 올 어라운드 디바이스.
  18. 제16 항에 있어서,
    상기 복수의 수평 반도체 재료 층들은 실리콘(Si)을 포함하고, 상기 산화물 층은 실리콘 산화물(SiOx)을 포함하는,
    수평 게이트 올 어라운드 디바이스.
  19. 실행될 때, 반도체 디바이스를 형성하는 방법을 야기하는 명령들이 저장된 컴퓨터 판독 가능 매체로서,
    상기 방법은:
    자연 산화물 및/또는 잔류물들을 제거하기 위해 복수의 반도체 재료 층들을 사전 세정하는 단계; 및
    라디칼 플라즈마 산화를 사용하여 상기 복수의 반도체 재료 층들 상에 산화물 층을 형성하는 단계를 포함하는,
    컴퓨터 판독 가능 매체.
  20. 제19 항에 있어서,
    프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금:
    사전 세정 전에, 복수의 적층된 쌍들로 교대로 배열된 복수의 반도체 재료 층들 및 대응하는 복수의 방출 층들을 포함하는 초격자 구조를 선택적으로 에칭하는 추가 동작들을 수행하게 하는 명령들을 더 포함하며,
    상기 선택적으로 에칭하는 추가 동작들은 상기 반도체 재료 층들 각각 또는 상기 방출 층들 각각을 제거하여 상기 초격자 구조에 복수의 공극들을 형성하고, 상기 복수의 반도체 재료 층들은 소스 영역과 드레인 영역 사이로 확장되는,
    컴퓨터 판독 가능 매체.
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