KR20070104159A - 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법 Download PDF

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KR20070104159A
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Abstract

낮은 동작 전류, 고집적화 및 고속도화를 제공할 수 있는 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판을 포함한다. 복수의 저항층들은 반도체 기판의 표면 부근에 각각 형성되고, 가변 저항 상태를 저장한다. 복수의 매몰 전극들은 복수의 저항층들 아래의 반도체 기판 부분에 각각 형성되고, 복수의 저항층들과 각각 연결된다. 복수의 채널 영역들은 인접하는 복수의 저항층들 사이를 연결하고 인접하는 복수의 하부 전극들을 연결하지 않도록, 반도체 기판의 표면 부근에 형성된다. 게이트 절연막은 반도체 기판의 채널 영역 상에 제공된다. 그리고, 게이트 전극은 게이트 절연막 상에 형성되고, 복수의 저항층들 상을 가로질러 신장한다.

Description

비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법{Non-volatile memory device having a pair of fins between which a void is defined}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 배치를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조를 보여주는 개략적인 사시도이고;
도 3은 도 2의 비휘발성 메모리 소자의 단면도이고;
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 저항 노드의 예시적인 전압-전류 특성을 보여주는 그래프이고;
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작을 보여주는 회로도이고;
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작을 보여주는 단면도이고;
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 플래시 지우기 동작을 보여주는 회로도이고;
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 플래시 지우기 동작을 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 구조를 보여주는 사시도이고; 그리고
도 10 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 저항 노드를 이용한 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 상전이 메모리(PRAM) 소자 또는 저항 메모리(RRAM) 소자는 저항 노드의 가변 저항 상태를 이용하여 동작한다. 최근, 고용량의 데이터 처리를 요하는 반도체 제품의 증가로, 이러한 비휘발성 메모리 소자의 집적도의 증가 또는 동작 비트의 증가가 요구되고 있다. 예를 들어, 멀티-비트로 동작 가능한 비휘발성 메모리 소자에 대한 필요성이 증가하고 있다.
한편, 비휘발성 메모리 소자는 전술한 바와 같이 고용량화 됨과 동시에 고속도화 되고 있다. 즉, 고용량의 데이터를 처리하기 위해서는 빠른 데이터 처리 속도가 요구되고 있다. 따라서, 비휘발성 메모리 소자의 동작 속도의 증가, 예컨대 플래시 메모리 소자에서와 같은 블록 소거 또는 플래시 지우기 특성이 요구되고 있다.
또한, 비휘발성 메모리 소자의 집적도의 증가에 따라서, 동작 전류를 감소시 키기 위한 노력이 행해지고 있다. 하지만, 저항 노드를 이용한 비휘발성 메모리 소자들은 비교적 높은 동작 전류를 필요로 하고 있다. 동작 전류의 감소는 저항 노드의 가변 저항 상태에 영향을 미칠 수 있다. 따라서, 종래의 비휘발성 메모리 소자들은 동작 전류를 감소시키는 데 있어서 그 한계를 가지고 있다.
예를 들어, 상전이 메모리 소자는 상전이 저항체의 결정 상태의 변화에 따른 저항 변화를 이용하여 데이터를 저장한다. 하지만, 상전이 메모리 소자의 결정 상태를 변화시키기 위해서는 높은 전류 밀도가 필요하고, 이에 따라 동작 전류가 높아진다는 문제가 있다. 이러한 동작 전류의 증가는 단채널 효과를 유발하여, 상전이 메모리 소자의 집적도의 증가에 장애가 될 수 있다. 따라서, 상전이 저항체의 결정 상태 변화 영역을 감소시켜 적은 동작 전류로 높은 전류 밀도를 얻으려는 노력이 행해지고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 낮은 동작 전류, 고집적화 및 고속도화를 제공할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 고속도의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 소자는 반도체 기판을 포함한다. 가변 저항 상태를 저장하는 복수의 저항층들은 상기 반도체 기판의 표면 부근에 각각 형성된다. 복수의 매몰 전극들은 상기 복수의 저항층들 아래의 상기 반도체 기판 부분에 각각 형성되고, 상기 복수의 저항층들과 각각 연결된다. 복수의 채널 영역들은 인접하는 상기 복수의 저항층들 사이를 연결하고 인접하는 상기 복수의 하부 전극들을 연결하지 않도록, 상기 반도체 기판의 표면 부근에 형성된다. 게이트 절연막은 상기 반도체 기판의 채널 영역 상에 제공된다. 그리고, 게이트 전극은 상기 게이트 절연막 상에 형성되고, 상기 복수의 저항층들 상을 가로질러 신장한다.
상기 본 발명의 일 예에서, 상기 제 1 및 제 2 저항층들은 양단에 인가된 전압에 따라 그 저항 상태가 달라지는 물질을 포함할 수 있다. 나아가, 상기 제 1 및 제 2 저항층들은 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO으로 이루어진 군에서 선택된 적어도 하나를 각각 포함할 수 있다.
상기 본 발명의 다른 예에서, 상기 비휘발성 메모리 소자는 상기 복수의 매몰 전극들과 각각 연결된 복수의 비트 라인들을 상기 반도체 기판 상에 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 소자는, 복수의 층으로 적층된 복수의 단위층 구조들을 포함한다. 상기 복수의 단위층 구조들의 각각은, 반도체 기판; 상기 반도체 기판의 표면 부근에 각각 형성되고, 가변 저항 상태를 저장하는 복수의 저항층들; 상기 복수의 저항층들 아래의 상기 반도체 기판 부분에 각각 형성되고, 상기 복수의 저항층들과 각각 연결된 복수의 매몰 전극들; 인접하는 상기 복수의 저항층들 사이를 연결하고 인접하는 상기 복수의 하부 전극들을 연결하지 않도록, 상기 반도체 기판의 표면 부근에 형성된 복수의 채널 영역들; 상기 반도체 기판의 채널 영역 상의 게이트 절연막; 및 상기 게이트 절연막 상에 형성되고, 상기 복수의 저항층들 상을 가로질러 신장하는 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 비휘발성 메모리 소자는 매트릭스 형태로 배열된 복수의 단위셀들을 포함한다. 상기 복수의 단위셀들은, 게이트, 소오스 및 드레인을 포함하는 제어 소자; 일단이 상기 제어 소자의 소오스에 연결되고, 가변 저항 상태를 저장할 수 있는 제 1 저항 노드; 및 일단이 상기 제어 소자의 드레인에 연결되고, 가변 저항 상태를 저장할 수 있는 제 2 저항 노드를 각각 포함한다. 복수의 워드 라인들은 상기 복수의 단위셀들 중 같은 행에 배열된 단위셀들의 상기 제어 소자의 게이트에 공통으로 연결되도록, 복수의 행들로 배치된다. 그리고, 복수의 비트 라인들은 상기 복수의 단위셀들 중 인접하는 두 열들에 배열된 단위셀들의 인접하는 상기 제 1 저항 노드의 다른 단 및 상기 제 2 저항 노드의 다른 단에 공통으로 연결되도록, 복수의 열들로 배열된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 소자의 동작 방법은, 상기 비휘발성 메모리 소자를 이용한다. 프로그램 단계에서, 상기 복수의 저항층들 중 인접하는 두 저항층들에 데이터를 저장한다. 그 리고, 플래시 지우기 단계에서, 상기 복수의 저항층들 중 소정의 개수의 저항층들에 저장된 데이터를 동시에 지운다.
상기 본 발명의 일 예에서, 상기 플래시 지우기 단계는, 상기 게이트 전극에 턴-온 전압을 인가하는 단계; 및 상기 소정의 개수의 저항층들 중 양쪽 가장자리에 있는 두 저항층들에 연결된 매몰 전극들 사이에 지우기 전압을 인가하는 단계를 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 다음의 단계들을 포함한다. 반도체 기판의 표면 부근에 복수의 채널 영역들을 한정한다. 상기 복수의 채널 영역들 사이의 상기 반도체 기판 내에, 상기 복수의 채널 영역들보다 깊게 복수의 매몰 전극을 형성한다. 상기 복수의 매몰 전극들 상에, 상기 복수의 채널 영역들의 단부와 연결되도록 가변 저항 상태를 저장하는 복수의 저항층들을 각각 형성한다. 상기 반도체 기판의 채널 영역들 상에 게이트 절연막을 형성한다. 그리고, 상기 게이트 절연막 상에, 상기 복수의 저항층들 상을 가로질러 신장하는 게이트 전극을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 저항 노드 또는 저항층을 이용하여 데이터를 저장할 수 있다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 그 저항 노드 또는 저항층의 종류에 따라서, 다른 이름으로 불릴 수도 있다. 예를 들어, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 상전이 메모리(PRAM) 소자 또는 저항 메모리(RRAM) 소자를 포함할 수 있지만, 본 발명의 범위는 이러한 이름에 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 배치를 보여주는 회로도이다.
도 1을 참조하면, 비휘발성 메모리 소자는 매트릭스로 배열된 복수의 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)을 포함한다. 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)은 복수의 비트 라인들(BL1, BL2, BL3, BL4) 및 복수의 워드 라인들(WL1, WL2, WL3)에 의해서 한정될 수 있고, 제어 소자(CT), 제 1 저항 노드(R1) 및 제 2 저항 노드(R2)을 각각 포함한다.
제어 소자(CT)는 게이트(G), 소오스(S) 및 드레인(D)을 포함할 수 있다. 제 1 저항 노드(R1)는 그 일단이 제어 소자(CT)의 소오스(S)에 연결되고, 제 2 저항 노드(R2)는 그 일단이 제어 소자(CT)의 드레인(D)에 연결될 수 있다. 복수의 워드 라인들(WL1, WL2, WL3)은 서로 다른 행으로 배열되고, 대응하는 행의 제어 소자(CT)들의 게이트(G)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL1, BL2, BL3, BL4)은 서로 다른 열로 배열되고, 인접하는 제 1 저항 노드(R1) 및 제 2 저항 노드(R2)에 공통으로 연결된다.
예를 들어, 제 1 워드 라인(WL1)은 제 1 행에 배열된 단위셀들(C11, C12, C13)의 제어 소자(CT)의 게이트(G)에 공통으로 연결되도록 제 1 행에 배열될 수 있다. 제 2 워드 라인(WL2) 및 제 3 워드 라인(WL3)도 제 1 워드 라인(WL1)과 유사한 방법으로 각각 제 2 행 및 제 3 행에 각각 배열될 수 있다.
또한, 제 1 비트 라인(BL1)은 제 1 열에 배열된 단위셀들(C11, C21, C31)의 제 1 저항 노드(R1)의 다른 단에 공통으로 연결될 수 있다. 제 2 비트 라인(BL2)은 제 1 열에 배열된 단위셀들(C11, C21, C31)의 제 2 저항 노드(R2)의 다른 단 및 제 2 열에 배열된 단위셀들(C12, C22, C32)의 제 1 저항 노드(R1)의 다른 단에 공통으로 연결될 수 있다. 제 3 비트 라인(BL3) 및 제 4 비트 라인(BL4)에도 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)과 유사한 원리가 적용될 수 있다.
제어 소자(CT)는 스위칭 소자로서 동작하고, 예컨대 모스 전계효과 트랜지스터(MOSFET)를 포함할 수 있다. 게이트(G)는 소오스(S) 및 드레인(D) 사이의 전기적인 연결을 제어할 수 있다. 예를 들어, 게이트(G)에 턴-온 전압이 인가되면 소오스(S) 및 드레인(D)은 전기적으로 연결될 수 있다. 소오스(S) 및 드레인(D)은 전류의 흐름에 따라서 편의적으로 붙여진 이름일 뿐, 서로 바뀌어 불릴 수도 있음은 자명하다.
제 1 저항 노드(R1) 및 제 2 저항 노드(R2)는 가변 저항 상태를 저장할 수 있고, 이러한 가변 저항 상태는 데이터 비트로서 저장될 수 있다. 예를 들어, 저항층 노드(R1, R2)은 저저항 상태와 고저항 상태를 가질 수 있고, 이러한 저저항 상태 및 고저항 상태는 각각 데이터 "0" 또는 "1"에 대응할 수 있다.
예를 들어, 저항 노드들(R1, R2)은 양단에 인가된 전압에 따라 그 저항 상태가 달라지는 물질을 포함할 수 있고. 예컨대, Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO으로 이루어진 군에서 선택된 적어도 하나를 각각 포함할 수 있다. 예를 들어, GST는 그 결정 상태의 변화에 따라서 그 저항이 달라진다는 점에서 상전이 메모리 소자에 이용될 수 있다. 다른 예로, Nb2O5, Cr 도핑된 SrTiO3, NiO 또는 ZnO는 결정 상태의 변화 없이 그 저항이 달라진다는 점에서 저항 메모리 소자에 이용될 수 있다.
도 4를 참조하여, 저항 메모리 소자에 이용되는 저항 노드의 전압-전류 특성을 예시적으로 보다 상세하게 설명한다. 도 4는 저항 노드로서 NiO를 예로 한 것으로서, 저항층의 물질에 따라서는 다른 모양의 그래프가 형성될 수도 있다. 다만, 인가된 전압에 따라서 저항이 변할 수 있다는 점에서는 공통된다.
도 4를 참조하면, 저항 노드에 초기 전압이 인가되면(P10), 셋 전압, 예컨대 NiO의 경우 4.5V 까지는 전류가 거의 흐르지 않는다. 즉, 저항 노드는 높은 저항값을 보인다(리셋 상태). 하지만, 셋 전압을 넘어서면 전류가 급격히 증가한다. 일단, 셋 전압 이상의 전압이 가해지고 난 후, 다시 0부터 전압을 인가하면(P20), 높은 전류가 흐른다. 즉, 저항 노드는 낮은 저항값을 보인다(셋 상태). 하지만, 다시 리셋 전압이상으로 전압이 증가하면 전류는 급격히 감소한다(P30). 즉, 저항 노드의 저항이 다시 리셋 상태의 높은 저항값으로 환원된다. 이후 셋 전압에 이르기 전까지 전압을 계속 증가시키면(P40), 초기 리셋 상태와 동일한 경로를 보인다.
즉, 저항 노드는 임계전압, 예컨대 셋 전압 또는 리셋 전압을 경계로 비저항(resistivity)이 변하게 되며, 이러한 비저항 변화는 인가 전압이 없어진 후에도 일정 범위의 전압 구간 내에서는 유지된다. 따라서, 저항 노드는 비휘발성 메모리 소자의 저장 매체로 이용될 수 있다.
도 4의 저항 노드에 대한 설명은 저항 메모리 소자에 이용되는 것을 예로서 설명한 것이고, 상전이 메모리 소자에 이용되는 저항 노드는 다른 방식으로 저항 변화를 겪을 수 있다. 상전이 메모리 소자에 이용되는 저항 노드는 상전이 저항체로 불리고, 이러한 상전이 저항체의 저항 변화 특성은 해당 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로 그 상세한 설명은 생략한다.
한편, 전술한 단위셀들(C11, C12, C13, C21, C22, C23, C31, C32, C33)의 수는 예시적인 것이고, 해당 기술 분야에서 통상의 지식을 가진 자에 의해 적절하게 변형될 수 있음은 자명하다. 이에 따라, 비트 라인들(BL1, BL2, BL3, BL4) 및 워드 라인들(WL1, WL2, WL3)의 수도 변형될 수 있다. 또한, 전술한 설명에서 행 및 열은 예시적인 것이다. 나아가, 비트 라인들(BL1, BL2, BL3, BL4) 및 워드 라인들(WL1, WL2, WL3)이 행 또는 열로 배열된다고 해서, 반드시 직선으로 배열될 필요가 없음은 자명하다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조를 보여주는 개략적인 사시도이고, 도 3은 도 2의 비휘발성 메모리 소자의 단면도이다. 도 2 및 도 3의 비휘발성 메모리 소자의 구조는 도 1의 비휘발성 메모리 소자의 회로 배치에 대응할 수 있고, 중복되는 설명은 생략한다.
도 3을 참조하면, 비휘발성 메모리 소자는 반도체 기판(102)을 포함한다. 다만, 도 2에는 설명의 편의를 위해 반도체 기판(102)이 도시되지 않았다. 반도체 기판(102)은 실리콘(Si) 웨이퍼, 게르마늄(Ge) 웨이퍼 또는 금속-절연체 천이(metal-insulator transition; MIT) 물질을 포함할 수 있다. 예를 들어, 금속-절연체 천이 물질은 천이 금속 산화물, 예컨대 V2O5, TiOx를 포함할 수 있다. 이러한 금속-절연체 천이 물질은 소정의 임계 전압 이상의 전압이 인가되면 절연체에서 금속으로 변화될 수 있다. 이러한 금속-절연체 천이 물질은 후술하는 바와 같이, 다층 반도체 소자를 형성하는 데 이용될 수 있다.
도 2 및 도 3을 같이 참조하면, 가변 저항 상태를 저장할 수 있는 복수의 저항층들(122, 124, 126, 128)은 반도체 기판(102)의 표면 부근에 각각 형성된다. 복수의 매몰 전극들(112, 114, 116, 118)은 저항층들(122, 124, 126, 128) 아래의 반도체 기판(102) 부분에 각각 형성된다. 복수의 채널 영역들(104)은 저항층들(122, 124, 126, 128)의 인접하는 두 개 사이를 각각 연결하도록 반도체 기판(102)의 표면 부근에 형성된다. 게이트 절연막(130)은 채널 영역(104)에 형성되고, 선택적으로 저항층들(122, 124, 126, 128)을 가로질러 신장할 수 있다. 게이트 전극(132)은 게이트 절연막(130) 상에 형성되고, 저항층들(122, 124, 126, 128)을 가로질러 신장할 수 있다. 선택적으로 비트 라인들(BL1, BL2, BL3, BL4)이 반도체 기판(102) 상에 더 형성될 수 있다.
매몰 전극들(112, 114, 116, 118)은 반도체 기판(102) 내에 매몰된 형태로 제공될 수 있다. 매몰 전극들(112, 114, 116, 118)은 도 1에서 소오스(S) 또는 드레인(D)에 대응할 수 있다. 즉, 매몰 전극들(112, 114, 116, 118)은 순차로 소오스(S) 및 드레인(D)으로 불릴 수도 있다. 매몰 전극들(112, 114, 116, 118)은 그 위치 상의 배치에 의해 하부 전극으로 불릴 수도 있다.
예를 들어, 매몰 전극들(112, 114, 116, 118)은 반도체 기판(102)에 불순물을 도핑하여 형성될 수 있다. 이 경우, 반도체 기판(102)이 제 1 도전형의 불순물로 도핑된 경우, 매몰 전극들(112, 114, 116, 118)은 제 2 도전형의 불순물로 도핑될 수 있다. 이에 따라, 매몰 전극들(112, 114, 116, 118) 및 반도체 기판(102)은 다이오드 접합을 형성할 수 있다. 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 어느 하나일 수 있다.
다른 예로, 매몰 전극들(112, 114, 116, 118)은 금속층 또는 금속 실리사이드층을 포함할 수 있다. 이 경우, 매몰 전극들(112, 114, 116, 118)은 반도체 기판(102)과 쇼트키(shotteky) 접합을 형성할 수 있다. 이러한 쇼트키 접합으로 인해, 매몰 전극들(112, 114, 116, 118) 및 반도체 기판(102) 사이의 전류의 흐름은 정류 특성을 가질 수 있다.
복수의 저항층들(122, 124, 126, 128)은 도 1의 저항 노드들(R1, R2)에 대응할 수 있다. 예를 들어, 저항층들(122, 124, 126, 128) 각각은 도 1의 제 1 저항 노드(R1) 및 제 2 저항 노드(R2)가 직접 연결된 구조를 갖는다. 즉, 저항층들(122, 124, 126, 128)의 왼쪽 부분은 제 2 저항 노드(R2)에 대응하고, 저항층들(122, 124, 126, 128)의 오른쪽 부분은 제 1 저항 노드(R1)에 대응할 수 있다. 비록, 도 3에서 저항층들(122, 124, 126, 128)이 반도체 기판(102)의 표면까지만 형성되어 있지만, 더 돌출될 수도 있음은 자명하다. 저항층들(122, 124, 126, 128)의 설명은 도 1의 저항 노드들(R1, R2)의 설명을 참조할 수 있으므로, 그 중복된 설명은 생략한다.
복수의 채널 영역들(104)은 저항층들(122, 124, 126, 128)의 사이에 배치되어 저항층들(122, 124, 126, 128)을 연결하는 역할을 한다. 채널 영역들(104)은 턴-온 상태에서, 도전층으로 기능하기 때문에, 하나의 전극 역할을 할 수 있다. 예를 들어, 제 1 채널 영역(104)은 제 1 저항층(112) 및 제 2 저항층(124)의 공통 상부 전극이 될 수 있다. 다만, 채널 영역들(104)은 매몰 전극들(112, 114, 116, 118)을 통해서만 파워를 인가 받을 수 있기 때문에, 독립적인 전극으로 동작하지는 못한다.
게이트 절연막(130)은 게이트 전극(132)을 채널 영역(104)과 절연시키는 역할을 할 수 있다. 나아가, 게이트 절연막(130)이 저항층들(112, 114, 116, 118) 상으로 더 신장됨으로써, 저항층들(112, 114, 116, 118)을 게이트 전극(132)과 더 절연시키는 역할을 할 수 있다. 게이트 절연막(130)의 두께는 동작 전압에 따라서 적절하게 선택될 수 있고, 도 2 및 도 3은 과장해서 도시되었다. 게이트 전극(132)은 도 1의 게이트(G)에 대응한다. 예를 들어, 게이트 전극(132)은 도전성 물질, 예컨대, 폴리실리콘층, 또는 금속층을 포함할 수 있다.
비트 라인들(BL1, BL2, BL3, BL4)은 층간 절연막(160)을 개재하여 게이트 전극(132) 상에 형성된다. 비트 라인들(BL1, BL2, BL3, BL4)은 매몰 전극들(112, 114, 116, 118) 각각과 연결된다. 예를 들어, 비트 라인들(BL1, BL2, BL3, BL4)은 게이트 전극(132)의 신장 방향과는 다른 방향, 예컨대 매몰 전극들(112, 114, 116, 118)과 평행한 방향으로 신장할 수 있다. 예를 들어, 비트 라인들(BL1, BL2, BL3, BL4)은 금속층을 포함할 수 있다.
전술한 비휘발성 메모리 소자는 다음과 같은 구조적인 장점을 가질 수 있다.
첫째, 저항층들(112, 114, 116, 118)과 채널 영역들(104)의 접촉 면적을 매우 작게 할 수 있다. 예를 들어, 저항층들(112, 114, 116, 118)이 상전이 저항체를 포함하는 경우, 채널 영역들(104)과 접촉하는 부근에서만 상변화가 일어나기 때문에, 상변화 영역을 감소시킬 수 있어 전류 밀도를 크게 증가시킬 수 있다. 따라서, 적은 동작 전류로 상변화 영역에 상변화에 필요한 만큼의 전류 밀도를 공급할 수 있다. 종래 상전이 메모리 소자에서 상변화 영역의 크기는 103 내지 104 nm2 부근이다. 하지만, 본 발명의 실시예에서, 채널 영역(104)은 약 1-2 nm의 두께와 약 100 nm 부근의 폭을 가질 수 있으므로, 약 100-200 nm2의 면적을 가질 수 있다. 따라서, 종래보다, 상변화 영역의 크기를 대폭 축소시킬 수 있으므로, 동작 전류, 예컨대 리셋 전류를 약, 1/10 이하로 감소시킬 수 있다.
둘째, 비휘발성 메모리 소자의 집적도를 높일 수 있다. 즉, 종래에는 제어 소자와 전극 구조가 별도로 나란하게 형성되었지만, 본 발명에 따른 비휘발성 메모리 소자는 제어 소자와 전극 구조가 통합된 구조를 갖는다. 즉, 채널 영역(104)이 상부 전극의 역할을 수행하고, 저항층들(122, 124, 126, 128)이 다른 도전층을 개 재하지 않고 채널 영역(104)과 직접 접촉한다. 따라서, 종래의 제어 소자의 형성 면적으로 전체 비휘발성 메모리 소자를 형성할 수 있고, 그 결과 집적도가 높아질 수 있다.
이하에서는 전술한 비휘발성 메모리 소자의 동작 특성을 설명한다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작을 보여주는 회로도이고, 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작을 보여주는 단면도이다.
도 5를 참조하면, 프로그램 동작에서 선택된 두 단위셀들(C21, C23)의 저항 노드들(R1, R2)에 데이터가 저장된다. 예를 들어, 제 2 워드 라인(WL2)에 턴-온 전압을 인가하여, 제 2 열에 배열된 단위셀들(C21, C22, C23)의 제어 소자(CT)를 모두 턴-온 시킨다. 그리고, 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2) 사이 및 제 3 비트 라인(BL3) 및 제 4 비트 라인(BL4)의 사이에 프로그램 전압을 인가함으로써, 선택된 단위셀들(C21, C23)에 제 1 및 제 2 전류(I1, I2)의 흐름을 각각 유도한다. 이에 따라, 선택된 단위셀들(C21, C23)의 저항 노드들(R1, R2)의 저항 상태가 변화될 수 있다. 이러한 프로그램 전압은 저항 노드들(R1, R2)의 종류에 따라서 적절하게 선택될 수 있다.
도 6을 참조하면, 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2) 사이에 제 1 전류(I1)가 유도됨에 따라, 제 1 저항층(122)의 우측 부분 및 제 2 저항층(124)의 좌측 부분의 저항 상태가 변화될 수 있다. 마찬가지로, 제 3 비트 라인(BL3) 및 제 4 비트 라인(BL4) 사이에 제 2 전류(I2)가 유도됨에 따라, 제 3 저항층(126)의 우 측 부분 및 제 4 저항층(128)의 좌측 부분의 저항 상태가 변화될 수 있다.
인접하는 비트 라인들(BL1, BL2, BL3, BL4)중 두 개에 순차적으로 프로그램 전압을 인가함으로써 전술한 프로그램 동작을 전체적으로 또는 선택적으로 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 플래시 지우기 동작을 보여주는 회로도이고, 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 플래시 지우기 동작을 보여주는 단면도이다.
도 7을 참조하면, 플래시 지우기 동작에서 제 2 열에 배열된 복수의 단위셀들(C21, C22, C23)의 저항 노드들(R1, R2)에 저장된 데이터가 일시에 지워질 수 있다. 비록 도 7에는 세 개의 단위셀들(C21, C22, C23)이 도시되었지만, 더 많은 단위셀들이 한번에 지워질 수도 있다.
보다 구체적으로 보면, 제 2 워드 라인(WL2)에 턴-온 전압을 인가하여, 제 2 열에 배열된 단위셀들(C21, C22, C23)의 제어 소자(CT)를 모두 턴-온 시킨다. 이어서, 제 2 열에 배열된 단위셀들(C21, C22, C23)의 가장자리에 배열된 제 1 비트 라인(BL1) 및 제 4 비트 라인(BL4) 사이에 지우기 전압을 인가한다. 이에 따라, 제 2 열에 배열된 단위셀들(C21, C22, C23)에 제 3 전류(I3)가 유도되고, 그 결과 제 1 저항 노드(R1) 및 제 2 저항 노드(R2)에 저장된 데이터가 지워질 수 있다. 지우기 전압은 지우고자 하는 단위셀들의 수에 비례한다. 이 경우, 낮은 동작 전류로 복수의 단위셀들(C21, C22, C23)을 한번에 지울 수 있다.
도 8을 참조하면, 제 1 비트 라인(BL1) 및 제 4 비트 라인(BL4) 사이에 제 3 전류(I3)가 유도됨에 따라서, 저항층들(122, 124, 126, 128)에 저장된 데이터가 모두 한번에 지워질 수 있다.
전술한 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작 방법은 고속도의 플래시 지우기 속도를 갖는다. 따라서, 비휘발성 메모리 소자의 동작 속도가 높아질 수 있다.
한편, 본 발명의 다른 실시예에서, 비휘발성 메모리 소자는 멀티-비트로 동작될 수도 있다. 이 경우, 제 1 저항 노드(도 5의 R1) 및 제 2 저항 노드(도 5의 R2)에 프로그램 정도를 달리함으로써, 멀티-비트 동작을 구현할 수 있다. 예를 들어, 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2) 사이의 전류 방향을 바꾸어서, 제 1 저항 노드(R1) 및 제 2 저항 노드(R2)의 프로그램 정도를 달리할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 구조를 보여주는 사시도이다. 도 9의 비휘발성 메모리 소자는 도 2 및 도 3의 비휘발성 메모리 소자를 단위층 구조로 할 때, 복수개의 단위층 구조를 적층한 구조를 갖는다. 따라서, 도 9의 비휘발성 메모리 소자에서 단위층의 구조는 도 2 및 도 3의 설명을 참조할 수 있고, 중복되는 설명은 생략한다.
도 9를 참조하면, 복수의 단위층 구조들(100a, 100b, 100c, 100d)이 순차로 적층되어 있다. 제 1 단위층 구조(100a)의 반도체 기판(102a)은 실리콘 웨이퍼 또는 게르마늄 웨이퍼를 포함할 수 있다. 반면, 제 2 내지 제 4 단위층 구조들(100b, 100c, 100d)의 반도체 기판들(102b, 102c, 102d)은 금속-절연체 천이 물질을 각각 포함할 수 있다. 이에 따라서, 제 2 내지 제 4 층의 반도체 기판들(102b, 102c, 102d)을 물질막 증착법을 이용하여 용이하게 형성할 수 있다. 반도체 기판들(102a, 102b, 102c, 102d)은 절연막(135)에 의해 서로 절연될 수 있다.
이러한 단위층 구조들(100a, 100b, 100c, 100d)의 적층 구조는 통상적인 단층 구조에 비해서 높은 집적도를 가질 수 있다. 나아가, 단위층 구조들(100a, 100b, 100c, 100d)의 채널 영역(104)을 서로 연결하고 게이트 전극(132)들을 서로 연결하여, 동일한 면적의 반도체 기판(102a) 상에 형성되는 단위셀들의 수를 실질적으로 늘릴 수도 있다.
도 10 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 10을 참조하면, 반도체 기판 표면 부근에 예비 채널 영역(104')을 형성한다. 이어서, 반도체 기판(102) 상에 반도체 기판의 소정 부분(152)을 노출하는 마스크 패턴(150)을 형성한다. 예를 들어, 실리콘 산화막(미도시)을 형성한 후, 포토리소그래피 및 식각 기술을 이용하여 마스크 패턴(150)을 형성할 수 있다.
도 11을 참조하면, 마스크 패턴(150)으로부터 노출된 반도체 기판 부분(도 10의 152)을 식각하여 복수의 트렌치들(155)을 형성한다. 예를 들어, 마스크 패턴(150)을 식각 보호막으로 하여 건식 식각을 이용하여 트렌치들(155)을 형성할 수 있다. 이에 따라, 예비 채널 영역(104')은 분리되어 복수의 채널 영역들(104)을 정의한다.
도 12를 참조하면, 트렌치들(155)의 바닥 부근에 채널 영역들보다 깊게 도전층(미도시)을 형성함으로써, 복수의 매몰 전극들(112, 114)을 형성한다. 예를 들 어, 트렌치들(155)의 바닥 부근의 반도체 기판(102)에 불순물을 도핑하여 도전층을 형성할 수 있다. 다른 예로, 트렌치들(155)의 바닥 부근의 반도체 기판(102) 상에 금속층 또는 금속 실리사이드층을 형성하여 도전층을 형성할 수 있다. 이 경우, 채널 영역을 노출하는 트렌치들(155)의 측벽 부근에 금속층 또는 금속 실리사이드층이 형성되지 않도록, 도전층의 형성 전에 트렌치들(155) 측벽에 스페이서 절연막(미도시)을 형성할 수도 있다.
도 13을 참조하면, 매몰 전극들(112, 114) 상에 복수의 저항층들(122, 124)을 형성한다. 저항층들(122, 124)은 채널 영역들의 단부와 연결되도록 형성된다. 예를 들어, 트렌치들(155)을 매립하도록 매몰 전극들(112, 114) 상에 저항층 물질을 형성하고, 이를 평탄화함으로서 저항층들(122, 124)을 형성할 수 있다.
도 14를 참조하면, 반도체 기판(102) 상에 게이트 절연막(130)을 형성한다. 예를 들어, 게이트 절연막(130)은 채널 영역 상에 형성되고, 저항층들(122, 124)을 가로질러 신장될 수 있다.
이어서., 게이트 절연막(130) 상에 게이트 전극(132)을 형성한다. 게이트 전극(132)은 저항층들(122, 124)을 가로질러 신장될 수 있고, 복수의 라인들로 패터닝될 수 있다.
도 15를 참조하면, 게이트 전극(132) 상에 층간 절연막(160)을 형성한다. 예를 들어, 층간 절연막(160)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 이어서, 층간 절연막(160) 상에 복수의 비트 라인들(BL1, BL2)을 형성한다. 예를 들어, 비트 라인들(BL1, BL2)은 게이트 전극(132)과는 다른 방향, 예컨대 매몰 전극들(112, 114)과 평행한 방향으로 신장할 수 있다. 보다 구체적으로 보면, 금속층(미도시)을 층간 절연막(160) 상에 형성한 후, 이를 패터닝함으로써 비트 라인들(BL1, BL2)을 형성할 수 있다.
이러한 비휘발성 메모리 소자의 제조 방법은 제어 소자와 전극 구조를 동시에 형성할 수 있다. 따라서, 제조 단계에서 높은 비용을 차지하는 포토리소그래피 단계의 수를 줄일 수 있고, 그 결과 제조 비용을 줄일 수 있다. 또한, 전술한 비휘발성 메모리 소자의 제조 방법은 종래의 제조 기술을 그대로 이용할 수 있다. 따라서, 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 높은 경제성을 가질 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는, 저항층들과 채널 영역들의 접촉 면적을 매우 작게 할 수 있다. 따라서, 적은 동작 전류로 상변화 영역에 상변화에 필요한 만큼의 전류 밀도를 공급할 수 있다. 예를 들어, 리셋 전류를 종래보다 약, 1/10 이하로 감소시킬 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 높은 집적도를 가질 수 있다. 즉, 종래에는 제어 소자와 전극 구조가 별도로 나란하게 형성되었지만, 본 발명에 따른 비휘발성 메모리 소자는 제어 소자와 전극 구조가 통합된 구조를 갖는다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작 방법은 고속도의 플래시 지우기 속도를 갖는다. 따라서, 비휘발성 메모리 소자의 동작 속도가 높아질 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 제어 소자와 전극 구조를 동시에 형성할 수 있다. 따라서, 제조 단계에서 높은 비용을 차지하는 포토리소그래피 단계의 수를 줄일 수 있고, 그 결과 제조 비용을 줄일 수 있다.

Claims (32)

  1. 반도체 기판;
    상기 반도체 기판의 표면 부근에 각각 형성되고, 가변 저항 상태를 저장하는 복수의 저항층들;
    상기 복수의 저항층들 아래의 상기 반도체 기판 부분에 각각 형성되고, 상기 복수의 저항층들과 각각 연결된 복수의 매몰 전극들;
    인접하는 상기 복수의 저항층들 사이를 연결하고 인접하는 상기 복수의 하부 전극들을 연결하지 않도록, 상기 반도체 기판의 표면 부근에 형성된 복수의 채널 영역들;
    상기 반도체 기판의 채널 영역 상의 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 복수의 저항층들 상을 가로질러 신장하는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 저항층들은 양단에 인가된 전압에 따라 그 저항 상태가 달라지는 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 저항층들은 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO으로 이루어진 군에서 선택된 적어도 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 게이트 절연막은 상기 복수의 저항층들 상을 가로지르도록 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 복수의 매몰 전극들과 각각 연결된 복수의 비트 라인들을 상기 반도체 기판 상에 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서, 상기 복수의 비트 라인들은 상기 게이트 전극과 다른 방향으로 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 5 항에 있어서, 상기 복수의 비트 라인들은 상기 게이트 전극 상에 층간 절연막을 개재하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 복수의 매몰 전극은 상기 반도체 기판의 일 부분을 불순물로 도핑하여 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 반도체 기판은 제 1 도전형의 불순물로 도핑되고, 상기 복수의 매몰 전극은 제 2 도전형의 불순물로 도핑하여 각각 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서, 상기 반도체 기판은 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 금속-절연막 천이 물질로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서, 상기 복수의 매몰 전극들은 금속층 또는 금속 실리사이드층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항의 비휘발성 메모리 소자의 동작 방법으로서,
    상기 복수의 저항층들 중 인접하는 두 저항층들에 데이터를 저장하는 프로그램 단계; 및
    상기 복수의 저항층들 중 소정의 개수의 저항층들에 저장된 데이터를 동시에 지우는 플래시 지우기 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  13. 제 12 항에 있어서, 상기 프로그램 단계는,
    상기 게이트 전극에 턴-온 전압을 인가하는 단계; 및
    상기 인접하는 두 저항층들과 연결된 매몰 전극들 사이에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  14. 제 12 항에 있어서, 상기 플래시 지우기 단계는,
    상기 게이트 전극에 턴-온 전압을 인가하는 단계; 및
    상기 소정의 개수의 저항층들 중 양쪽 가장자리에 있는 두 저항층들에 연결된 매몰 전극들 사이에 지우기 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  15. 반도체 기판의 표면 부근에 복수의 채널 영역들을 한정하는 단계;
    상기 복수의 채널 영역들 사이의 상기 반도체 기판 내에, 상기 복수의 채널 영역들보다 깊게 복수의 매몰 전극을 형성하는 단계;
    상기 복수의 매몰 전극들 상에, 상기 복수의 채널 영역들의 단부와 연결되도록 가변 저항 상태를 저장하는 복수의 저항층들을 각각 형성하는 단계;
    상기 반도체 기판의 채널 영역들 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에, 상기 복수의 저항층들 상을 가로질러 신장하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 복수의 매몰 전극들을 형성하는 단계는,
    상기 복수의 채널 영역들 사이의 상기 반도체 기판 부분을 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴으로부터 노출된 상기 반도체 기판 부분을 식각하여 복수의 트렌치를 형성하는 단계; 및
    상기 복수의 트렌치의 바닥 부근에 상기 복수의 채널 영역들 보다 깊게 복수의 도전층들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 복수의 도전층들을 형성하는 단계는 상기 복수의 트렌치들 바닥 부근의 상기 반도체 기판 부분에 불순물을 도핑하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 복수의 도전층들을 형성하는 단계는 상기 복수의 트렌치들 바닥 부근의 상기 반도체 기판 부분 상에 금속층 또는 금속 실리사이드층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 16 항에 있어서, 상기 복수의 저항층들을 형성하는 단계는, 상기 복수의 도전층들 상에, 상기 복수의 채널 영역들의 단부와 연결되도록 상기 복수의 트렌치를 매립하는 복수의 저항층 형성 물질을 형성하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 15 항에 있어서, 상기 제 1 및 제 2 저항층들은 양단에 인가된 전압에 따라 그 저항 상태가 달라지고, Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO으로 이루어진 군에서 선택된 적어도 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  21. 제 15 항에 있어서, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에, 상기 복수의 매몰 전극들과 각각 연결된 복수의 비트 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 제 15 항에 있어서, 상기 반도체 기판은 임계 전압 이상이 인가된 경우에만 전기 전도성을 나타내는 금속-절연막 천이 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 게이트, 소오스 및 드레인을 포함하는 제어 소자;
    일단이 상기 제어 소자의 소오스에 연결되고, 가변 저항 상태를 저장할 수 있는 제 1 저항 노드; 및
    일단이 상기 제어 소자의 드레인에 연결되고, 가변 저항 상태를 저장할 수 있는 제 2 저항 노드를 각각 포함하고, 매트릭스 형태로 배열된 복수의 단위셀들;
    상기 복수의 단위셀들 중 같은 행에 배열된 단위셀들의 상기 제어 소자의 게이트에 공통으로 연결되도록, 복수의 행들로 배치된 복수의 워드 라인들; 및
    상기 복수의 단위셀들 중 인접하는 두 열들에 배열된 단위셀들의 인접하는 상기 제 1 저항 노드의 다른 단 및 상기 제 2 저항 노드의 다른 단에 공통으로 연결되도록, 복수의 열들로 배열된 복수의 비트 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제 23 항에 있어서, 상기 제 1 및 제 2 저항 노드들은 양단에 인가된 전압에 따라 그 저항 상태가 달라지는 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제 24 항에 있어서, 상기 제 1 및 제 2 저항 노드들은 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO막들로 이루어진 군에서 선택된 적어도 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 제 23 항에 있어서, 상기 제어 소자는 모스 전계효과 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 소자.
  27. 제 23 항에 있어서, 상기 복수의 단위셀들 중 같은 행에 배열된 인접한 두 단위셀들의 인접한 상기 제 1 저항 노드의 다른 단 및 상기 제 2 저항 노드의 다른 단은 서로 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  28. 복수의 단위층 구조들이 복수의 층으로 적층된 것으로서, 상기 복수의 단위층 구조들의 각각은,
    반도체 기판;
    상기 반도체 기판의 표면 부근에 각각 형성되고, 가변 저항 상태를 저장하는 복수의 저항층들;
    상기 복수의 저항층들 아래의 상기 반도체 기판 부분에 각각 형성되고, 상기 복수의 저항층들과 각각 연결된 복수의 매몰 전극들;
    인접하는 상기 복수의 저항층들 사이를 연결하고 인접하는 상기 복수의 하부 전극들을 연결하지 않도록, 상기 반도체 기판의 표면 부근에 형성된 복수의 채널 영역들;
    상기 반도체 기판의 채널 영역 상의 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 상기 복수의 저항층들 상을 가로질러 신장하는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  29. 제 28 항에 있어서, 상기 복수의 단위층 구조들 각각의 상기 제 1 및 제 2 저항층들은 양단에 인가된 전압에 따라 그 저항 상태가 달라지는 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  30. 제 29 항에 있어서, 상기 복수의 단위층 구조들 각각의 상기 제 1 및 제 2 저항층들은 Nb2O5, Cr 도핑된 SrTiO3, ZrOx, GST(GeSbxTey), NiO, ZnO, TiO2 및 HfO으로 이루어진 군에서 선택된 적어도 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  31. 제 28 항에 있어서, 상기 복수의 단위층 구조들 중 제 1 층의 단위층 구조의 상기 반도체 기판은 실리콘 웨이퍼를 포함하고, 제 2 층 이상의 단위층 구조들의 상기 반도체 기판은 금속-절연체 천이 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  32. 제 28 항에 있어서, 상기 복수의 단위층 구조들의 상기 반도체 기판들은 서로 연결되고, 상기 복수의 단위층 구조들의 상기 게이트 전극들은 서로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
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