CN104424108B - 写操作方法及装置 - Google Patents

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Abstract

本发明实施例提供一种写操作方法及装置。该方法包括：根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。因此，写入延时较小的待写差异比特，有效地提高数据写操作的效率。

Description

写操作方法及装置
技术领域
本发明实施例涉及通信技术领域，并且更具体地，涉及写操作方法及装置。
背景技术
为了提高写操作的效率，现有技术的写操作方案中，会增加一个编码处理，比较待写数据中0和1的个数，确定是否将待写数据取反后写入存储信息，相应地，在读操作过程，将写入的数据取反后读出。例如，如果写比特1的时间大于写比特0的时间且待写数据中1的个数大于0的个数，则将待写数据取反后写入。
但是，仅从待写数据中的0和1个数来确定写操作方案具有一定的局限性。以PCM（Phase Change Memory，相变存储）存储芯片为例，由于写比特0的瞬时电流大而写比特1的瞬时电流小，因此分两阶段写操作（写比特0阶段和写比特1阶段）过程中，在写比特1阶段时可以有更多的位并发的写比特1。这样，仅从写比特0和写比特1的个数来判断并不能有效地提高写操作的效率。
发明内容
本发明实施例提供一种写操作方法及装置，有效地提高写操作的效率。
第一方面，提供了一种写操作方法，该方法包括：根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。
结合第一方面，在第一方面的另一种实现方式中，所述分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时，包括：
根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；
所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，确定的所述写入所述第一差异比特的延时为T1：确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A1表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述存储芯片为相变PCM存储芯片。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；
所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，确定的所述写入所述第一差异比特的延时为T1：确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；
所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，确定的所述写入所述第一差异比特的延时为T1：确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，A1表示可并行写入0的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第一方面或其上述实现方式中的任一种实现方式，在第一方面的另一种实现方式中，如果所述第二差异比特的延时等于所述第一差异比特的延时，则将所述第一差异比特写入存储芯片或者将所述第二差异比特写入存储芯片。
第二方面，提供了一种写操作装置，该装置包括：确定单元，用于根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反，并且分别确定写入所述确定单元确定的所述第一差异比特的延时和写入所述确定单元确定的所述第二差异比特的延时；写入单元，如果所述确定单元确定的写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果所述确定单元确定的写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。
结合第二方面，在第二方面的另一种实现方式中，所述确定单元具体用于：根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元具体用于：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A1表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述存储芯片为相变PCM存储芯片。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元具体用于：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元具体用于：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，A1表示可并行写入0的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
结合第二方面或其上述实现方式中的任一种实现方式，在第二方面的另一种实现方式中，所述写入单元还用于：如果所述确定单元确定的所述第二差异比特的延时等于所述第一差异比特的延时，则将所述第一差异比特写入存储芯片或者将所述第二差异比特写入存储芯片。
本发明实施例根据第一数据和与待写地址对应的原数据确定第一差异比特，并根据第二数据和与待写地址对应的原数据确定第二差异比特，其中第二数据为第一数据的取反。通过确定并比较写入第一差异比特的延时和写入第二差异比特的延时，将延时较小的待写差异比特写入存储芯片，从而有效地提高数据写操作的效率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的写操作方法的流程图。
图2是本发明一个实施例的PCM存储芯片的示意图。
图3是本发明一个实施例的写操作方法的过程的示意性流程图。
图4是本发明一个实施例的写操作装置的结构框图。
图5是本发明另一个实施例的写操作装置的结构框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明一个实施例的写操作方法的流程图。图1的方法由写操作装置（如存储芯片）执行。
101，根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和与待写地址对应的原数据确定待写的第二差异比特，其中第二数据为第一数据的取反。
根据本发明的实施例，可以将第一数据与原数据进行比较，得到第一数据中与原数据不同的比特，即第一差异比特，并且将第二数据与原数据地进行比较，得到第二数据中与原数据不同的比特，即第二差异比特。
102，分别确定写入第一差异比特的延时和写入第二差异比特的延时。
例如，写入第一差异比特的延时指将第一差异比特写入待写地址所花费的时间。写入第二差异比特的延时指将第二差异比特写入待写地址所花费的时间。第一差异比特可以为一个或多个比特，第二差异比特可以为一个或多个比特。
103，如果写入第一差异比特的延时大于写入第二差异比特的延时，则将第二差异比特写入存储芯片，如果写入第二差异比特的延时大于写入第一差异比特的延时，则将第一差异比特写入存储芯片。换句话说，可以选择第一差异比特和第二差异比特中写入延时较小的差异比特写入存储芯片中。
本发明实施例根据第一数据和与待写地址对应的原数据确定第一差异比特，并根据第二数据和与待写地址对应的原数据确定第二差异比特，其中第二数据为第一数据的取反。通过确定并比较写入第一差异比特的延时和写入第二差异比特的延时，将延时较小的待写差异比特写入存储芯片，从而有效地提高数据写操作的效率。
需要说明的是，存储芯片可以是PCM（Phase Change Memory，相变存储）存储芯片，也可以是其它材料的存储芯片，如DRAM（Dynamic Random Access Memory，动态随机存取存储），应理解，本发明实施例对存储芯片的材料并不限定。
根据本发明的实施例，在102中，可以根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
写比特0的时间是指写入每个比特0所花费的时间，写比特1的时间是指写入每个比特1所花费的时间。例如，当存储芯片为PCM时，由于写比特0的电流大于写比特1的电流，因此，可以在实现写操作时，可以并行发送多个1，或者并行发送1的个数大于并行发送0的个数，只要并行发送的多个比特时存储芯片的总电流不超过最大电流即可。
可选地，作为一个实施例，在102中，可以根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时；并根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及第二差异比特中比特0的数目和比特1的数目，确定写入所述第二差异比特的延时。
具体地，确定的写第一差异比特的延时为T1：
确定的写入第二差异比特的延时为T2：
其中，N10表示第一差异比特中比特0的数目，N11表示第一差异比特中比特1的数目，N20表示第二差异比特中比特0的数目，N21表示第二差异比特中比特1的数目，A1表示可并行写入1的数目，例如，A1为大于等于2的整数，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
具体地，当存储芯片为PCM存储芯片时，由于PCM存储芯片写比特0的瞬时电流大而写比特1的瞬时电流小，因此分两阶段写操作（写比特0阶段和写比特1阶段）过程中，在写比特1阶段时可以有更多的位并发的写比特1。因此，可以采用上述（1）式和（2）式来分别确定写入第一差异比特和第二差异比特的时延。
在另一种可能的实现方式下，可以根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及第一差异比特中比特0的数目和比特1的数目，确定所述写入第一差异比特的延时；并根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。
具体地，确定的写入第一差异比特的延时为T1：
确定的写入第二差异比特的延时为T2：
其中，N10表示第一差异比特中比特0的数目，N11表示第一差异比特中比特1的数目，N20表示第二差异比特中比特0的数目，N21表示第二差异比特中比特1的数目，A0表示可并行写入1的数目，例如，A0为大于等于2的整数，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
在又一种可能的实现方式下，当可并行写入0和1时，可以根据可并行写入0的数目、可并行写入1的数目、写比特0的时间和写比特1的时间、以及第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时；并根据可并行写入0的数目，可并行写入1的数目，写比特0的时间和写比特1的时间，以及第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。
具体地，确定的写第一差异比特的延时为T1：
确定的写入第二差异比特的延时为T2：
其中，N10表示第一差异比特中比特0的数目，N11表示第一差异比特中比特1的数目，N20表示第二差异比特中比特0的数目，N21表示第二差异比特中比特1的数目，A0表示可并行写入1的数目，A1表示可并行写入0的数目，例如，A0和A1均为大于等于2的整数，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
应当理解的是，上述确定待写差异比特延时的其它等价表示方式均落入本发明的保护范围内，例如，上述公式（1）也可以等价地表示为：
可选地，如果在步骤102确定的第二差异比特的延时等于第一差异比特的延时，则可以将第一差异比特写入存储芯片或者将第二差异比特写入存储芯片。本发明实施例对此并不限定。
下面以PCM存储芯片为例结合图2的示意图和图3的流程图进行说明，应理解，本发明实施例并不限于。对于PCM存储芯片而言，写比特0需要的瞬时电流大、时间短，写比特1需要的瞬时电流小但时间长，读脉冲所需的电流和时间都要比写比特0和写比特1的少。因此，在写比特1阶段时，可以采用并发写比特1的方式。如图2所示，PCM存储芯片包括缓存区（buffer）、预判电路、读写控制电路和存储块。缓存区用于寄存写入和读出的数据，预判电路，预判电路用于待写差异比特的延时预判，具体可以包括用于确定待写差异比特的比较电路和用于确定待写差异比特延时的延时确定电路，读写控制电路用于控制存储块的读写操作。PCM存储芯片从I/O接口接收到CPU（Central Processing Unit，中央处理器）的读或写操作命令，进行读或写操作。
步骤301，预判电路（具体可以是比较电路）将缓存区寄存的第一数据与待写地址对应的原数据进行比较得到第一差异比特，并将缓存区寄存的第一数据取反后得到的第二数据与待写地址对应的原数据进行比较得到第二差异比特。
步骤302，预判电路（具体可以是延时确定电路）确定写入第一差异比特的延时，并确定写入第二差异比特的延时。
具体地，分别采用上述公式（1）和（2）确定写入（也称为“传输”）第一差异比特的延时T1和写入第二差异比特的延时T2。
步骤303，读写控制电路将延时较小的待写差异比特写入存储块。
当T1大于T2时，读写控制电路将第二差异比特写入存储块；当T1小于T2时，读写控制电路将第一差异比特写入存储块；当T1等于T2时，读写控制电路可以将第一差异比特写入存储块或者将第二差异比特写入存储块。
可选地，当写入的是第二差异比特，读出时，需要取反后读出。
基于上述技术方案，通过确定并比较写入第一差异比特的延时和写入第二差异比特的延时，将延时较小的待写差异比特写入存储芯片，从而有效地提高数据写操作的效率。
图4是本发明一个实施例的写操作装置的结构框图。图4的写操作装置400包括确定单元401和写入单元401。
确定单元401，用于根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，根据第二数据和与待写地址对应的原数据确定待写的第二差异比特，其中第二数据为第一数据的取反，并且分别确定写入确定单元401确定的第一差异比特的延时和写入确定单元401确定的第二差异比特的延时。
写入单元402，如果确定单元401确定的写入第一差异比特的延时大于写入第二差异比特的延时，则将第二差异比特写入存储芯片，如果确定单元401确定的写入第二差异比特的延时大于写入第一差异比特的延时，则将第一差异比特写入存储芯片。
需要说明的是，存储芯片可以是PCM存储芯片，也可以是其它材料的存储芯片，如DRAM，应理解，本发明实施例对存储芯片的材料并不限定。
写操作装置400可实现图1-图3的实施例，因此为避免重复，不再详细描述。
可选地，作为一个实施例，确定单元401可以具体用于：根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时。并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。
可选地，在一种可能的实现方式下，确定单元401可以具体用于：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及确定单元401确定的第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时，并根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及确定单元401确定的第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。具体地，确定单元401确定的写入第一差异比特的延时如上述（1）式，确定单元401确定的写入第二差异比特的延时如上述（2）式。
具体地，当存储芯片为PCM存储芯片时，由于PCM存储芯片写比特0的瞬时电流大而写比特1的瞬时电流小，因此分两阶段写操作（写比特0阶段和写比特1阶段）过程中，在写比特1阶段时可以有更多的位并发的写比特1。因此，可以采用上述（1）式和（2）式来分别确定写入第一差异比特和第二差异比特的时延。
在另一种可能的实现方式下，确定单元401可以具体用于：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及确定单元401确定的第一差异比特中比特0的数目和比特1的数目，确定写入所述第一差异比特的延时，并根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及确定单元401确定的第二差异比特中比特0的数目和比特1的数目，确定写入所述第二差异比特的延时。具体地，确定单元401确定的写入第一差异比特的延时如上述（3）式，确定单元401确定的写入第二差异比特的延时如上述（4）式。
在又一种可能的实现方式下，确定单元401可以具体用于：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及确定单元401确定的第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时，并根据可并行写入0的数目，可并行写入1的数目，写比特0的时间和写比特1的时间，以及确定单元401确定的第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。具体地，确定单元401确定的写入第一差异比特的延时如上述（5）式，确定单元401确定的写入第二差异比特的延时如上述（6）式。
可选地，写入单元402还可以用于：如果确定单元401确定的第二差异比特的延时等于第一差异比特的延时，则可以将第一差异比特写入存储芯片或者将第二差异比特写入存储芯片。本发明实施例对此并不限定。
本发明实施例根据第一数据和与待写地址对应的原数据确定第一差异比特，并根据第二数据和与待写地址对应的原数据确定第二差异比特，其中第二数据为第一数据的取反。通过确定并比较写入第一差异比特的延时和写入第二差异比特的延时，将延时较小的待写差异比特写入存储芯片，从而有效地提高数据写操作的效率。
本发明实施例进一步给出实现上述方法实施例中各步骤及方法的装置实施例。图5是本发明又一个实施例的写操作装置的结构框图，在该实施例中，设备500包括处理器501和存储器502。处理器501控制写操作装置500的操作，处理器501还可以称为CPU。存储器502可以包括只读存储器和随机存取存储器，并向处理器501提供指令和数据。存储器502的一部分还可以包括非易失行随机存取存储器（NVRAM）。处理器501和存储器502通过总线系统510耦合在一起，其中总线系统510除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图中将各种总线都标为总线系统510。
上述本发明实施例揭示的方法可以应用上述的写操作装置500。其中，处理器501可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器501中的硬件的集成逻辑电路或者软件形式的指令完成。
在本发明实施例中，存储芯片根据处理器501通过调用存储器502存储的操作指令（该操作指令可存储在操作系统中），执行如下操作：
根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和与待写地址对应的原数据确定待写的第二差异比特，其中第二数据为第一数据的取反；分别确定写入第一差异比特的延时和写入第二差异比特的延时；如果写入第一差异比特的延时大于写入第二差异比特的延时，则将第二差异比特写入存储芯片，如果写入第二差异比特的延时大于写入第一差异比特的延时，则将第一差异比特写入存储芯片。
需要说明的是，存储芯片可以是PCM存储芯片，也可以是其它材料的存储芯片，如DRAM，应理解，本发明实施例对存储芯片的材料并不限定。
写操作装置500可实现图1-图3的实施例，因此为避免重复，不再详细描述。
可选地，作为一个实施例，处理器501可以具体用于：根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时。并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。
可选地，在一种可能的实现方式下，处理器501具体用于：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及确定的第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时，并根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及确定的第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。具体地，处理器501确定的写入第一差异比特的延时如上述（1）式，处理器501确定的写入第二差异比特的延时如上述（2）式。
具体地，当存储芯片为PCM存储芯片时，由于PCM存储芯片写比特0的瞬时电流大而写比特1的瞬时电流小，因此分两阶段写操作（写比特0阶段和写比特1阶段）过程中，在写比特1阶段时可以有更多的位并发的写比特1。因此，可以采用上述（1）式和（2）式来分别确定写入第一差异比特和第二差异比特的时延。
在另一种可能的实现方式下，处理器501可以具体用于：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及确定的第一差异比特中比特0的数目和比特1的数目，确定写入所述第一差异比特的延时，并根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及确定的第二差异比特中比特0的数目和比特1的数目，确定写入所述第二差异比特的延时。具体地，处理器501确定的写入第一差异比特的延时如上述（3）式，处理器501确定的写入第二差异比特的延时如上述（4）式。
在又一种可能的实现方式下，处理器501具体用于：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及确定的第一差异比特中比特0的数目和比特1的数目，确定写入第一差异比特的延时，并根据可并行写入0的数目，可并行写入1的数目，写比特0的时间和写比特1的时间，以及确定的第二差异比特中比特0的数目和比特1的数目，确定写入第二差异比特的延时。具体地，处理器501确定的写入第一差异比特的延时如上述（5）式，处理器501确定的写入第二差异比特的延时如上述（6）式。
可选地，处理器501还可以用于：如果确定的第二差异比特的延时等于第一差异比特的延时，则可以将第一差异比特写入存储芯片或者将第二差异比特写入存储芯片。本发明实施例对此并不限定。
本发明实施例根据第一数据和与待写地址对应的原数据确定第一差异比特，并根据第二数据和与待写地址对应的原数据确定第二差异比特，其中第二数据为第一数据的取反。通过确定并比较写入第一差异比特的延时和写入第二差异比特的延时，将延时较小的待写差异比特写入存储芯片，从而有效地提高数据写操作的效率。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (20)

1.一种写操作方法，其特征在于，包括：
根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，并根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反；
分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时；
如果写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。
2.根据权利要求1所述的方法，其特征在于，所述分别确定写入所述第一差异比特的延时和写入所述第二差异比特的延时，包括：
根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
3.根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：
根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，
其中所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：
根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
4.根据权利要求3所述的方法，其特征在于，
确定的所述写入所述第一差异比特的延时为T1：
确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A1表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
5.根据权利要求1-4中的任一项所述的方法，其特征在于，所述存储芯片为相变PCM存储芯片。
6.根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：
根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；
所述根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：
根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
7.根据权利要求6所述的方法，其特征在于，
确定的所述写入所述第一差异比特的延时为T1：
确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
8.根据权利要求2所述的方法，其特征在于，所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，包括：
根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时；
所述根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时，包括：
根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
9.根据权利要求8所述的方法，其特征在于，
确定的所述写入所述第一差异比特的延时为T1：
确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，A1表示可并行写入0的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
10.根据权利要求1-4中的任一项所述的方法，其特征在于，所述方法还包括:
如果所述第二差异比特的延时等于所述第一差异比特的延时，则将所述第一差异比特写入存储芯片或者将所述第二差异比特写入存储芯片。
11.一种写操作装置，其特征在于，包括：
确定单元，用于根据第一数据和与待写地址对应的原数据确定待写的第一差异比特，根据第二数据和所述与待写地址对应的原数据确定待写的第二差异比特，其中所述第二数据为所述第一数据的取反，并且分别确定写入所述确定单元确定的所述第一差异比特的延时和写入所述确定单元确定的所述第二差异比特的延时；
写入单元，如果所述确定单元确定的写入所述第一差异比特的延时大于写入所述第二差异比特的延时，则将所述第二差异比特写入存储芯片，如果所述确定单元确定的写入所述第二差异比特的延时大于写入所述第一差异比特的延时，则将所述第一差异比特写入存储芯片。
12.根据权利要求11所述的装置，其特征在于，所述确定单元
具体用于：根据可并行写入比特的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入比特的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
13.根据权利要求12所述的装置，其特征在于，所述确定单元
具体用于：根据可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入1的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
14.根据权利要求13所述的装置，其特征在于，
所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A1表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
15.根据权利要求11-14中的任一项所述的装置，其特征在于，所述存储芯片为相变PCM存储芯片。
16.根据权利要求12所述的装置，其特征在于，所述确定单元
具体用于：根据可并行写入0的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入0的数目，写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
17.根据权利要求16所述的装置，其特征在于，
所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
18.根据权利要求12所述的装置，其特征在于，所述确定单元
具体用于：根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间、以及所述第一差异比特中比特0的数目和比特1的数目，确定所述写入所述第一差异比特的延时，并根据可并行写入0的数目和可并行写入1的数目、写比特0的时间和写比特1的时间，以及所述第二差异比特中比特0的数目和比特1的数目，确定所述写入所述第二差异比特的延时。
19.根据权利要求18所述的装置，其特征在于，
所述确定单元确定的所述写入所述第一差异比特的延时为T1：所述确定单元确定的所述写入所述第二差异比特的延时为T2：
其中，N10表示所述第一差异比特中比特0的数目，N11表示所述第一差异比特中比特1的数目，N20表示所述第二差异比特中比特0的数目，N21表示所述第二差异比特中比特1的数目，A0表示可并行写入1的数目，A1表示可并行写入0的数目，t0表示写比特0的时间，t1表示写比特1的时间，以及表示向上取整。
20.根据权利要求11-14中的任一项所述的装置，其特征在于，
所述写入单元还用于：如果所述确定单元确定的所述第二差异比特的延时等于所述第一差异比特的延时，则将所述第一差异比特写入存储芯片或者将所述第二差异比特写入存储芯片。
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