CN110364212B - 与断裂操作相关的熔丝断裂方法和半导体器件 - Google Patents

Abstract

本发明公开了一种与断裂操作相关的熔丝断裂方法和半导体器件。半导体器件包括：熔丝阵列电路，其包括多个熔丝单元阵列，并且被配置为基于熔丝单元阵列内的已断裂或未断裂的一个或更多个熔丝来输出熔丝数据；以及熔丝控制电路，其被配置为将所述熔丝数据与一个或更多个故障地址进行比较，以及当所述熔丝数据和所述故障地址指示所述熔丝数据与所述故障地址之间的差异时，重新执行用于所述熔丝单元阵列的断裂操作。

Description

与断裂操作相关的熔丝断裂方法和半导体器件

相关申请的交叉引用

本申请要求于2018年4月10日向韩国知识产权局提交的申请号为10-2018-0041457的韩国专利申请的优先权，其通过引用整体并入本文。

技术领域

本公开的实施例总体而言涉及半导体器件，更具体地，涉及与断裂操作有关的半导体器件。

背景技术

在半导体器件中，用于将故障存储单元修复为正常存储单元以允许芯片正常操作的修复技术通常分为两种方法。第一种方法是使用激光设备的熔丝切断方法。第二种方法是这样一种方法，其中将预定量的高电流施加到形成熔丝的材料，使得熔丝的材料断裂，结果熔丝的状态被电短路。

特别地，第二种方法，作为即使在完成将芯片组装到封装中之后也能够使用的方法，被称为电熔丝方法。在电熔丝方法中，由于可以在封装状态下将故障单元修复为正常单元，因此与使用激光设备的熔丝切断方法相比，电熔丝方法在芯片制造商中越来越受欢迎。

然而，在电熔丝方法中，引起的问题在于，由于材料可能不会通过一次断裂操作而完全断裂，因此由于熔丝可能回到断裂前的状态而可能出现故障并且可能引起可靠性问题。

发明内容

在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括：熔丝阵列电路，其包括多个熔丝单元阵列，并且被配置为基于根据内部地址断裂或未断裂而选择的熔丝单元阵列内的已断裂或未断裂的一个或更多个熔丝来输出熔丝数据。所述半导体器件可以包括：熔丝控制电路，其被配置为将所述熔丝数据与一个或更多个故障地址进行比较，以及当所述熔丝数据和所述故障地址指示所述熔丝数据与所述故障地址之间的差异时，重新执行用于所述熔丝单元阵列的断裂操作。

在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括：熔丝阵列电路，其包括第一熔丝单元阵列和第二熔丝单元阵列，并且被配置为根据所述第一熔丝单元阵列和所述第二熔丝单元阵列是否包括一个或更多个已断裂或未断裂的熔丝来输出第一熔丝数据和第二熔丝数据。所述半导体器件可以包括：熔丝控制电路，其被配置为顺序地比较所述第一熔丝数据和所述第二熔丝数据的逻辑电平与故障地址的逻辑电平，当所述第一熔丝数据的逻辑电平与所述故障地址的逻辑电平不同时重新执行用于与所述第一熔丝数据相对应的所述第一熔丝单元阵列的断裂操作，以及当所述第二熔丝数据的逻辑电平与所述故障地址的逻辑电平不同时重新执行用于与所述第二熔丝数据相对应的所述第二熔丝单元阵列的断裂操作。

在一个实施例中，可以提供一种熔丝断裂方法。所述熔丝断裂方法可以包括：执行根据用于多个熔丝单元阵列中的每个的一个或更多个熔丝是否断裂来输出熔丝数据的读取操作。所述熔丝断裂方法可以包括：将所述熔丝数据和故障地址进行比较，以及当所述熔丝数据的逻辑电平组合和所述故障地址的逻辑电平组合不同时，重新执行用于相对应的熔丝单元阵列的断裂操作。

附图说明

图1是示出根据一个实施例的半导体器件的配置的示例表示的框图。

图2是示出在图1中所示的熔丝控制电路中包括的控制电路的配置的示例表示的电路图。

图3是帮助解释图2中所示的控制电路的操作的表的示例表示。

图4是示出在图1中所示的熔丝控制电路中包括的检测电路的配置的示例表示的框图。

图5是示出在图1中所示的熔丝控制电路中包括的掩蔽信号发生电路的配置的示例表示的电路图。

图6是示出在图1中所示的熔丝控制电路中包括的断裂控制信号发生电路的配置的示例表示的电路图。

图7是示出在图1中所示的熔丝控制电路中包括的断裂信息发生电路的配置的示例表示的框图。

图8是示出在图7中所示的断裂信息发生电路中包括的断裂计数信号发生电路的配置的示例表示的电路图。

图9是示出在图7中所示的断裂信息输出电路中包括的输出控制信号发生电路的配置的示例表示的电路图。

图10是示出在图7中所示的断裂信息发生电路中包括的断裂信息锁存电路的配置的示例表示的电路图。

图11是帮助解释图7中所示的断裂信息发生电路的操作的时序图的示例表示。

图12是帮助解释根据一个实施例的熔丝断裂方法的流程图的示例表示。

图13是示出应用图1至图12中所示的半导体器件的电子系统的配置的示例表示的图。

具体实施方式

在下文中，将通过实施例的各种示例、参考附图在下面描述熔丝断裂方法和使用其的半导体器件。

各种实施例可以针对一种熔丝断裂方法和使用其的半导体器件，所述熔丝断裂方法能够检测断裂操作的结果并且在检测的结果是断裂操作未完成的情况下重新执行断裂操作。

根据实施例，通过检测断裂操作的结果和在检测的结果是断裂操作未完成的情况下重新执行断裂操作，可以确保熔丝断裂操作的可靠性。

此外，根据实施例，通过检测断裂操作的结果并将检测结果输出到外部，可以监测断裂操作。

参考图1，根据一个实施例的半导体器件可以包括存储器电路1、地址发生电路2、熔丝阵列电路3和熔丝控制电路4。

存储器电路1可以将数据DATA储存在根据外部地址ADD<1:N>而选择的存储单元MC中，以及可以将储存的数据DATA输出到外部。在写入操作中，存储器电路1可以将数据DATA储存在根据外部地址ADD<1:N>而选择的存储单元MC中。在读取操作中，存储器电路1可以将储存在根据外部地址ADD<1:N>而选择的存储单元MC中的数据DATA输出到外部。存储器电路1可以产生第一修复信息MRD1<1:M>，第一修复信息MRD1<1:M>包括已经出现故障的存储单元MC的位置信息。存储器电路1可以产生第二修复信息MRD2<1:M>，第二修复信息MRD2<1:M>包括已经出现故障的存储单元MC的位置信息。存储器电路1可以由包括一般的存储单元MC的易失性存储器件或非易失性存储器件实现。存储器电路1可以包括测试电路(未示出)，所述测试电路产生包括已经出现故障的存储单元MC的位置信息的第一修复信息MRD1<1:M>和第二修复信息MRD2<1:M>。第一修复信息MRD1<1:M>和第二修复信息MRD2<1:M>可以包括已经出现故障的不同的存储单元MC的位置信息。虽然示出了存储器电路1产生包括已经出现故障的两个存储单元MC的位置信息的第一修复信息MRD1<1:M>和第二修复信息MRD2<1:M>，但应注意，修复信息可以通过已经出现故障的存储单元MC的数量来产生。

地址发生电路2可以响应于锁存使能信号LCEN来从第一修复信息MRD1<1:M>产生第一内部地址至第八内部地址IADD<1:8>和第一故障地址至第八故障地址RADD<1:8>。地址发生电路2可以响应于锁存使能信号LCEN的第一脉冲来从第一修复信息MRD1<1:M>产生第一内部地址至第八内部地址IADD<1:8>。地址发生电路2可以响应于锁存使能信号LCEN的第二脉冲来从第一修复信息MRD1<1:M>产生第一故障地址至第八故障地址RADD<1:8>。地址发生电路2可以响应于锁存使能信号LCEN来从第二修复信息MRD2<1:M>产生第一内部地址至第八内部地址IADD<1:8>和第一故障地址至第八故障地址RADD<1:8>。地址发生电路2可以响应于锁存使能信号LCEN的第一脉冲来从第二修复信息MRD2<1:M>产生第一内部地址至第八内部地址IADD<1:8>。地址发生电路2可以响应于锁存使能信号LCEN的第二脉冲来从第二修复信息MRD2<1:M>产生第一故障地址至第八故障地址RADD<1:8>。虽然第一内部地址至第八内部地址IADD<1:8>和第一故障地址至第八故障地址RADD<1:8>被设置为8个比特位，但应注意它们可以根据实施例而被设置为各种数量的比特位。锁存使能信号LCEN可以被设置为如下信号，其包括在用于熔丝单元阵列FSA的断裂操作中顺序地产生的第一脉冲和第二脉冲。锁存使能信号LCEN的第一脉冲和第二脉冲的逻辑电平可以根据实施例而被不同地设置。在一些实施例中，第一修复信息MRD1<1:M>可以从外部输入到地址发生电路2。在一些实施例中，第二修复信息MRD2<1:M>可以从外部输入到地址发生电路2。

熔丝阵列电路3可以包括多个熔丝单元阵列FSA。熔丝单元阵列包括多个熔丝FS。熔丝阵列电路3执行用于根据写入操作中的内部地址IADD<1:8>而被选择的熔丝单元阵列FSA的断裂操作，以对应于第一故障地址至第八故障地址RADD<1:8>的逻辑电平。每个熔丝单元阵列FSA可以被设置为具有与故障地址RADD<1:8>相对应的比特位数量。熔丝阵列电路3可以响应于在读取操作中被使能的读取控制信号RDON来产生第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>。当熔丝单元阵列FSA断裂时，熔丝阵列电路3可以产生具有与故障地址RADD<1:8>相同的逻辑电平的第一熔丝数据FZD1<1:8>。当熔丝单元阵列FSA断裂时，熔丝阵列电路3可以产生具有与故障地址RADD<1:8>相同的逻辑电平的第二熔丝数据FZD2<1:8>。第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>可以是在不同的熔丝单元阵列断裂时产生。第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>可以以不同的逻辑电平组合产生。

熔丝控制电路4可以包括控制电路10、检测电路20、掩蔽信号发生电路30、断裂控制信号发生电路40、断裂控制电路50和断裂信息发生电路60。

控制电路10可以产生响应于复位信号RSTB和测试使能信号BSTEN而被顺序地使能的读取控制信号RDON、电压控制信号VRD、断裂使能信号REN和断裂禁止信号RDIS。复位信号RSTB可以被设置为如下信号，其在用于熔丝单元阵列FSA的断裂操作中被使能预定时段。测试使能信号BSTEN可以被设置为如下信号，其包括在用于熔丝单元阵列FSA的断裂操作中周期性产生的脉冲。

检测电路20可以响应于电压控制信号VRD来将第一熔丝数据FZD1<1:8>的逻辑电平与参考电压VREF(参见图4)的电平进行比较，并且可以产生第一检测信号至第八检测信号DET<1:8>。检测电路20可以响应于电压控制信号VRD来将第二熔丝数据FZD2<1:8>的逻辑电平与参考电压VREF的电平进行比较，并且产生第一检测信号至第八检测信号DET<1:8>。检测电路20可以在从第一熔丝数据FZD1<1:8>产生第一检测信号至第八检测信号DET<1:8>之后从第二熔丝数据FZD2<1:8>产生第一检测信号至第八检测信号DET<1:8>。

掩蔽信号发生电路30可以将第一检测信号至第八检测信号DET<1:8>与第一故障地址至第八故障地址RADD<1:8>进行比较，并产生掩蔽信号MSK。掩蔽信号发生电路30可以产生掩蔽信号MSK，所述掩蔽信号MSK在第一检测信号至第八检测信号DET<1:8>的逻辑电平组合与第一故障地址至第八故障地址RADD<1:8>的逻辑电平组合不同的情况下被使能。

断裂控制信号发生电路40可以产生响应于断裂使能信号REN、断裂禁止信号RDIS和掩蔽信号MSK而被使能的断裂控制信号RCON。断裂控制信号发生电路40可以产生响应于断裂使能信号REN和掩蔽信号MSK而被使能的断裂控制信号RCON。断裂控制信号发生电路40可以产生响应于断裂禁止信号RDIS和掩蔽信号MSK而被禁止的断裂控制信号RCON。

断裂控制电路50可以响应于断裂控制信号RCON来将高电流施加到储存有第一熔丝数据FZD1<1:8>的熔丝单元阵列FSA。断裂控制电路50可以响应于断裂控制信号RCON来将高电流施加到储存有第二熔丝数据FZD2<1:8>的熔丝单元阵列FSA。断裂控制电路50可以通过响应于断裂控制信号RCON将高电流施加到熔丝单元阵列FSA，来执行用于储存有第一熔丝数据FZD1<1:8>的熔丝单元阵列FSA的断裂操作。断裂控制电路50可以以断裂控制信号RCON被使能的时段重复地将高电流施加到储存有第一熔丝数据FZD1<1:8>的熔丝单元阵列FSA。断裂控制电路50可以通过响应于断裂控制信号RCON将高电流施加到熔丝单元阵列FSA，来执行用于储存有第二熔丝数据FZD2<1:8>的熔丝单元阵列FSA的断裂操作。断裂控制电路50可以以断裂控制信号RCON被使能的时段重复地将高电流施加到储存有第二熔丝数据FZD2<1:8>的熔丝单元阵列FSA。响应于断裂控制信号RCON，断裂控制电路50可以在用于储存有第一熔丝数据FZD1<1:8>的熔丝单元阵列FSA的断裂操作完成之后，执行用于储存有第二熔丝数据FZD2<1:8>的熔丝单元阵列FSA的断裂操作。所述高电流可以被设置为具有用于使由电熔丝实现的熔丝单元阵列FSA的材料断裂的高电流量。

断裂信息发生电路60可以产生响应于上电信号(power-up signal)PWR而被初始化的断裂信息RIF。断裂信息发生电路60可以响应于电压控制信号VRD来输出断裂信息RIF，所述断裂信息RIF在用于熔丝单元阵列FSA的断裂操作完成的情况下被使能。断裂信息RIF可以包括关于用于与第一故障地址至第八故障地址RADD<1:8>的所有比特位相对应的熔丝单元阵列FSA的断裂操作完成的信息。断裂信息RIF可以在用于与第一故障地址至第八故障地址RADD<1:8>的所有比特位相对应的熔丝单元阵列FSA的断裂操作未完成的情况下被使能。断裂信息RIF被使能的逻辑电平可以根据实施例而被不同地设置。

参考图2，控制电路10可包括第一计数器11和解码器12。

第一计数器11可以产生响应于复位信号RSTB而被初始化的第一计数信号CNT<1>和第二计数信号CNT<2>。在复位信号RSTB被使能为逻辑低电平的情况下，第一计数器11可以产生被初始化为逻辑高电平的第一计数信号CNT<1>和第二计数信号CNT<2>。第一计数器11可以响应于测试使能信号BSTEN来产生被顺序地计数的第一计数信号CNT<1>和第二计数信号CNT<2>。第一计数器11可以由计数器电路实现。

解码器12可以响应于测试使能信号BSTEN来产生根据第一计数信号CNT<1>和第二计数信号CNT<2>的逻辑电平组合而被顺序地使能的读取控制信号RDON、电压控制信号VRD、断裂使能信号REN和断裂禁止信号RDIS。下面将参考图3来描述用于产生读取控制信号RDON、电压控制信号VRD、断裂使能信号REN和断裂禁止信号RDIS的第一计数信号CNT<1>和第二计数信号CNT<2>的逻辑电平。

根据第一计数信号CNT<1>的逻辑电平和第二计数信号CNT<2>的逻辑电平而产生的读取控制信号RDON、电压控制信号VRD、断裂使能信号REN和断裂禁止信号RDIS的逻辑电平可以参考图3描述如下。

在第一计数信号CNT<1>为逻辑低电平且第二计数信号CNT<2>为逻辑低电平的情况下，读取控制信号RDON被使能为逻辑高电平。

在第一计数信号CNT<1>为逻辑高电平且第二计数信号CNT<2>为逻辑低电平的情况下，电压控制信号VRD被使能为逻辑高电平。

在第一计数信号CNT<1>为逻辑低电平且第二计数信号CNT<2>为逻辑高电平的情况下，断裂使能信号REN被使能为逻辑高电平。

在第一计数信号CNT<1>为逻辑高电平且第二计数信号CNT<2>为逻辑高电平的情况下，断裂禁止信号RDIS被使能为逻辑高电平

也就是说，在第一计数信号CNT<1>和第二计数信号CNT<2>被顺序地计数的情况下，控制电路10可以产生被顺序地使能的读取控制信号RDON、电压控制信号VRD、断裂使能信号REN和断裂禁止信号RDIS。

参考图4，检测电路20可以包括参考电压发生电路21和检测信号发生电路22。

参考电压发生电路21可以产生参考电压VREF，所述参考电压VREF响应于电压控制信号VRD而调节其电压电平。参考电压发生电路21可以响应于电压控制信号VRD来产生具有预定电平的参考电压VREF。参考电压VREF可以被设置为用于在断裂操作中检测第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>的逻辑电平的电压电平。

检测信号发生电路22可以将第一熔丝数据FZD1<1:8>与参考电压VREF进行比较，并且产生第一检测信号至第八检测信号DET<1:8>。在第一熔丝数据FZD1<1:8>中包括的第一比特位FZD1<1>的电平高于参考电压VREF的情况下，检测信号发生电路22可以产生具有逻辑高电平的第一检测信号DET<1>。在第一熔丝数据FZD1<1:8>中包括的第二比特位FZD1<2>的电平高于参考电压VREF的情况下，检测信号发生电路22可以产生具有逻辑高电平的第二检测信号DET<2>。在第一熔丝数据FZD1<1:8>中包括的第八比特位FZD1<8>的电平高于参考电压VREF的情况下，检测信号发生电路22可以产生具有逻辑高电平的第八检测信号DET<8>。

尽管图4中示出的检测电路20是以通过比较第一熔丝数据FZD1<1:8>与参考电压VREF来产生第一检测信号至第八检测信号DET<1:8>的方式实现，但是检测电路20也可以是以通过比较第二熔丝数据FZD2<1:8>与参考电压VREF来产生第一检测信号至第八检测信号DET<1:8>的方式实现。

参考图5，掩蔽信号发生电路30可以包括第一比较电路31、第二比较电路32和第一逻辑电路33。

第一比较电路31可以将第一检测信号至第四检测信号DET<1:4>与第一故障地址至第四故障地址RADD<1:4>进行比较，并且产生第一比较信号CMP1。在第一检测信号DET<1>为逻辑高电平且第一故障地址RADD<1>为逻辑高电平的情况下，第一比较电路31可以产生被使能为逻辑高电平的第一比较信号CMP1。在第二检测信号DET<2>为逻辑高电平且第二故障地址RADD<2>为逻辑高电平的情况下，第一比较电路31可以产生被使能为逻辑高电平的第一比较信号CMP1。在第三检测信号DET<3>为逻辑高电平且第三故障地址RADD<3>为逻辑高电平的情况下，第一比较电路31可以产生被使能为逻辑高电平的第一比较信号CMP1。在第四检测信号DET<4>为逻辑高电平且第四故障地址RADD<4>为逻辑高电平的情况下，第一比较电路31可以产生被使能为逻辑高电平的第一比较信号CMP1。

例如，在第一故障地址RADD<1>为逻辑高电平的状态下第一熔丝数据FZD1<1:8>的第一比特位FZD1<1>未断裂的情况下，第一检测信号DET<1>以逻辑低电平产生。在第一故障地址RADD<1>为逻辑高电平的状态下第一熔丝数据FZD1<1:8>的第一比特位FZD1<1>断裂的情况下，由于第一检测信号DET<1>以逻辑高电平产生，因此第一比较电路31产生逻辑高电平的第一比较信号CMP1。换言之，在完成用于第一熔丝数据FZD1<1:4>的断裂操作的情况下，产生逻辑高电平的第一比较信号CMP1。

第二比较电路32可以将第五检测信号至第八检测信号DET<5:8>与第五故障地址至第八故障地址RADD<5:8>进行比较，并且产生第二比较信号CMP2。在第五检测信号DET<5>为逻辑高电平且第五故障地址RADD<5>为逻辑高电平的情况下，第二比较电路32可以产生被使能为逻辑高电平的第二比较信号CMP2。在第六检测信号DET<6>为逻辑高电平且第六故障地址RADD<6>为逻辑高电平的情况下，第二比较电路32可以产生被使能为逻辑高电平的第二比较信号CMP2。在第七检测信号DET<7>为逻辑高电平且第七故障地址RADD<7>为逻辑高电平的情况下，第二比较电路32可以产生被使能为逻辑高电平的第二比较信号CMP2。在第八检测信号DET<8>为逻辑高电平且第八故障地址RADD<8>为逻辑高电平的情况下，第二比较电路32可以产生被使能为逻辑高电平的第二比较信号CMP2。

例如，在第五故障地址RADD<5>为逻辑高电平的状态下第一熔丝数据FZD1<1:8>的第五比特位FZD1<5>未断裂的情况下，第五检测信号DET<5>以逻辑低电平产生。在第五故障地址RADD<5>为逻辑高电平的状态下第一熔丝数据FZD1<1:8>的第五比特位FZD1<5>断裂的情况下，由于第五检测信号DET<5>以逻辑高电平产生，因此第二比较电路32产生逻辑高电平的第二比较信号CMP2。换言之，在完成用于第一熔丝数据FZD1<5:8>的断裂操作的情况下，产生逻辑高电平的第二比较信号CMP2。

在第一比较信号CMP1和第二比较信号CMP2中的任何一个被使能的情况下，第一逻辑电路33可以产生被使能的掩蔽信号MSK。第一逻辑电路33可以通过对第一比较信号CMP1和第二比较信号CMP2执行或(OR)逻辑运算来产生掩蔽信号MSK。在第一比较信号CMP1和第二比较信号CMP2中的任何一个为逻辑高电平的情况下，第一逻辑电路33可以产生被使能为逻辑高电平的掩蔽信号MSK。掩蔽信号MSK被使能的逻辑电平可以根据实施例而被不同地设置。

由于第一故障地址至第八故障地址RADD<1:8>包括已经出现故障的存储单元MC的位置信息，因此不会发生其所有比特位都以逻辑低电平产生的情况。此外，第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>中的至少任何一个以逻辑高电平产生的情况表示熔丝断裂操作完成的情况。因此，在第一检测信号至第八检测信号DET<1:8>中的至少任何一个以逻辑高电平产生、并且第一故障地址至第八故障地址RADD<1:8>中的与逻辑高电平的所述至少任何一个检测信号相对应的至少任何一个为逻辑高电平的情况下，掩蔽信号发生电路30产生逻辑高电平的掩蔽信号MSK。即，在产生逻辑高电平的掩蔽信号MSK的情况下，意味着用于第一熔丝数据FZD1<1:8>和第二熔丝数据FZD2<1:8>的断裂操作完成。

参考图6，断裂控制信号发生电路40可以包括设置信号发生电路41、缓冲器电路42和断裂控制信号输出电路43。

设置信号发生电路41可以产生响应于断裂使能信号REN和掩蔽信号MSK而被使能的设置信号SET。在断裂使能信号REN被使能为逻辑高电平并且掩蔽信号MSK为逻辑低电平的情况下，设置信号发生电路41可以产生被使能为逻辑低电平的设置信号SET。

缓冲器电路42可以通过将断裂禁止信号RDIS反相和缓冲来产生反相断裂禁止信号RDISB，以及可以通过将掩蔽信号MSK反相和缓冲来产生反相掩蔽信号MSKB。

断裂控制信号输出电路43可以产生断裂控制信号RCON，所述断裂控制信号RCON响应于设置信号SET而被使能，以及响应于反相断裂禁止信号RDISB和反相掩蔽信号MSKB而被禁止。在设置信号SET被使能为逻辑低电平的情况下，断裂控制信号输出电路43可以产生被使能为逻辑高电平的断裂控制信号RCON。在反相断裂禁止信号RDISB和反相掩蔽信号MSKB中的任何一个被使能为逻辑低电平的情况下，断裂控制信号输出电路43可以产生被禁止为逻辑低电平的断裂控制信号RCON。

参考图7，断裂信息发生电路60可以包括断裂计数信号发生电路61和断裂信息输出电路62。

断裂计数信号发生电路61可以产生响应于复位信号RSTB而被初始化的第一断裂计数信号至第八断裂计数信号RUP<1:8>。断裂计数信号发生电路61可以产生响应于电压控制信号VRD而被顺序地计数的第一断裂计数信号至第八断裂计数信号RUP<1:8>。

断裂信息输出电路62可以包括输出控制信号发生电路630和断裂信息锁存电路640。

输出控制信号发生电路630可以将第一断裂计数信号至第八断裂计数信号RUP<1:8>与第一故障地址至第八故障地址RADD<1:8>进行比较，并且产生输出控制信号OCON。输出控制信号发生电路630可以产生输出控制信号OCON，所述输出控制信号OCON在第一断裂计数信号至第八断裂计数信号RUP<1:8>被计数的时段期间、在第一故障地址至第八故障地址RADD<1:8>中的任何一个为逻辑高电平时被使能为逻辑低电平。

断裂信息锁存电路640可以产生响应于测试模式信号TM和上电信号PWR而被初始化的断裂信息RIF。在测试模式信号TM以逻辑高电平输入的情况下，断裂信息锁存电路640可以产生被初始化为逻辑高电平的断裂信息RIF。在上电信号PWR以逻辑低电平输入的情况下，断裂信息锁存电路640可以产生被初始化为逻辑高电平的断裂信息RIF。断裂信息锁存电路640可以响应于输出控制信号OCON和锁存时钟LTCLK、根据掩蔽信号MSK的逻辑电平来产生断裂信息RIF。断裂信息锁存电路640可以将断裂信息RIF输出到外部。锁存时钟LTCLK可以被设置为包括周期性产生的脉冲的信号。

参考图8，断裂计数信号发生电路61可以包括传送控制信号发生电路610和第二计数器620。

传送控制信号发生电路610可以产生传送控制信号TC，所述传送控制信号TC响应于测试使能信号BSTEN和电压控制信号VRD而转变其电平。在测试使能信号BSTEN被使能为逻辑高电平并且电压控制信号VRD被使能为逻辑高电平的情况下，传送控制信号发生电路610可以产生逻辑低电平的传送控制信号TC。在测试使能信号BSTEN被使能为逻辑高电平并且电压控制信号VRD被禁止为逻辑低电平的情况下，传送控制信号发生电路610可以产生逻辑高电平的传送控制信号TC。

第二计数器620可以产生响应于复位信号RSTB而被初始化的第一断裂计数信号至第八断裂计数信号RUP<1:8>。在复位信号RSTB被使能为逻辑低电平的情况下，第二计数器620可以产生被初始化的第一断裂计数信号至第八断裂计数信号RUP<1:8>。被初始化的第一断裂计数信号至第八断裂计数信号RUP<1:8>的逻辑电平可以被设置为如下情况，其中第一断裂计数信号至第七断裂计数信号RUP<1:7>以逻辑低电平产生、而第八断裂计数信号RUP<8>以逻辑高电平产生。第二计数器620可以响应于传送控制信号TC来产生被顺序地计数的第一断裂计数信号至第八断裂计数信号RUP<1:8>。在传送控制信号TC将其电平从逻辑高电平转变为逻辑低电平的情况下，第二计数器620可以产生被顺序地计数的第一断裂计数信号至第八断裂计数信号RUP<1:8>。在传送控制信号TC第一次从逻辑高电平转变为逻辑低电平的情况下，第二计数器620可以产生处于逻辑高电平的第一断裂计数信号RUP<1>。在传送控制信号TC第二次从逻辑高电平转变为逻辑低电平的情况下，第二计数器620可以产生处于逻辑高电平的第二断裂计数信号RUP<2>。

参考图9，输出控制信号发生电路630可以包括第三比较电路631、第四比较电路632和第二逻辑电路633。

第三比较电路631可以将第一故障地址至第四故障地址RADD<1:4>与第一断裂计数信号至第四断裂计数信号RUP<1:4>进行比较，并且产生第三比较信号CMP3。第三比较电路631可以产生第三比较信号CMP3，所述第三比较信号CMP3在第一断裂计数信号至第四断裂计数信号RUP<1:4>被计数的时段期间、在第一故障地址至第四故障地址RADD<1:4>中的任何一个为逻辑高电平时被使能为逻辑低电平。

第四比较电路632可以将第五故障地址至第八故障地址RADD<5:8>与第五断裂计数信号至第八断裂计数信号RUP<5:8>进行比较，并且产生第四比较信号CMP4。第四比较电路632可以产生第四比较信号CMP4，所述第四比较信号CMP4在第五断裂计数信号至第八断裂计数信号RUP<5:8>被计数的时段期间、在第五故障地址至第八故障地址RADD<5:8>中的任何一个为逻辑高电平时被使能为逻辑低电平。

第二逻辑电路633可以通过对第三比较信号CMP3和第四比较信号CMP4执行或(OR)逻辑运算来产生输出控制信号OCON。在第三比较信号CMP3和第四比较信号CMP4中的任何一个被使能为逻辑低电平的情况下，第二逻辑电路633可以产生被使能为逻辑低电平的输出控制信号OCON。输出控制信号OCON被使能的逻辑电平可以根据实施例而被不同地设置。

参考图10，断裂信息锁存电路640可以包括第一驱动信号发生电路641、第二驱动信号发生电路642和驱动电路643。

第一驱动信号发生电路641可以产生响应于测试模式信号TM和上电信号PWR而被使能的第一驱动信号DRV1。在测试模式信号TM被使能为逻辑高电平的情况下，第一驱动信号发生电路641可以产生被使能为逻辑低电平的第一驱动信号DRV1。在上电信号PWR被使能为逻辑低电平的情况下，第一驱动信号发生电路641可以产生被使能为逻辑低电平的第一驱动信号DRV1。在测试模式信号TM被禁止为逻辑低电平并且上电信号PWR被禁止为逻辑高电平的情况下，第一驱动信号发生电路641可以产生被禁止为逻辑高电平的第一驱动信号DRV1。

第二驱动信号发生电路642可以与锁存时钟LTCLK同步、响应于输出控制信号OCON和掩蔽信号MSK来产生第二驱动信号DRV2。在与锁存时钟LTCLK同步、输出控制信号OCON被使能为逻辑低电平并且掩蔽信号MSK为逻辑低电平的情况下，第二驱动信号发生电路642可以产生被使能为逻辑高电平的第二驱动信号DRV2。在与锁存时钟LTCLK同步、输出控制信号OCON被使能为逻辑低电平并且掩蔽信号MSK为逻辑高电平的情况下，第二驱动信号发生电路642可以产生被禁止为逻辑低电平的第二驱动信号DRV2。

驱动电路643可以通过响应于第一驱动信号DRV1和第二驱动信号DRV2驱动节点nd60来产生断裂信息RIF。在第一驱动信号DRV1被使能为逻辑低电平的情况下，驱动电路643可以通过上拉驱动节点nd60来产生逻辑高电平的断裂信息RIF。在第一驱动信号DRV1被禁止为逻辑高电平并且第二驱动信号DRV2被使能为逻辑高电平的情况下，驱动电路643可以通过下拉驱动节点nd60来产生逻辑低电平的断裂信息RIF。驱动电路643可以将断裂信息RIF输出到外部。断裂信息RIF为逻辑高电平的情况可以被设置为用于熔丝单元阵列FSA的断裂操作完成的情况。断裂信息RIF为逻辑低电平的情况可以被设置为要重新执行用于熔丝单元阵列FSA的断裂操作的情况。图10还示出了电源VDD和接地电压VSS。

以第二故障地址RADD<2>为逻辑高电平并且断裂操作未完成的情况为例，下面将参考图11描述断裂信息发生电路60的操作。

在时间T1，在上电时段之后，断裂信息输出电路62响应于逻辑低电平的上电信号PWR来产生逻辑高电平的断裂信息RIF。

在时间T2，断裂计数信号发生电路61产生处于逻辑高电平的第一断裂计数信号RUP<1>。由于第一故障地址RADD<1>为逻辑低电平并且掩蔽信号MSK为逻辑低电平，因此产生逻辑高电平的断裂信息RIF。

在时间T3，断裂计数信号发生电路61产生处于逻辑高电平的第二断裂计数信号RUP<2>。第二故障地址RADD<2>为逻辑高电平，并且掩蔽信号MSK为逻辑低电平。

在时间T4，断裂信息输出电路62与锁存时钟LTCLK同步地产生逻辑低电平的断裂信息RIF，因为掩蔽信号MSK是逻辑低电平。在断裂信息RIF为逻辑低电平的情况下，意味着要重新执行断裂操作。

在时间T5，断裂信息输出电路62响应于逻辑高电平的测试模式信号TM来将断裂信息RIF初始化为逻辑高电平。

以重新执行一次断裂操作时完成用于第一熔丝数据FZD1<1:8>的断裂操作的情况为例，以下将参照图12描述根据一个实施例的熔丝断裂方法。

首先，当进入实施例的熔丝断裂方法(S1)并且执行写入操作(S2)时，存储器电路1产生包括已经出现故障的存储单元MC的位置信息的第一修复信息MRD1<1:M>。

地址发生电路2响应于锁存使能信号LCEN的第一脉冲来从第一修复信息MRD1<1:M>产生第一内部地址至第八内部地址IADD<1:8>。地址发生电路2响应于锁存使能信号LCEN的第二脉冲来从第一修复信息MRD1<1:M>产生第一故障地址至第八故障地址RADD<1:8>。

当执行断裂操作(S3)时，熔丝阵列电路3执行用于根据写入操作中的内部地址IADD<1:8>而选择的熔丝单元阵列FSA的断裂操作，以对应于第一故障地址至第八个故障地址RADD<1:8>。熔丝阵列电路3储存具有与第一故障地址至第八故障地址RADD<1:8>相同的逻辑电平组合的第一熔丝数据FZD1<1:8>。

当执行读取操作(S4)时，熔丝阵列电路3响应于在读取操作中被使能的读取控制信号RDON来输出第一熔丝数据FZD1<1:8>。

当执行断裂检测操作(S5)时，熔丝控制电路4将第一熔丝数据FZD1<1:8>的逻辑电平组合与第一故障地址至第八故障地址RADD<1:8>的逻辑电平组合进行比较。由于第一熔丝数据FZD1<1:8>的逻辑电平组合与第一故障地址至第八故障地址RADD<1:8>的逻辑电平组合不同(“失败”)，因此熔丝控制电路4重新执行断裂操作(S3)。

熔丝控制电路4将高电流施加到储存有第一熔丝数据FZD1<1:8>的熔丝单元阵列FSA。

当执行读取操作(S4)时，熔丝阵列电路3响应于在读取操作中被使能的读取控制信号RDON来输出第一熔丝数据FZD1<1:8>。

当执行断裂检测操作(S5)时，熔丝控制电路4将第一熔丝数据FZD1<1:8>的逻辑电平组合与第一故障地址至第八故障地址RADD<1:8>的逻辑电平组合进行比较。由于第一熔丝数据FZD1<1:8>的逻辑电平组合与第一故障地址至第八故障地址RADD<1:8>的逻辑电平组合相同(“通过”)，因此断裂操作结束(S6)。

从以上描述明显的是，在根据一个实施例的半导体器件中，通过检测断裂操作的结果、并且在检测的结果为断裂操作未完成的情况下重新执行断裂操作，可以确保熔丝断裂操作的可靠性。而且，在根据一个实施例的半导体器件中，通过检测断裂操作的结果并将检测结果输出到外部，可以监测断裂操作。

上面参考图1至图12描述的半导体器件可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图13，根据一个实施例的电子系统1000可包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。

数据储存器1001根据来自存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据，以及读出储存的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件。数据储存器1001可以包括即使电源中断也能够不丢失数据并继续储存数据的非易失性存储器。非易失性存储器可以实现为诸如NOR快闪存储器和NAND快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、或磁性随机存取存储器(MRAM)。

存储器控制器1002对从外部设备(主机)通过输入/输出接口1004施加的命令进行解码，并根据解码结果来控制关于数据储存器1001和缓冲存储器1003的数据的输入/输出。虽然存储器控制器1002在图13中被示为一个模块，但是应当注意，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。缓冲存储器1003可以临时储存要在存储器控制器1002中处理的数据，即，要向数据储存器1001输入和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号储存从存储器控制器1002施加的数据。缓冲存储器1003读出储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)的易失性存储器。

输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一。

电子系统1000可以用作主机的外部储存器件或辅助存储器件。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型快闪存储(CF)卡。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文所述的熔丝断裂方法和使用其的半导体器件。

Claims (21)

1.一种半导体器件，包括：

熔丝阵列电路，其包括多个熔丝单元阵列，并且被配置为基于熔丝单元阵列内的已断裂或未断裂的一个或更多个熔丝来输出熔丝数据；以及

熔丝控制电路，其被配置为：将所述熔丝数据与一个或更多个故障地址进行比较，以及当所述熔丝数据和所述故障地址指示所述熔丝数据与所述故障地址之间不同时，重新执行用于所述熔丝单元阵列的断裂操作，

其中，所述熔丝控制电路包括：

控制电路，其被配置为基于复位信号和测试使能信号来产生读取控制信号、电压控制信号、断裂使能信号和断裂禁止信号；以及

断裂信息发生电路，其被配置为基于上电信号而被初始化，以及基于所述电压控制信号来输出断裂信息，所述断裂信息包括用于所述熔丝单元阵列的断裂操作的完成信息。

2.根据权利要求1所述的半导体器件，

其中，所述熔丝控制电路被配置为：将所述熔丝数据的逻辑电平组合与所述一个或更多个故障地址的逻辑电平组合进行比较，以及当所述熔丝数据的逻辑电平组合与所述故障地址的逻辑电平组合不同时，重新执行用于所述熔丝单元阵列的断裂操作。

3.根据权利要求2所述的半导体器件，其中，当所述熔丝单元阵列断裂时，所述熔丝阵列电路输出具有与所述故障地址的逻辑电平相同的逻辑电平的所述熔丝数据。

4.根据权利要求1所述的半导体器件，还包括存储器电路，其中，所述故障地址包括所述存储器电路中所包括的存储单元之中的已经出现故障的存储单元的位置信息，并且由从外部输入的修复信息来产生。

5.根据权利要求2所述的半导体器件，其中，当所述熔丝数据的逻辑电平组合与所述故障地址的逻辑电平组合不同时，所述熔丝控制电路将被使能的断裂信息输出到外部。

6.根据权利要求2所述的半导体器件，其中，所述熔丝控制电路还包括：

检测电路，其被配置为：基于电压控制信号来将所述熔丝数据的逻辑电平与参考电压的电平进行比较，并且产生检测信号；

掩蔽信号发生电路，其被配置为：当所述检测信号的逻辑电平组合与所述故障地址的逻辑电平组合不同时，产生被使能的掩蔽信号；

断裂控制信号发生电路，其被配置为产生断裂控制信号，所述断裂控制信号基于断裂使能信号和所述掩蔽信号而被使能，以及基于断裂禁止信号和所述掩蔽信号而被禁止；以及

断裂控制电路，其被配置为：当所述断裂控制信号被使能时，将高电流施加到储存有所述熔丝数据的所述熔丝单元阵列。

7.根据权利要求6所述的半导体器件，其中，所述检测电路包括：

参考电压发生电路，其被配置为产生所述参考电压，所述参考电压的电平基于所述电压控制信号而被调整；以及

检测信号发生电路，其被配置为将所述参考电压与所述熔丝数据的逻辑电平进行比较，并且产生所述检测信号。

8.根据权利要求6所述的半导体器件，

其中，所述检测信号包括第一检测信号至第四检测信号，

其中，所述故障地址包括第一故障地址至第四故障地址，以及

其中，所述掩蔽信号发生电路包括：

第一比较电路，其被配置为将所述第一检测信号和所述第二检测信号与所述第一故障地址和所述第二故障地址进行比较，并且产生第一比较信号；

第二比较电路，其被配置为将所述第三检测信号和所述第四检测信号与所述第三故障地址和所述第四故障地址进行比较，并且产生第二比较信号；以及

逻辑电路，其被配置用于在所述第一比较信号和所述第二比较信号中的任何一个被使能时产生被使能的所述掩蔽信号。

9.根据权利要求6所述的半导体器件，其中，所述断裂控制信号发生电路包括：

设置信号发生电路，其被配置为产生基于所述断裂使能信号和所述掩蔽信号而被使能的设置信号；

缓冲电路，其被配置为通过将所述断裂禁止信号反相和缓冲来产生反相断裂禁止信号，以及通过将所述掩蔽信号反相和缓冲来产生反相掩蔽信号；以及

断裂控制信号输出电路，其被配置为产生所述断裂控制信号，所述断裂控制信号基于所述设置信号而被使能，以及基于所述反相断裂禁止信号和所述反相掩蔽信号而被禁止。

10.根据权利要求1所述的半导体器件，其中，所述控制电路包括：

计数器，其被配置为：基于所述复位信号而被初始化，以及产生基于所述测试使能信号而被顺序地计数的第一计数信号和第二计数信号；以及

解码器，其被配置为基于所述测试使能信号来产生根据所述第一计数信号和所述第二计数信号的逻辑电平组合而被顺序地使能的所述读取控制信号、所述电压控制信号、所述断裂使能信号和所述断裂禁止信号。

11.根据权利要求1所述的半导体器件，其中，所述断裂信息发生电路包括：

断裂计数信号发生电路，其被配置为：基于所述复位信号而被初始化，以及基于所述电压控制信号来产生被顺序地计数的断裂计数信号；以及

断裂信息输出电路，其被配置为：基于测试模式信号和所述上电信号而被初始化，以及根据所述断裂计数信号和掩蔽信号的逻辑电平来输出所述断裂信息。

12.根据权利要求11所述的半导体器件，其中，所述断裂信息输出电路包括：

输出控制信号发生电路，其被配置为将所述断裂计数信号与所述故障地址进行比较以产生输出控制信号；以及

断裂信息锁存电路，其被配置为基于所述输出控制信号和锁存时钟、根据所述掩蔽信号的逻辑电平来产生所述断裂信息。

13.一种半导体器件，包括：

熔丝阵列电路，其包括第一熔丝单元阵列和第二熔丝单元阵列，并且被配置为根据所述第一熔丝单元阵列和所述第二熔丝单元阵列是否包括一个或更多个已断裂或未断裂的熔丝来输出第一熔丝数据和第二熔丝数据；以及

熔丝控制电路，其被配置为：顺序地比较所述第一熔丝数据和所述第二熔丝数据的逻辑电平与故障地址的逻辑电平；当所述第一熔丝数据的逻辑电平与所述故障地址的逻辑电平不同时，重新执行用于与所述第一熔丝数据相对应的所述第一熔丝单元阵列的断裂操作；以及当所述第二熔丝数据的逻辑电平与所述故障地址的逻辑电平不同时，重新执行用于与所述第二熔丝数据相对应的所述第二熔丝单元阵列的断裂操作，

其中，所述熔丝控制电路包括：

控制电路，其被配置为基于复位信号和测试使能信号来产生读取控制信号、电压控制信号、断裂使能信号和断裂禁止信号；以及

断裂信息发生电路，其被配置为：基于上电信号而被初始化，以及基于所述电压控制信号来输出断裂信息，所述断裂信息包括用于所述熔丝单元阵列的断裂操作的完成信息。

14.根据权利要求13所述的半导体器件，其中，用于所述第二熔丝单元阵列的断裂操作在用于所述第一熔丝单元阵列的断裂操作完成之后执行，并且重复地执行直到所述断裂操作完成。

15.根据权利要求13所述的半导体器件，其中，所述熔丝控制电路还包括：

检测电路，其被配置为：通过比较所述第一熔丝数据的逻辑电平与参考电压的电平来产生检测信号，以及通过比较所述第二熔丝数据的逻辑电平与所述参考电压的电平来产生所述检测信号；

掩蔽信号发生电路，其被配置为：当所述检测信号的逻辑电平组合与所述故障地址的逻辑电平组合不同时，产生被使能的掩蔽信号；

断裂控制信号发生电路，其被配置为产生断裂控制信号，所述断裂控制信号基于断裂使能信号和所述掩蔽信号而被使能，以及基于断裂禁止信号和所述掩蔽信号而被禁止；以及

断裂控制电路，其被配置为：当所述断裂控制信号被使能时，将高电流施加到储存有所述第一熔丝数据和所述第二熔丝数据的所述熔丝单元阵列。

16.根据权利要求15所述的半导体器件，其中，所述检测电路包括：

参考电压发生电路，其被配置为产生所述参考电压，所述参考电压的电平基于电压控制信号而被调整；以及

检测信号发生电路，其被配置为：通过比较所述参考电压的逻辑电平与所述第一熔丝数据的逻辑电平来产生所述检测信号，以及通过比较所述参考电压的逻辑电平与所述第二熔丝数据的逻辑电平来产生所述检测信号。

17.根据权利要求15的半导体器件，

其中，所述检测信号包括第一检测信号至第四检测信号，

其中，所述故障地址包括第一故障地址至第四故障地址，以及

其中，所述掩蔽信号发生电路包括：

第一比较电路，其被配置为将所述第一检测信号和所述第二检测信号与所述第一故障地址和所述第二故障地址进行比较，并且产生第一比较信号；

第二比较电路，其被配置为将所述第三检测信号和所述第四检测信号与所述第三故障地址和所述第四故障地址进行比较，并且产生第二比较信号；以及

逻辑电路，其被配置用于在所述第一比较信号和所述第二比较信号中的任何一个被使能时产生被使能的所述掩蔽信号。

18.根据权利要求15所述的半导体器件，其中，所述断裂控制信号发生电路包括：

设置信号发生电路，其被配置为产生基于所述断裂使能信号和所述掩蔽信号而被使能的设置信号；

缓冲电路，其被配置为：通过将所述断裂禁止信号反相和缓冲来产生反相断裂禁止信号，以及通过将所述掩蔽信号反相和缓冲来产生反相掩蔽信号；以及

断裂控制信号输出电路，其被配置为产生所述断裂控制信号，所述断裂控制信号基于所述设置信号而被使能，以及基于所述反相断裂禁止信号和所述反相掩蔽信号而被禁止。

19.根据权利要求13所述的半导体器件，其中，所述控制电路包括：

计数器，其被配置为：基于所述复位信号而被初始化，以及产生基于所述测试使能信号而被顺序地计数的第一计数信号和第二计数信号；以及

解码器，其被配置为基于所述测试使能信号来产生根据所述第一计数信号和所述第二计数信号的逻辑电平组合而被顺序地使能的所述读取控制信号、所述电压控制信号、所述断裂使能信号和所述断裂禁止信号。

20.根据权利要求13所述的半导体器件，其中，所述断裂信息发生电路包括：

断裂计数信号发生电路，其被配置为：基于所述复位信号而被初始化，以及基于所述电压控制信号来产生被顺序地计数的断裂计数信号；以及

断裂信息输出电路，其被配置为：基于测试模式信号和所述上电信号而被初始化，以及根据所述断裂计数信号和掩蔽信号的逻辑电平来输出所述断裂信息。

21.根据权利要求20所述的半导体器件，其中，所述断裂信息输出电路包括：

输出控制信号发生电路，其被配置为将所述断裂计数信号与所述故障地址进行比较以产生输出控制信号；以及

断裂信息锁存电路，其被配置为基于所述输出控制信号和锁存时钟、根据所述掩蔽信号的逻辑电平来产生所述断裂信息。

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