TW201635303A - 記憶體裝置及其控制方法 - Google Patents

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TW201635303A TW105106197A TW105106197A TW201635303A TW 201635303 A TW201635303 A TW 201635303A TW 105106197 A TW105106197 A TW 105106197A TW 105106197 A TW105106197 A TW 105106197A TW 201635303 A TW201635303 A TW 201635303A
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Abstract

根據一項實施例，一種記憶體裝置包含：一記憶體胞陣列，其包含一第一陣列及一第二陣列；一熔絲電路，其保持第一資料；及一控制電路，其基於該第一資料來控制該第一陣列及該第二陣列上之一替換程序。當供應該第一陣列中之一第一方向上之一第一位址時，該熔絲電路將對應於該第一位址之該第一資料傳送至該控制電路，且當在傳送該第一資料之後供應該第一陣列中之一第二方向上之一第二位址時，該控制電路基於該第二位址與該第一資料之一比較結果來存取該第一陣列及該第二陣列中之一者。

Description

記憶體裝置及其控制方法 相關申請案之交叉參考
本申請案主張於2015年3月10日申請之美國臨時申請案第62/131,091號之權利，該案之全部內容以引用的方式併入本文中。
本實施例係關於一種記憶體裝置及其控制方法。
近年來，已促進利用元件的電阻值之變化之記憶體(電阻變化型記憶體)之發展，該等記憶體諸如一磁性記憶體(MRAM)、一電阻變化記憶體(ReRAM)及一相變記憶體(PCRAM)。
1‧‧‧記憶體裝置/電阻變化型記憶體
9‧‧‧記憶體控制器
10‧‧‧記憶體胞陣列
12‧‧‧行控制電路
13‧‧‧列控制電路
14‧‧‧熔絲電路
15‧‧‧冗餘控制電路
16‧‧‧I/O電路
18‧‧‧時脈產生電路
30‧‧‧記憶體元件/電阻變化元件/磁阻元件/磁穿隧接面(MTJ)元件
31‧‧‧選擇元件/胞電晶體
51‧‧‧鎖存單元
51a‧‧‧鎖存單元
51b‧‧‧鎖存單元
52‧‧‧判定單元
52a‧‧‧判定單元
52b‧‧‧判定單元
59‧‧‧開關單元
81‧‧‧外部連接端子/CA墊/CA接針
82‧‧‧外部連接端子/墊
83‧‧‧外部連接端子/墊
89‧‧‧外部連接端子/墊
101‧‧‧主要區域
109‧‧‧冗餘區域
120‧‧‧行解碼器
121‧‧‧寫入電路
122‧‧‧讀取電路
124‧‧‧鎖存電路
129‧‧‧冗餘電路
141‧‧‧熔絲盒/熔絲陣列
142‧‧‧熔絲控制電路
151‧‧‧熔絲鎖存電路
152‧‧‧替換判定電路
159‧‧‧替換開關電路
300‧‧‧儲存層
301‧‧‧穿隧障壁層
302‧‧‧參考層
309A‧‧‧下電極
309B‧‧‧上電極
310‧‧‧閘極電極
311‧‧‧閘極絕緣膜
312A‧‧‧擴散層
312B‧‧‧擴散層
390‧‧‧半導體區域
521‧‧‧算術電路
591‧‧‧開關
900‧‧‧儲存裝置
999‧‧‧主機裝置
ACS‧‧‧存取處理
ADR‧‧‧位址
ADR-Col‧‧‧行位址
ADR-Row‧‧‧列位址
bBL‧‧‧位元線
BL‧‧‧位元線
BK‧‧‧記憶庫
BK0‧‧‧記憶庫
BK1‧‧‧記憶庫
BKn-1‧‧‧記憶庫
bRBL‧‧‧冗餘位元線
CA‧‧‧命令/位址線
CK‧‧‧外部時脈
CLK‧‧‧內部時脈
CMD‧‧‧命令
CNT‧‧‧控制信號
CP1‧‧‧接觸插塞
CP2‧‧‧接觸插塞
CU‧‧‧行存取單元
DF‧‧‧缺陷/缺陷行
DQ<0：n>‧‧‧資料線/DQ線
dRD‧‧‧控制信號
dRDa‧‧‧控制信號
dRDb‧‧‧控制信號
DT‧‧‧資料
DTM‧‧‧判定程序
DU‧‧‧資料單元
DU0至DUm‧‧‧資料單元
FD‧‧‧冗餘資料/熔絲資料
FDa‧‧‧冗餘資料
FDb‧‧‧冗餘資料
FD0至FDn‧‧‧冗餘資料
FDR‧‧‧對冗餘資料之讀取操作
FS‧‧‧熔絲元件
IL‧‧‧主要區域側內連線/內部資料線
LGC‧‧‧邏輯處理
MC‧‧‧記憶體胞
ML‧‧‧主要資料線
RBL‧‧‧冗餘位元線
RC‧‧‧讀取命令
RDC‧‧‧冗餘區域中之記憶體胞/冗餘胞
RL‧‧‧冗餘區域側內連線/冗餘資料線
RLa‧‧‧冗餘資料線
RLb‧‧‧冗餘資料線
SEG‧‧‧控制區域/片段
ST0‧‧‧步驟
ST1‧‧‧步驟
ST2‧‧‧步驟
ST3‧‧‧步驟
ST4‧‧‧步驟
ST5‧‧‧步驟
ST6A‧‧‧步驟
ST6B‧‧‧步驟
ST7‧‧‧步驟
T1‧‧‧時段
Trg‧‧‧控制信號/鎖存觸發信號
TRS‧‧‧傳送操作
WL‧‧‧字線
ZC‧‧‧主要側救助單元/主要行
ZR‧‧‧冗餘位元線之一群組/救助單元/冗餘行
ZRa‧‧‧冗餘行
ZRb‧‧‧冗餘行
圖1係描繪包含實施例中之一記憶體裝置之一系統之一般組態之一示意圖；圖2係描繪一第一實施例中之一記憶體裝置之一內部組態之一實例之一圖；圖3係描繪第一實施例中之記憶體裝置中之一記憶體胞阵列之一組態實例之一圖；圖4係描繪第一實施例中之記憶體裝置中之記憶體胞阵列之組態實例之一圖；圖5係描繪第一實施例中之記憶體裝置中之一記憶體胞之一結構實例之一圖； 圖6係描繪第一實施例中之記憶體裝置之一內部組態之一實例之一圖；圖7係繪示第一實施例中之記憶體裝置之一操作實例之一流程圖；圖8係繪示第一實施例中之記憶體裝置之操作實例之一時序圖；圖9係繪示第一實施例中之記憶體裝置之操作實例之一示意圖；圖10係繪示一第二實施例中之一記憶體裝置之一操作實例之一時序圖；圖11係繪示第二實施例中之記憶體裝置之操作實例之一示意圖；圖12係繪示一第三實施例中之一記憶體裝置之一操作實例之一示意圖；圖13係繪示第三實施例中之記憶體裝置之一操作實例之一時序圖；圖14係繪示第三實施例中之記憶體裝置之一修改之一圖；圖15係繪示實施例中之記憶體裝置之一修改之一圖；及圖16係繪示實施例中之記憶體裝置之修改之一圖。
一般而言，根據一項實施例，一種記憶體裝置包含：一記憶體胞陣列，其包含一第一陣列及一第二陣列；一熔絲電路，其經組態以保持至少一段第一資料，該第一資料指示該第一陣列中之一缺陷位址；及一控制電路，其經組態以基於該第一資料控制該第一陣列及該第二陣列上之一替換程序。當供應該第一陣列中之一第一方向上之一第一位址時，該熔絲電路將對應於該第一位址之該第一資料傳送至該控制電路，且當在將該第一資料傳送至該控制电路之後供應該第一陣列中之一第二方向上之一第二位址時，該控制電路基於該第二位址與該第一資料之一比較結果存取該第一陣列及該第二陣列之一者。
[實施例]
將參考圖1至圖16描述實施例中之記憶體裝置。
在下文中，藉由相同元件符號表示具有相同功能及組態之元件，且視需要將進行重複描述。
(1)第一實施例
參考圖1至圖9，將描述一記憶體裝置及其控制方法。
(a)組態實例
圖1係描繪包含第一實施例中之一記憶體裝置之一記憶體系統之一般組態之一圖。
一儲存裝置900耦合至一主機裝置999。儲存裝置900及主機裝置999使用例如連接器、無線通信或網際網路傳送資料。
主機裝置999請求儲存裝置900執行資料寫入/擦除或資料讀取。
儲存裝置900包含本實施例中之一記憶體裝置(例如，一電阻變化型記憶體)1及一記憶體控制器9。
本實施例中之電阻變化型記憶體1耦合至記憶體控制器9。在電阻變化型記憶體1與記憶體控制器9之間傳輸且接收各種信號。
記憶體控制器9向電阻變化型記憶體1發出指示一請求之一命令以進行一操作。命令CMD係例如命令啟動一內連線之一信號或命令資料讀取或資料寫入之一信號。
記憶體控制器9將指示操作之一目標之一位址ADR供應給電阻變化型記憶體1。
記憶體控制器9將一控制信號CNT連同命令CMD及位址ADR一起供應給電阻變化型記憶體1，該控制信號CNT容許控制電阻變化型記憶體1之操作。控制信號CNT包含例如一時脈啟用信號、一晶片選擇信號或一資料選通信號及類似者。
記憶體控制器9將一外部時脈CK供應給電阻變化型記憶體1，該 外部時脈CK容許控制電阻變化型記憶體1之一操作時序。
根據由命令CMD指示之操作，在記憶體控制器9與電阻變化型記憶體1之間傳送資料DT。
電阻變化型記憶體1基於來自記憶體控制器9之命令CMD及控制信號CNT執行由主機裝置999請求之操作。
電阻變化型記憶體1包含透過其等傳輸且接收信號之複數個外部連接端子81、82、83、89。外部連接端子81至83、89係例如墊。外部連接端子81至83、89可為接針或球柵。
墊81至83、89用作容許電阻變化型記憶體1連接至控制器9之一介面之一部分。根據指派給墊之功能，墊81至83、89分別連接至複數個命令/位址線CA、複數個資料線DQ<0：n>或類似者。命令/位址線CA用以傳輸且接收命令CMD及位址ADR。資料線(在下文中稱為DQ線)DQ<0：n>用以傳輸且接收資料。一控制信號線用以供應控制信號CNT。一時脈信號線用以供應一時脈信號。
容許傳輸且接收命令CMD及位址ADR之複數個墊(在下文中稱為CA墊)81連接至命令/位址線CA。
容許傳輸且接收資料之複數個墊(在下文中稱為DQ墊)89連接至DQ線DQ<0：n>。
容許傳輸且接收控制信號之一墊82連接至控制信號線。容許接收外部時脈之一墊83連接至時脈信號線。
例如，基於記憶體之規格界定提供於電阻變化型記憶體1中之各種墊之數目。
圖2係描繪本實施例中之電阻變化型記憶體之一組態實例之一圖。
電阻變化型記憶體1包含複數個記憶庫BK(BK0、BK1、BKn-1)。
記憶庫BK之各者包含一記憶體胞陣列10、一行控制電路12及一列控制電路13。
記憶體胞陣列10包含複數個記憶體胞MC。記憶體胞連接至字線WL及位元線BL。
記憶體胞陣列10包含一冗餘區域109。
若記憶體胞陣列10中之一區域101中存在一缺陷記憶體胞或一缺陷位元線，則使用冗餘區域109中之記憶體胞RDC而非缺陷記憶體胞及連接至缺陷位元線之記憶體胞。
為描述之清楚起見，記憶體胞陣列10中除冗餘區域109外之一區域101在下文中稱為一主要區域101。主要區域191主要用作用於外部資料之一儲存區域。此外，為描述之清楚起見，冗餘區域109中之記憶體胞在下文中稱為冗餘胞RDC。
行控制電路12控制記憶體胞陣列10中之行。
行控制電路12包含一行解碼器120、一寫入電路121及一讀取電路122。
行解碼器(行開關電路)120係容許自位元線BL選擇之一電路。寫入電路121係容許將資料寫入至記憶體胞MC之一電路。寫入電路121包含容許產生一寫入電流或一寫入電壓之一供電/耗電(source/sink)電路。讀取電路122係容許自記憶體胞MC讀取資料之一電路。讀取電路122包含一感測放大器。例如，行控制電路12包含暫時保持來自記憶體胞之資料之一鎖存電路124。
行控制電路12包含針對冗餘胞RDC提供之具有感測放大器及一行開關之一電路(在下文中稱為一冗餘電路)129。冗餘胞RDC及冗餘電路129處理為用於缺陷替換之一組(模組)。
列控制電路13控制記憶體胞陣列10中之列。列控制電路13包含容許自字線WL選擇之一列解碼器(字線驅動器)。
熔絲電路14具有記憶體胞陣列10中之一缺陷位址(包含缺陷記憶體胞/位元線之一單元之位址)及用於冗餘控制之資訊。
熔絲電路14包含一熔絲盒(熔絲陣列)141及一熔絲控制電路142。
熔絲盒141儲存記憶體胞陣列10中之至少一缺陷位址。基於對電阻變化型記憶體1之測試結果將缺陷位址寫入至熔絲盒141中。
熔絲盒141包含複數個熔絲元件FS。熔絲元件FS配置成熔絲盒141中之一陣列。一熔絲元件FS儲存1位元之資料。取決於待儲存之一缺陷位址而設定熔絲元件FS之各者之斷開或不斷開。
例如，在熔絲盒141中設定複數個熔絲元件FS之一單元(熔絲單元)。一熔絲單元具有能夠儲存對應於一救助單元之一缺陷位址之一儲存容量。
例如，熔絲元件係一電可程式化熔絲元件(在下文中係一電熔絲元件)。然而，熔絲元件可為可由一雷射程式化之一熔絲元件(雷射熔斷熔絲元件)。
電熔絲元件之面積小於雷射熔斷熔絲元件之面積。因此，在一特定單位面積中，電熔絲元件之數目可經設定而大於雷射熔絲元件之數目。當使用電熔絲元件時，熔絲盒141具有一增加的儲存密度，而導致對記憶體胞陣列10中之缺陷之一改良的救助率。
熔絲盒141中關於缺陷位址之資料在下文中稱為冗餘資料(或熔絲資料或缺陷位址資料)。複數個冗餘資料FD(FD0至FDn)之一單元稱為冗餘資訊(或缺陷位址資訊)。n係至少為0之一自然數。
例如，各段冗餘資料FD與記憶體胞陣列10中之一列位址相關聯。因此，可基於列位址讀取一段冗餘資料FD。此外，各段冗餘資料FD包含關於記憶體胞陣列中之行之一缺陷部分之位址。冗餘資料FD包含對應於針對記憶體胞陣列中之行設定之具有一特定大小的一控制單元之複數個資料單元。此冗餘資料在下文中亦稱為行冗餘資 料。
熔絲控制電路142控制對熔絲盒141中之冗餘資料之讀取及對經讀取資料之傳送。當將冗餘資料寫入至熔絲盒141(熔絲經熔斷)時，熔絲控制電路142控制對寫入目標熔絲元件之選擇、電壓至熔絲元件之施加及類似者。
熔絲控制電路142自記憶體控制器9接收位址ADR。熔絲控制電路142可例如分析位址ADR。
例如，如圖1中所描繪，熔絲電路14(尤其熔絲元件)共同提供於其中配置墊之一區域附近。
一冗餘控制電路15使用來自熔絲電路14之冗餘資訊(缺陷位址)以控制對冗餘區域109執行之一操作。例如，冗餘控制電路15提供於各記憶庫BK中。冗餘控制電路15提供於例如行控制電路12與一I/O電路16之間。
冗餘控制電路15包含一鎖存電路151、一判定電路152及一開關電路159。
鎖存電路151暫時保持自熔絲電路14傳送之冗餘資料FD。為闡明描述，鎖存電路151在下文中稱為熔絲鎖存電路151。
判定電路152比較熔絲鎖存電路151中之冗餘資料FD與一外部位址(例如，一行位址)以判定是否用冗餘區域中之一控制單元替換主要區域中之一控制單元。為闡明描述，判定電路152在下文中稱為替換判定電路152。
一開關電路159基於來自替換判定電路之一判定結果將I/O電路16連接至主要區域中之控制單元及冗餘區域中之控制單元之一者。為闡明描述，開關電路159在下文中稱為替換開關電路159。
I/O電路16暫時保持來自記憶體胞陣列10之資料及來自記憶體控制器9之資料。I/O電路16透過行控制電路12及冗餘控制電路15自記憶 體胞陣列10接收資料。I/O電路16透過DQ線及DQ墊自記憶體控制器9接收資料。
一命令/位址鎖存電路17暫時保持供應至CA墊81之命令CMD及位址ADR，且以一特定時序將命令CMD及位址ADR傳送至記憶體1中之各電路。命令/位址鎖存電路17將命令CMD輸出至一定序器19。命令/位址鎖存電路17將位址ADR(ADR-Row、ADR-Col)輸出至列控制電路13、行控制電路12及熔絲控制電路142。墊81之位址ADR可直接供應至熔絲控制電路142。
一時脈產生電路18基於一外部時脈CK產生用於電阻變化型記憶體1之內部之一內部時脈CLK。
定序器19基於來自記憶體控制器9之命令CMD及控制信號CNT控制電阻變化型記憶體1之整個內部之操作。
將參考圖3至圖5描述本實施例中之電阻變化型記憶體中之記憶體胞陣列之一內部組態。
如圖3中所描繪，記憶體胞陣列10包含複數個控制區域SEG。控制區域SEG在下文中稱為片段SEG。
圖3係示意性地描繪記憶體胞陣列之內部組態之一圖。
片段SEG係源於邏輯劃分之一區域。片段SEG係由數位元之一列位址及數位元之一行位址指示之一區域。
為簡化描述，圖3繪示其中八個片段SEG提供於記憶體胞陣列10中之一實例。在此情況中，記憶體胞陣列10在一X方向上劃分為兩個邏輯區域(控制單元)且在一Y方向上劃分為四個邏輯區域(控制單元)以設定片段SEG。
片段SEG包含一主要區域101。例如，冗餘區域109提供於各片段SEG中。當將一行冗餘組態應用於記憶體胞陣列10時，冗餘區域109提供於片段SEG中而在X方向上鄰近於主要區域101。
圖4係描繪本實施例中之電阻變化型記憶體中之記憶體胞陣列之一電路組態之一實例之一圖。圖4藉由提取記憶體胞陣列之內部之一部分繪示記憶體胞陣列之內部組態。
如圖4中所描繪，在記憶體胞陣列10中之主要區域101中，複數個記憶體胞MC沿X方向及Y方向配置。
配置於X方向上之複數個記憶體胞MC連接至共同字線WL。
配置於Y方向上之複數個記憶體胞MC連接至共同位元線BL及bBL。
一字線WL及一位元線對之兩個位元線BL及bBL連接至記憶體胞MC之各者。
記憶體胞MC包含一記憶體元件30及一選擇元件31。
記憶體元件30係一電阻變化元件。作為一記憶體元件之電阻變化元件30可採取複數個電阻值。使一特定電阻值與資料相關聯容許電阻變化元件30保持待儲存之資料。
選擇元件31係一場效電晶體(在下文中稱為一胞電晶體)。接通胞電晶體31以實現至及來自記憶體胞MC之資料輸入及輸出。
例如，電阻變化元件30之一端連接至位元線BL，且電阻變化元件30之另一端連接至胞電晶體31中之一電流路徑之一端(源極/汲極)。胞電晶體31中之電流路徑之另一端連接至位元線bBL。字線WL連接至胞電晶體31之一閘極。
將一H位準電壓(胞電晶體之一接通電壓)施加至字線WL以選擇記憶體胞MC。取決於對記憶體胞MC執行之操作，將位元線對之兩個位元線BL、bBL之一者設定為一高電位，而將另一位元線設定為一低電位。
複數個冗餘胞RDC配置於冗餘區域109中。冗餘胞RDC連接至一字線WL及位元線對之兩個位元線RBL、bBL。為闡明描述，冗餘胞 RDC所連接之位元線RBL、bRBL稱為冗餘位元線RBL、bRBL。
在X方向上配置於與其上配置記憶體胞MC之直線相同之直線上的冗餘胞RDC連接至為記憶體胞MC所共有之字線WL。配置於Y方向上之複數個冗餘胞RDC連接至共同冗餘位元線RBL、bRBL。
類似於記憶體胞MC，冗餘胞RDC包含一電阻變化元件(記憶體元件)30及一胞電晶體(選擇元件)31。
例如，冗餘胞RDC之元件30、31連接至冗餘位元線RBL、bRBL及字線WL，實質上同記憶體胞MC與位元線/字線之間的連接關係情況相同。
在接通選定胞之同時接通連接至與選定胞所連接之字線相同之字線WL的冗餘胞RDC。取決於對冗餘胞RDC執行之操作，將連接至冗餘胞RDC之兩個冗餘位元線RBL、bRBL之一者設定為一高電位，而將另一冗餘位元線設定為一低電位。
記憶體胞陣列10之內部組態可為一交叉點型記憶體胞陣列。在交叉點型記憶體胞陣列中，記憶體胞之一端連接至位元線且記憶體胞之另一端連接至字線。
圖5係描繪本實施例中之電阻變化型記憶體中之記憶體胞之一結構實例之一圖。
如圖5中所描繪，當電阻變化型記憶體係一STT(自旋轉移力矩)-MRAM時，記憶體胞包含一磁阻元件30作為一記憶體元件。
用於MRAM之磁阻元件30係具有一磁穿隧接面(MTJ)之一元件。磁阻元件30在下文中稱為MTJ元件。
MTJ元件30包含至少一儲存層300、一參考層302及一穿隧障壁層301。穿隧障壁層(例如，氧化鎂膜)301夾置於儲存層300與參考層302之間。一下電極309A提供於MTJ元件30下方。一上電極309B提供於MTJ元件30上方。
儲存層300及參考層302係具有垂直磁各向異性之磁性層。儲存層300及參考層302中之磁化(磁化方向)垂直於一層表面(膜表面)。儲存層300中之磁化方向係可變的，且參考層302中之磁化方向係不變的(固定狀態)。
當儲存層300中之磁化方向與參考層302中之磁化方向相同時(當MTJ元件呈一磁化平行定向狀態時)，MTJ元件30具有一第一電阻狀態(第一電阻值)。當儲存層300中之磁化方向與參考層302中之磁化方向不同時(當MTJ元件呈一磁化反平行定向狀態時)，MTJ元件30具有一第二電阻狀態(第二電阻值)。呈第一電阻狀態之MTJ元件30之電阻值小於呈第二電阻狀態之MTJ元件30之電阻值。
胞電晶體31係具有一埋入閘極結構之一電晶體。
胞電晶體31具有兩個擴散層312A、312B作為胞電晶體31之源極/汲極區域。兩個擴散層312A、312B經提供於一半導體區域390中。
一閘極電極310經提供於兩個擴散層312A與312B之間。閘極電極310經埋入於半導體區域390中之一凹槽中。一閘極絕緣膜311經提供於閘極電極310與半導體區域390之間。閘極電極310在X方向上延伸且用作字線WL。
MTJ元件30之上電極309B係經由一介層插塞(圖式中未描繪)連接至位元線BL。MTJ元件30之下電極309A係經由一接觸插塞CP1連接至胞電晶體31之擴散層312A。胞電晶體31之擴散層312B係經由一接觸插塞CP2連接至位元線bBL。
冗餘胞RDC具有與記憶體胞MC之結構相同的結構。
在將資料寫入至記憶體胞MC時，將一寫入電流供應至MTJ元件30。寫入電流流動通過MTJ元件30以改變儲存層300之磁化方向。儲存層300與參考層302之間之相對磁化定向之一改變繼而改變MTJ元件30之電阻值。因此，將資料寫入至記憶體胞MC中。取決於待寫入之 資料(「1」或「0」)，藉由寫入電路121來控制寫入電流在儲存層300與參考層302之間流動的方向。
控制參考層302之磁性質以防止在將寫入電流供應至MTJ元件30時參考層302之磁化方向被寫入電流改變。此提供給參考層302一不變的磁化方向。
藉由使一讀取電流通過MTJ元件30來執行自記憶體胞MC讀取資料。一讀取節點之電流值(或電位)根據MTJ元件30之一電阻狀態而變化。由讀取電路122中之感測放大器比較一特定參考值與讀取節點之電流值。因此，判定經儲存於MTJ元件30中之資料。
將讀取電流之電流值設定為不改變MTJ元件30之電阻狀態之一量值。
本實施例中之電阻變化型記憶體1可為一電阻記憶體(RERAM)或一相變記憶體(PCRAM)。因此，記憶體元件30可為一過渡金屬氧化物電阻變化元件(例如，具有氧化鎳膜或氧化鈦膜之一元件)或一相變元件(例如，具有硫族化物膜之一元件)。
藉由基於位址而自字線及位元線選擇(啟動)來執行將資料傳送至具有圖3至圖5之一組態之記憶體胞。
針對記憶體胞陣列10(或片段SEG)中之行設定複數個存取單元。針對行設定之存取單元在下文中稱為行存取單元。
針對記憶體胞陣列10(或片段SEG)中之列設定複數個存取單元。針對列設定之存取單元在下文中稱為列存取單元。列存取單元稱為例如一頁且與對應於一字線之一單元相對應。
基於一外部位址使用列存取單元及行存取單元選擇主要區域101中之一記憶體胞作為一存取目標。
如圖3中所描繪，一缺陷DF可出現於記憶體胞MC或連接至位元線BL之一電路(例如，感測放大器)中。包含一缺陷記憶體胞、一缺陷 位元線及一缺陷電路之一行之單元在下文中稱為一缺陷行。
缺陷行DF可妨礙對記憶體胞之存取。
為救助此一缺陷行DF，用一不可存取記憶體胞替換冗餘胞RDC。選擇冗餘胞RDC作為對不可存取記憶體胞MC之一存取目標替代。一組之冗餘胞RDC、冗餘位元線及冗餘電路稱為一冗餘行。為闡明描述，將主要區域101側上的一組之記憶體胞MC、位元線及行電路稱為一主要行。例如，主要行係包含至少一位元線之一單元。
為進行缺陷記憶體胞及冗餘胞RDC之替換程序，在記憶體胞陣列10中設定具有一特定大小之一救助單元(對位元線之數目之一設定)。在呈一行冗餘組態之記憶體胞陣列10中，針對記憶體胞陣列10中之行設定複數個救助單元。救助單元係藉由在邏輯上分離記憶體胞陣列10(片段SEG)而設定之控制單元。例如，包含至少一位元線BL(至少一冗餘位元線RBL)之一行之單元係一救助單元(缺陷替換單元)。
在主要區域101中，當例如行存取單元CU包含一缺陷DF時，用在數目上與作為一救助單元之位元線相同的冗餘位元線之一群組(冗餘行)ZR替換包含缺陷DF之至少一位元線之一群組(主要行)。
為簡化描述，圖3繪示其中一冗餘位元線RBL替換具有一缺陷DF之一位元線BL而作為一救助單元之一實例。
如上文描述，藉由將冗餘元件/電路應用於記憶體而救助記憶體胞陣列10(主要區域101)及行控制電路中之一缺陷部分。
記憶體胞陣列(或片段、行存取單元)中之救助單元之數目與記憶體胞陣列中之一缺陷百分比以及電阻變化型記憶體中之冗餘資料之數目(熔絲元件之數目)相關。當救助單元之數目增加時，一缺陷救助比率得以改良。然而，熔絲之數目實質上與救助單元之數目成比例地增加。
藉由冗餘控制電路15執行一缺陷行及一冗餘行之一替換程序。
圖6係描繪本實施例中之電阻變化型記憶體中之冗餘控制電路之一組態實例之一圖。圖6係繪示冗餘控制電路15之一內部組態及記憶體胞陣列10(例如，片段SEG)與冗餘控制電路15之間的對應關係之一示意圖。
如上文描述，針對記憶體胞陣列10(片段SEG)及行控制電路(例如，感測放大器)設定至少一行存取單元CU。
圖6繪示一經提取行存取單元CU。
藉由使用行存取單元CU中之一救助單元(主要行)ZC而用冗餘區域109中之救助單元(冗餘行)ZR替換行存取單元CU中之一缺陷行。
熔絲鎖存電路151包含複數個鎖存單元51。鎖存單元51包含於與行存取單元CU相關聯之熔絲鎖存電路151中。鎖存單元51可保持指示一行存取單元之位址之具有一位元長度之資料。
熔絲鎖存電路151自熔絲陣列141擷取對應於一選定列位址之冗餘資料FD。當熔絲鎖存電路151擷取冗餘資料時，在冗餘控制電路15中將冗餘資料FD設定為一有效狀態。
例如，根據行存取單元CU中之一資料單元(記憶體胞陣列中之冗餘資料)之大小，鎖存單元51具有大約5位元之一儲存容量。
熔絲鎖存電路151可能夠保持一列存取單元之冗餘資料FD。因此，在本實施例中，熔絲鎖存電路151之儲存容量小於熔絲盒141之儲存容量。
替換判定電路152比較一所供應選定行位址ADR-Col與熔絲鎖存電路151中之冗餘資料FD。基於行位址ADR-Col與冗餘資料FD之一比較結果，判定電路152判定是否用冗餘行替換主要行(缺陷行)。
替換判定電路152包含複數個判定單元52。
判定單元52提供於與行存取單元CU中之救助單元(替換單元)相關聯之替換判定電路152中。判定單元52之數目與鎖存單元51之數目 相同。判定單元52參考鎖存電路51中之冗餘資料FD。
例如，判定單元52包含與行存取單元CU中之主要側救助單元ZC相關聯之複數個算術電路(邏輯電路)521。此容許判定是否應以救助單元執行替換主要區域中之缺陷行。
取決於選定行位址ADR-Col是否與各鎖存單元51中之冗餘資料中之缺陷位址相匹配，算術電路521控制一控制信號dRD之信號位準。
當一特定算術電路521判定選定行位址ADR-Col與冗餘資料FD相匹配時，算術電路521輸出在一第一信號位準(例如，一H位準)之一控制信號。判定選定行位址ADR-Col與冗餘資料FD相匹配之結果指示對應於選定行位址之主要行有缺陷。
當選定行位址ADR-Col與鎖存單元51中之冗餘資料FD不匹配時，算術電路521輸出在一第二信號位準(例如，一L位準)之一控制信號dRD。判定選定行位址ADR-Col與冗餘資料FD不匹配之結果指示對應於選定行位址之主要行係正常的(無缺陷)。
基於來自替換判定電路152之控制信號dRD，替換開關電路159將I/O電路16連接至一主要區域101側內連線(內部資料線)IL或一冗餘區域109側內連線(冗餘資料線)RL。
替換開關電路159包含複數個開關單元59。
開關單元59提供於與行存取單元CU相關聯之替換開關電路159中。
開關單元59之數目與判定單元52之數目及鎖存單元51之數目相同。
開關單元59包含與行存取單元CU中之主要側救助單元ZC相關聯之複數個開關591。
開關591之各者自算術電路521接收控制信號dRD。
開關591根據對應於替換判定結果之信號位準控制I/O電路16與冗 餘行ZR(冗餘區域109)之間之連接。
當將在第一信號位準(例如，H位準)之控制信號dRD供應至開關591時，開關591將冗餘資料線RL連接至I/O電路16。
當一缺陷行存在於主要區域101中時(如上文描述)，執行缺陷行及冗餘行之替換程序。在本實例中，當一行存取單元CU中之一部分ZC包含一缺陷DF時，用冗餘行ZR替換包含缺陷DF之部分ZC。
替換程序容許在資料讀取時將來自冗餘行ZR之資料傳送至I/O電路16。或者，在資料寫入時將I/O電路16中之資料傳送至冗餘行ZR。
當將在第二信號位準之控制信號dRD供應至開關591時，開關591將連接至主要行ZC之內部資料線IL連接至I/O電路16。因此，執行主要區域101與I/O電路16之間的資料傳送而不執行替換程序。
如上文描述，本實施例中之電阻變化型記憶體1使用冗餘資料FD及冗餘控制電路15以實現至冗餘胞(冗餘行)而非缺陷胞(缺陷行)之資料傳送。因此，本實施例中之電阻變化型記憶體1容許救助記憶體胞陣列10中之缺陷。
在圖6中，為簡化且闡明描述，將一內部資料線IL連接至各開關591，且將一冗餘資料線RL連接至複數個開關單元591。然而，根據針對記憶體胞陣列10設定之行存取單元及冗餘行(冗餘單元)之至少一者之組態，可視需要改變連接至一開關591之資料線IL、RL之數目。與此相關，可視需要改變對應於一算術電路521之開關591之數目。
在電阻變化型記憶體之一操作序列中，經由CA接針81將容許啟動一字線(列)之一命令及該字線之位址(選定列位址)自記憶體控制器9傳輸至電阻變化型記憶體1而作為一信號集。
在電阻變化型記憶體1接收到用於控制列之命令及位址之後，經由CA接針81將包含指示對記憶體胞執行之一操作之一命令及一位元線之位址(選定行位址)之一信號集自記憶體控制器9傳輸至電阻變化 型記憶體1。
在此情況中，電阻變化型記憶體1基於列位址執行對記憶體胞陣列中之列之控制，且接著基於行位址執行對記憶體胞陣列中之行之控制。
在本實施例中之電阻變化型記憶體1中，熔絲電路14將熔絲電路14中之複數個冗餘資料(冗餘資訊)當中的對應於自外部(例如，記憶體控制器)提供之位址ADR之一段冗餘資料(指示一缺陷位址之資料)FD輸出至冗餘控制電路15。基於位址ADR選擇待輸出之該段冗餘資料FD。
例如，熔絲控制電路142基於來自外部之選定列位址ADR-Row將儲存於熔絲盒141中之複數個冗餘資料當中的與一外部選定列位址ADR-Row之全部或一部分相關聯之一段冗餘資料FD傳送至冗餘控制電路15中之熔絲鎖存電路151。
本實施例中之電阻變化型記憶體1在從接收到命令/列位址CMD、ADR直至對記憶體胞陣列10中之列之處理(邏輯處理)完成之一時段內將冗餘資料FD傳送至熔絲鎖存電路151。
因此，本實施例中之電阻變化型記憶體1可執行冗餘控制而無需將熔絲電路14中之全部冗餘資料讀取至熔絲鎖存電路151。
因此，本實施例中之電阻變化型記憶體實現熔絲鎖存電路151之電路規模(鎖存單元之數目)之一縮減。
此外，在本實施例中之電阻變化型記憶體中，熔絲鎖存電路151可能夠根據指派給記憶體胞陣列(或片段)之行存取單元之數目儲存一資料大小。因此，本實施例中之電阻變化型記憶體容許使用具有一高儲存密度之一熔絲盒以增加救助效率，而未過度增加熔絲鎖存電路151之電路規模。
如上文描述，本實施例中之電阻變化型記憶體實現救助效率之 一增加且容許抑制晶片大小之一增加。
(b)操作實例
將參考圖7至圖9描述第一實施例中之記憶體裝置(例如，一電阻變化型記憶體)之一操作實例。在此方面，除圖7至圖9之外，亦將使用圖1至圖6描述本實施例中之記憶體裝置之操作實例。
圖7係繪示本實施例中之電阻變化型記憶體之操作實例之一流程圖。圖8係繪示本實施例中之電阻變化型記憶體之操作實例之一時序圖。圖9係繪示本實施例中之電阻變化型記憶體之操作實例之一示意圖。
如圖7及圖8中所描繪，當開啟電源時，本實施例中之電阻變化型記憶體(例如，MRAM)1基於來自主機裝置999及控制器9之設定資訊執行一初始設定操作、對記憶體1內部之內連線(例如，位元線)之預充電及類似者，而不讀取熔絲盒141中之冗餘資料(ST0)。
根據來自主機裝置999之用於資料讀取或資料寫入之一請求，記憶體控制器9經由CA墊81將一主動命令CMD-ACT及一位址ADR傳輸至記憶體1。
在本實施例中，連同主動命令CMD-ACT一起傳輸之位址係一列位址ADR-Row。
記憶體1實質上同時接收主動命令CMD-ACT及列位址ADR-Row(步驟ST1)。將命令CMD-ACT及位址ADR-Row輸入至命令/位址鎖存電路17。命令/位址鎖存電路17將命令CMD-ACT傳送至定序器19。
定序器19按命令CMD-ACT執行邏輯處理LGC。因此，定序器19辨識命令CMD-ACT係一主動命令，且基於命令CMD-ACT執行對各電路之控制。
將列位址ADR-Row自命令/位址鎖存電路17傳送至列控制電路(列解碼器)13。列控制電路(列解碼器)13解碼列位址ADR-Row。因此， 判定待存取之列位址(選定列位址、頁)。定序器19基於命令CMD-ACT執行控制以啟動對應於選定頁之字線WL。
當啟動選定字線時，將連接至選定字線之記憶體胞MC及冗餘胞RDC設定為一接通狀態，且胞MC、RDC變得可存取。
連續於將主動命令輸入至一特定記憶庫或與此同時，可藉由記憶體1接收用於另一記憶庫之主動命令CMD-ACT及位址ADR-Row。
定序器19基於列位址ADR-Row對記憶體胞陣列10執行存取處理ACS。因此，實現至及來自記憶體胞陣列10之資料輸入及輸出。
與基於命令CMD-ACT對記憶體胞陣列10進行內部處理同時，記憶體1執行一替換程序之一熔絲操作(步驟ST2)。
將列位址ADR-Row供應至熔絲電路14。
熔絲控制電路142解碼列位址ADR-Row。基於經解碼列位址ADR-Row，熔絲控制電路142執行對熔絲盒141中之冗餘資料FD之一讀取操作FDR。
如圖9中所描繪，自熔絲盒141讀取與對應於選定列位址ADR-Row之熔絲盒141中的各自列存取單元相關聯之冗餘資料FD之行冗餘資料(步驟ST2)。
例如，熔絲控制電路142參考指示列中之控制單元的選定列位址ADR-Row之一部分(例如，指示一片段之一位址或選定字線之位址)以選擇性地讀取熔絲盒141中之冗餘資料。
熔絲控制電路142執行冗餘資料至冗餘控制電路15之一傳送操作TRS。
例如，可同時對複數個記憶庫執行基於選定列位址自熔絲盒141讀取且傳送資料。可將相同冗餘資料FD傳送至複數個記憶庫。此外，可以各自時序將用於各自記憶庫之不同資料傳送至各自記憶庫。
熔絲鎖存電路151擷取冗餘資料FD。
藉由對應於行存取單元之鎖存單元保持各冗餘資料FD。各鎖存單元51保持與對應於鎖存單元之行存取單元CU相對應之冗餘資料FD之一部分(資料單元)。各鎖存單元51保持包含不同缺陷行位址之資料單元DU(DU0至DUm)。m係至少為1之一自然數。
替換判定電路152準備進行缺陷行與冗餘行之間的替換之判定程序。
在自傳輸主動命令CMD-ACT起已經過一特定時段之後，記憶體控制器9將一讀取命令RC(或寫入命令)及一行位址(選定行位址)ADR-Col傳輸至記憶體1。
記憶體1接收讀取命令RC及行位址ADR-Col(步驟ST3)。
定序器19按命令CMD-RC執行邏輯處理LGC。因此，定序器19辨識命令CMD-RC係一讀取命令，且執行對電路之控制以進行資料讀取。
將行位址ADR-Col傳送至行控制電路12(行解碼器120)。行解碼器120解碼行位址ADR-Col。因此，啟動由經解碼選定行位址指示之位元線及電路。
將經解碼選定行位址ADR-Col傳送至替換判定電路152。
替換判定電路152比較行位址ADR-Col與熔絲鎖存電路151中之冗餘資料FD(步驟ST4)。替換判定電路152判定選定行位址ADR-Col是否與對應於選定列位址ADR-Row之行冗餘資料相匹配(步驟ST5)。
判定單元52之各者對由記憶體控制器9提供之行位址ADR-Col及對應鎖存單元51中之冗餘資料FD執行一判定程序(邏輯處理)DTM。
各判定單元52基於行位址ADR-Col與冗餘資料之比較結果將控制信號dRD輸出至冗餘開關電路159。
當在對應於存取目標主要行之判定單元52中之一特定算術電路521中，選定行位址ADR-Col與鎖存單元51中之冗餘資料FD相匹配 時，算術電路521將在第一位準(例如，H位準)之控制信號dRD輸出至對應於算術電路521之開關591。
例如，算術電路521對與算術電路521所對應之行位址ADR-Col的該部分及冗餘資料的該部分執行邏輯處理。
基於第一信號位準，開關591將冗餘資料線RL連接至內部資料線IL。
因此，冗餘區域109中之冗餘行ZR被連接至I/O電路16。
對應於已將第一信號位準(H位準)供應至其之開關591之主要區域101中的主要行(缺陷行)係藉由開關單元59與I/O電路16電分離。
用冗餘區域109中之冗餘行ZR來替換缺陷主要行ZC(步驟ST6A)。
當算術電路521判定行位址ADR-Col與冗餘資料FD不匹配時，算術電路521將在不同於第一位準之第二位準(例如，L位準)之控制信號dRD輸出至開關591。
當將第二信號位準(L)之控制信號dRD供應至開關591時，開關591將主要資料線ML連接至內部資料線IL。因此，主要區域101中之主要行ZC被連接至I/O電路16。
當因此判定由選定位址指示之存取目標主要行ZC並非一缺陷行(判定為正常)時，不執行替換程序(步驟ST6B)。
如上文描述，當缺陷行存在於行存取單元CU中時，用冗餘行替換含有缺陷之行存取單元CU的一部分。
在此一替換程序(切換資料線與I/O電路之間的連接)之後，執行將資料傳送至行存取單元(記憶體胞陣列)(步驟ST7)。
當命令CMD係一讀取命令時，取決於行位址與冗餘資料是否匹配，經由I/O電路16將僅來自主要區域101的資料或來自主要區域101及冗餘區域109的資料傳送至記憶體控制器9。
當命令CMD係寫入命令RC時，取決於行位址與冗餘資料是否匹配，將外部資料自I/O電路16僅傳送至主要區域101或傳送至主要區域101及冗餘區域109。
關於一主動命令CMD-ACT及一列位址ADR-Row，循序供應複數個讀取/寫入命令及複數個行位址ADR-Col。因此，傳送一資料頁。
上述操作完成電阻變化型記憶體與記憶體控制器之間的資料傳送。
在本實施例中之電阻變化型記憶體之控制方法中，當接收到命令及列位址時，將熔絲盒中之複數個冗餘資料當中對應於列位址之一段冗餘資料選擇性地傳送至冗餘控制電路中之鎖存電路，如上文描述。接著，使用對應於選定列位址及選定行位址之冗餘資料執行用於記憶體胞陣列中之缺陷行之判定程序及替換程序。
(c)總結
對於諸如電阻變化型記憶體之記憶體裝置，已促進元件(記憶體胞)之小型化及儲存密度之一增加。為達成記憶體裝置之一高良率，已將使用冗餘功能之缺陷救助應用於記憶體裝置。
然而，隨著增加的儲存密度及小型化記憶體胞，記憶體裝置中之缺陷百分比趨於增加。因此，用於冗餘功能之電路之規模增加，且因此記憶體裝置(晶片)中用於冗餘功能之電路之速率不可忽略。
此外，若在開啟記憶體裝置中之電源時，記憶體裝置將儲存於熔絲電路中之冗餘資料傳送至冗餘控制電路，則冗餘控制電路中之鎖存電路儲存熔絲電路中之全部冗餘資料且執行替換程序。在此情況中，冗餘控制電路包含具有一大儲存容量之鎖存電路，且鎖存電路之規模(記憶體晶片中之面積)可增加。
此外，當冗餘元件之數目增加以改良對缺陷胞之救助率時，熔絲電路之儲存容量趨於增加。因此，在記憶體裝置中，冗餘控制電路 之鎖存電路之規模趨於隨對缺陷胞之救助率之一改良持續地增加。
基於連同命令一起供應之位址(例如，列位址)，本實施例中之電阻變化型記憶體自熔絲電路中之複數個冗餘資料(關於缺陷行位址之資料)讀取對應於所供應位址之冗餘資料。
藉由冗餘控制電路中之熔絲鎖存電路保持經讀取冗餘資料。
本實施例中之電阻變化型記憶體比較基於選定列位址讀取之冗餘資料與在供應選定列位址之後供應之選定行位址。
基於冗餘資料與行位址之比較結果，本實施例中之電阻變化型記憶體判定是否使用冗餘行執行替換程序(是否存取冗餘行)。
當以開始對記憶體胞陣列之存取時之時序執行自熔絲電路之讀取冗餘資料(如在本實施例中)時，可僅僅將對應於存取目標控制單元(列)之冗餘資料傳送至熔絲鎖存電路。
因此，本實施例中之電阻變化型記憶體實現在替換程序期間由熔絲鎖存電路151保持之冗餘資料(缺陷位址)之大小之一縮減。因此，本實施例中之電阻變化型記憶體實現熔絲鎖存電路151之電路規模之一縮減。
例如，在DRAM中，基於DRAM之規格，從接收到列位址(主動命令)直至接收到行位址(讀取/寫入命令)存在一短時段以達成高速存取。因此，在從接收到列位址直至接收到行位址之時段期間，DRAM難以保全一時間量以讀取且傳送熔絲電路中之冗餘資料。
與DRAM相比，電阻變化型記憶體趨於具有一較小頁大小。例如，與DRAM相比，MRAM趨於具有一較大感測放大器大小。因此，針對一特定面積(晶片大小)，位元線之數目趨於為小的，且此外，頁大小趨於為小的。因此，與DRAM相比，基於記憶體規格，電阻變化型記憶體具有更多列位址以滿足儲存容量。列位址之數目增加導致行位址之數目減小。因此，電阻變化型記憶體具有用於行冗餘之縮減資 訊量。
電阻變化型記憶體(例如，一MRAM)中之記憶體胞之結構不同於DRAM中之記憶體胞之結構。此外，電阻變化型記憶體之讀取機制(電路之組態及控制)不同於DRAM之讀取機制。電阻變化型記憶體與DRAM之間之此等差異可引起用於電阻變化型記憶體中之記憶體胞陣列中之列的控制時間之一增加。
因此，本實施例中之電阻變化型記憶體容許在從接收到列位址與接收到行位址之時段期間保全一時間量以將熔絲資料(冗餘資料)傳送至冗餘控制電路。
因此，本實施例中之電阻變化記憶體容許在控制記憶體胞陣列中之列期間執行將冗餘資料自熔絲電路傳送至冗餘控制電路(熔絲鎖存電路)。
本實施例中之電阻變化型記憶體實現保持冗餘資訊之鎖存電路之數目之一縮減。
因此，本實施例中之記憶體裝置能夠達成一高良率且容許抑制晶片大小之一增加。
(2)第二實施例
將參考圖10及圖11描述一記憶體裝置及其控制方法。
本實施例中作為記憶體裝置之一電阻變化型記憶體與第一實施例中之電阻變化型記憶體之不同之處在於：在對記憶體胞陣列存取之一時段期間，使用一列位址及一行位址兩者自熔絲電路選擇性地讀取對應於列及行位址之冗餘資料。
圖10係繪示本實施例中之電阻變化型記憶體之一操作實例之一時序圖。圖11係繪示本實施例中之電阻變化型記憶體之操作實例之一示意圖。本實施例中之電阻變化型記憶體之一內部組態實質上與第一實施例中之電阻變化型記憶體之內部組態相同，且因此省略對該記憶 體之內部組態之具體描述。
電阻變化型記憶體之操作模式(存取模式)包含其中實質上同時發出一列位址及一行位址之一模式。
如上文描述，與DRAM相比，電阻變化型記憶體1趨於具有一較大列位址。因此，許多位元用以指示列位址。此外，可基於記憶體之規格或標準界定用以傳輸且接收命令及位址之墊之數目。因此，當將一命令及一位址自記憶體控制器9同時傳輸至記憶體1時，一次可能並未傳輸或接收指示一選定列位址之全部位元。在此情況中，記憶體控制器9以複數個經劃分段將列位址傳輸至電阻變化型記憶體1。
此外，歸因於基於針對記憶體之規格/標準之儲存容量，電阻變化型記憶體1及記憶體控制器具有大於DRAM之列位址同時具有小於DRAM之一行位址。因此，電阻變化型記憶體及記憶體控制器基於記憶體之規格使用若干墊以容許列位址之一部分與行位址同時傳輸。
基於此一操作模式及一規格，本實施例中之電阻變化型記憶體如下操作。
如圖10中所描繪，在本實施例中，連續傳輸且接收兩個不同命令CMD。
關於兩個連續命令，一命令CMD係一主動命令CMD-ACT。另一命令係一讀取命令CMD-RC或一寫入命令CMD-WC。在本實施例中，連續命令指示：在按一命令(本實例中，主動命令)執行邏輯處理期間傳輸且接收另一命令(在本實例中，讀取/寫入命令)。
記憶體1接收主動命令CMD-ACT且亦接收一選定列位址ADR-Row之一部分ADR-R1。
記憶體1接收讀取命令CMD-RC(或寫入命令CMD-WC)且亦接收選定列位址ADR-Row之剩餘部分ADR-R2以及選定行位址ADR-Col。在按主動命令CMD-ACT執行邏輯處理LGC期間接收讀取命令CMD- RC及位址ADR-R2、ADR-Col。
將選定列及行位址ADR-Row、ADR-Col傳送至一熔絲控制電路142。
熔絲控制電路142基於選定位址ADR-Row、ADR-Col(位址之全部或一部分)對冗餘資料FD執行一讀取操作FDR。
如上文描述，對應於一列存取單元之冗餘資料FD包含對應於行存取單元之複數個資料單元DU。
如圖11中所描繪，基於選定行位址ADR-Col選擇選定冗餘資料FD中之複數個資料單元DU之一資料單元DU。
因此，自一熔絲盒141讀取對應於選定列位址ADR-Row及選定行位址ADR-Col兩者之冗餘資料(冗餘資料中之資料單元)。
熔絲控制電路142執行一傳送操作TRS以將經讀取冗餘資料FD傳送至一冗餘控制電路15中之一熔絲鎖存電路151。
如圖11中描繪，在本實施例中，冗餘資料FD僅傳送至用於對應於選定行位址之行存取單元之一鎖存單元51。
一判定單元52比較鎖存單元51中之冗餘資料(資料單元)與選定行位址ADR-Col以判定是否使用一冗餘行ZR執行一替換程序。
未保持冗餘資料之鎖存單元/判定單元對應於未選定行存取單元。因此，控制一替換開關以便容許將一主要區域101之資料傳送至未保持冗餘資料之鎖存單元/判定單元。
隨後，本實施例中之電阻變化型記憶體基於一判定程序之結果執行在一記憶體胞陣列10與一I/O電路16之間傳送資料，與第一實施例情況相同。
如上文描述，甚至當電阻變化型記憶體連續接收命令/位址時，仍可在對記憶體胞陣列10存取之時段期間(在資料傳送至記憶體胞陣列之前)將用於替換程序之冗餘資料自一熔絲電路14傳送至鎖存電路 151。
因此，第二實施例中之記憶體裝置產生類似於第一實施例之效應之效應。
(3)第三實施例
將參考圖12至圖14描述一第三實施例中之一記憶體裝置。
圖12係示意性地描繪本實施例中作為記憶體裝置之一電阻變化型記憶體之一內部組態及一操作實例之一圖。圖13係繪示本實施例中之電阻變化型記憶體之操作實例之一時序圖。
如圖12中所描繪，當使用一選定列位址及一選定行位址兩者讀取一熔絲鎖存電路中之冗餘資料時，與第二實施例中之電阻變化型記憶體情況相同，一熔絲鎖存電路可能夠保持一行存取單元之位址(熔絲資料)。
在本實施例中之電阻變化型記憶體1中，一冗餘控制電路中之一鎖存電路151X具有能夠保持指示一行存取單元之具有一位元長度的資料(冗餘資料)之一儲存容量。例如，熔絲鎖存電路151X包含可保持一行存取單元之位址之一鎖存單元51。
將一控制信號Trg供應至鎖存單元(熔絲鎖存電路151X)。
如上文描述，本實施例中之電阻變化型記憶體使用選定列位址及選定行位址讀取熔絲資料(選定行存取單元中之一缺陷位址)，而實現對暫時保持冗餘資料之鎖存電路之電路規模之一進一步縮減。
當提供一鎖存單元51時，一判定單元52可提供於一替換判定電路152中。
例如，當藉由對應於一行存取單元之鎖存單元51保持冗餘資料FD時(如圖13中所描繪)，藉由一控制信號(在下文中稱為一鎖存觸發信號)Trg控制熔絲鎖存電路151X中之冗餘資料FD之一擷取時序。
例如，鎖存單元51與鎖存觸發信號Trg自L位準移位至H位準時之 一時序同步擷取冗餘資料FD。
在從在一特定週期中開始擷取冗餘資料FD直至在下一個週期中鎖存觸發信號Trg自L位準移位至H位準之一時段T1期間，鎖存單元51中之資料呈一有效狀態。
在用於替換判定以進行資料傳送之冗餘資料FD呈有效狀態之一時段期間，執行在行存取單元(主要行/冗餘行)CU與一I/O電路16之間之資料傳送。
如上文描述，對於某一冗餘資料之替換程序，記憶體胞陣列中之資料傳送之時段並未超過冗餘資料有效之時段。
例如，在鎖存觸發信號Trg在H位準之一時段期間執行對冗餘資料FD及選定行位址之判定程序。
因此，本實施例中之電阻變化型記憶體可防止在判定程序期間重寫鎖存單元51中之冗餘資料。
圖14係描繪本實施例中之電阻變化型記憶體之一修改之一示意圖。
當提供一鎖存單元51及一判定單元52時，一開關單元59可提供於一開關電路159中，如圖14中所描繪。
甚至當如同鎖存單元51及判定單元52般提供一開關單元59時，電阻變化型記憶體1仍容許藉由圖13中繪示之一操作達成對冗餘之判定及對至一冗餘區域之連接之控制。
因此，第三實施例中之記憶體裝置可產生類似於第一及第二實施例之效應之效應。
(4)修改
將參考圖15及圖16描述實施例中之記憶體裝置(例如，電阻變化型記憶體)之一修改。
圖15係繪示實施例中之電阻變化型記憶體之修改之一示意圖。
例如，為救助使用一救助單元未能救助之複數個缺陷，可將複數個冗餘行ZR提供於一行存取單元CU中，如圖15中所描繪。
在此情況中，熔絲鎖存電路151包含用於一行存取單元CU之複數個鎖存單元51(51a、51b)。
各鎖存單元51保持行存取單元中之複數個不同冗餘資料FDa、FDb(資料單元DU)。不同冗餘資料FDa、FDb指示行存取單元CU中之不同缺陷位址。然而，兩段冗餘資料FDa、FDb係對應於共同選定列位址ADR-Row之行冗餘資料FDa、FDb。
當針對一行存取單元CU提供兩個冗餘行(救助單元)時，提供與該行存取單元相關聯之兩個鎖存單元51。
鎖存單元51可保持基於選定列及行位址ADR-Row、ADR-Col選擇性讀取之冗餘資料(資料單元DU)。
替換判定電路152包含用於一行存取單元CU之複數個判定單元52(52a、52b)。單一判定單元52(52a、52b)對應於單一鎖存單元51(51a、51b)。
單一判定單元52比較一段冗餘資料FD與選定行位址ADR-Col。例如，各一判定單元52a針對一目標救助單元比較一段冗餘資料FDa與選定行位址ADR-Col。各另一判定單元52b針對一目標救助單元比較另一段冗餘資料FDb與選定行位址ADR-Col。
替換開關電路159包含開關單元59中之複數個開關591。
一開關591連接至對不同冗餘資料(資料之一部分)執行邏輯處理LGC之複數個判定單元52a、52b。
將複數個判定結果供應給一開關591。
基於來自判定單元52a、52b之控制信號dRDa、dRDb，開關591將I/O電路16連接至主要行ZC及冗餘行ZR之一者。
基於兩個不同控制信號(對位址之判定結果)，開關591將主要資 料線ML及冗餘資料線RLa、RLb之一者連接至I/O電路16。
例如，當控制信號dRDa之信號位準係H位準且控制信號dRDb之信號位準係L位準時，開關591將包含於兩個冗餘資料線RLa、RLb中之冗餘資料線RLa(冗餘行ZRa)連接至I/O電路16。當控制信號dRDa之信號位準係L位準且控制信號dRDb之信號位準係H位準時，開關591將冗餘資料線RLb(冗餘行ZRb)連接至I/O電路16。
當控制信號dRDa、dRDb兩者皆在L位準時，開關591將主要資料線ML(主要行ZC)連接至I/O電路16。替換判定電路152經設計以防止將控制信號dRDa、dRDb兩者皆設定為H位準。
如上文描述，本修改中之電阻變化型記憶體容許執行用冗餘行替換一行存取單元中之複數個缺陷行之程序。
可基於至少三個冗餘資料救助行存取單元CU中之至少三個缺陷。
圖15中描繪之修改中之電阻變化型記憶體實現對行存取單元中之缺陷之救助率之一增加。
圖16係繪示實施例中之電阻變化型記憶體之修改之一示意圖。
如圖16中所描繪，例如行存取單元CU可處理為一救助單元。
在此情況中，用具有與一行存取單元CU之儲存容量相同之儲存容量的冗餘行ZR替換包含一缺陷行之行存取單元CU。
替換開關電路159具有複數個開關591。
一開關591對應於一組之一行存取單元CU及一冗餘行ZR。
此外，替換判定電路152具有複數個算術電路521。一算術電路521對應於一開關591。
熔絲鎖存電路151保持基於選定列位址ADR-Row選擇性讀取之冗餘資料FD，此與第一實施例情況相同。熔絲鎖存電路151可保持基於選定列及行位址ADR-Row、ADR-Col選擇性讀取之冗餘資料FD。
基於由算術電路521執行之替換程序之判定結果(選定行位址與冗餘資料之比較結果)，各開關591將行存取單元CU及冗餘行ZR之一者連接至I/O電路16。
當選定行位址ADR-Col係由熔絲資料FD指示之一缺陷位址時，用冗餘行ZR替換對應於選定行位址ADR-Col之整個行存取單元CU。
如上文描述，本修改中之電阻變化型記憶體可執行用冗餘行ZR替換整個一行存取單元之程序。
圖16中描繪之電阻變化型記憶體容許使用一相對較簡單電路組態及控制救助應用行冗餘機制之記憶體胞陣列中之缺陷。
雖然已描繪某些實施例，但此等實施例僅已依實例之方式呈現且並非意欲限制本發明之範疇。實際上，本文中描述之新穎方法及系統可以多種其他形式具體實施；此外，在不脫離本發明之精神之情況下，可進行呈本文中描述之方法及系統之形式之各種省略、取代及改變。隨附申請專利範圍及其等之等效物意欲涵蓋如將落於本發明之範疇及精神內之此等形式或修改。
10‧‧‧記憶體胞陣列
12‧‧‧行控制電路
14‧‧‧熔絲電路
16‧‧‧I/O電路
51‧‧‧鎖存單元
52‧‧‧判定單元
59‧‧‧開關單元
101‧‧‧主要區域
151‧‧‧熔絲鎖存電路
152‧‧‧替換判定電路
159‧‧‧替換開關電路
521‧‧‧算術電路
591‧‧‧開關
ADR-Col‧‧‧行位址
ADR-Row‧‧‧列位址
BL‧‧‧位元線
CU‧‧‧行存取單元
dRD‧‧‧控制信號
FD‧‧‧冗餘資料/熔絲資料
FD0至FDn‧‧‧冗餘資料
IL‧‧‧主要區域側內連線/內部資料線
ML‧‧‧主要資料線
RBL‧‧‧冗餘位元線
RL‧‧‧冗餘區域側內連線/冗餘資料線
ZC‧‧‧主要側救助單元/主要行
ZR‧‧‧冗餘位元線之一群組/救助單元/冗餘行

Claims (20)

  1. 一種記憶體裝置，其包括：一記憶體胞陣列，其包含一第一陣列及一第二陣列；一熔絲電路，其經組態以保持至少一段第一資料，該第一資料指示該第一陣列中之一缺陷位址；及一控制電路，其經組態以基於該第一資料來控制該第一陣列及該第二陣列上之一替換程序，其中當供應該第一陣列中之一第一方向上之一第一位址時，該熔絲電路將對應於該第一位址之該第一資料傳送至該控制電路，及當在將該第一資料傳送至該控制電路之後供應該第一陣列中之一第二方向上之一第二位址時，該控制電路基於該第二位址與該第一資料之一比較結果來存取該第一陣列及該第二陣列中之一者。
  2. 如請求項1之記憶體裝置，其中當該缺陷位址與該第二位址相匹配時，該控制電路存取該第二陣列。
  3. 如請求項1之記憶體裝置，其中當該缺陷位址與該第二位址不匹配時，該控制電路存取由該第一位址及該第二位址指示之該第一陣列中的一部分。
  4. 如請求項1之記憶體裝置，其中將一第一命令供應給該第一位址，及該第一命令係容許啟動針對該記憶體胞陣列中之該第一方向設定之一第一單元之一信號。
  5. 如請求項1之記憶體裝置，其中 將一第二命令供應給該第二位址，及該第二命令係容許執行自該記憶體胞陣列讀取第二資料或將第三資料寫入至該記憶體胞陣列之一信號。
  6. 如請求項1之記憶體裝置，其中該熔絲電路包含儲存該至少一段第一資料之一熔絲陣列，該控制電路包含保持自該熔絲陣列傳送之該第一資料之一鎖存電路，及該鎖存電路之一儲存容量小於該熔絲陣列之一儲存容量。
  7. 如請求項1之記憶體裝置，其中該第一陣列包含：針對該第一方向設定之第一數目個第一控制單元；及針對該第二方向設定之第二數目個第二控制單元，該控制電路包含保持該第一資料之一鎖存電路，及該鎖存電路包含第二數目個第一鎖存單元。
  8. 如請求項1之記憶體裝置，其中該第一位址係該記憶體胞陣列中之一列位址，及該第二位址係該記憶體胞陣列中之一行位址。
  9. 如請求項1之記憶體裝置，其中該第一陣列包含一記憶體胞，及該記憶體胞包含選自由以下各者組成之群組之一記憶體元件：一磁阻元件、一金屬氧化物型可變電阻元件及一相變元件。
  10. 一種記憶體裝置，其包括：一記憶體胞陣列，其具有一第一陣列及一第二陣列；一熔絲電路，其經組態以保持至少一段第一資料，該第一資料指示該第一陣列中之一缺陷位址； 一鎖存電路，其經組態以保持自該熔絲電路傳送之該第一資料；及一控制電路，其經組態以使用該鎖存電路中之該第一資料來控制該第一陣列及該第二陣列上之一替換程序，其中該鎖存電路之一儲存容量小於該熔絲電路之一儲存容量。
  11. 如請求項10之記憶體裝置，其中當供應該第一陣列中之一第一方向上之一第一位址時，該熔絲電路將對應於該第一位址之該第一資料傳送至該鎖存電路，當在傳送該第一資料之後供應該第一陣列中之一第二方向上之一第二位址時，該控制電路基於該第二位址與該第一資料之一比較結果來存取該第一陣列及該第二陣列中之一者。
  12. 如請求項10之記憶體裝置，其中該控制電路基於該第一陣列中之一第一方向上之一第一位址來選擇一段第一資料，且基於該第一陣列中之一第二方向上之一第二位址來選擇該選定之一段第一資料中之複數個資料單元當中之一資料單元，該控制電路將該選定資料单元傳送至該鎖存電路，及該控制電路基於該第二位址與該選定資料單元之該比較結果來存取該第一陣列及該第二陣列中之一者。
  13. 如請求項10之記憶體裝置，其中該第一陣列包含：針對該第一陣列之一第一方向設定之第一數目個第一控制單元；及針對該第一陣列之一第二方向設定之第二數目個第二控制單元，及 該鎖存電路包含對應於該等第二控制單元之一者之一鎖存單元。
  14. 如請求項10之記憶體裝置，其中將一第一命令供應給該第一陣列中之一第一方向上之一第一位址，在該第一命令之後，將一第二命令供應給該第一陣列中之一第二方向上之一第二位址，該第一命令係容許啟動針對該記憶體胞陣列中之該第一方向設定之一第一控制單元之一信號，及該第二命令係容許執行自該記憶體胞陣列讀取第二資料或將第三資料寫入至該記憶體胞陣列之一信號。
  15. 如請求項14之記憶體裝置，其中該第一位址係該記憶體胞陣列中之一列位址，及該第二位址係該記憶體胞陣列中之一行位址。
  16. 一種控制一記憶體裝置之方法，該方法包括：接收一記憶體胞陣列中之一第一方向上之一第一位址；將對應於該第一位址之至少一段第一資料之第一資料自一熔絲電路傳送至一鎖存電路，該第一資料包含該記憶體胞陣列中之一缺陷位址；接收該記憶體胞陣列中之一第二方向上之一第二位址；及基於該經傳送第一資料中之該缺陷位址與該第二位址之一比較結果來存取該記憶體胞陣列中之一第一陣列及一第二陣列中之一者。
  17. 如請求項16之控制該記憶體裝置之方法，其中接收具有一第一命令之該第一位址，以容許啟動該記憶體胞陣列之一第一控制單元，及 接收具有一第二命令之該第二位址，以容許執行自該記憶體胞陣列讀取第二資料，或將第三資料寫入至該記憶體胞陣列。
  18. 如請求項17之控制該記憶體裝置之方法，其中在根據該第一命令處理期間，傳送該第一資料。
  19. 如請求項16之控制該記憶體裝置之方法，進一步包括：在接收該第一位址之前，開啟該記憶體之電源。
  20. 如請求項16之控制該記憶體裝置之方法，其中該第一位址係該記憶體胞陣列中之一列位址，及該第二位址係該記憶體胞陣列中之一行位址。
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