JP2006245547A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】集積度を低下させることなく、セルソース線及びセルウェル線の配線抵抗を低減可能な不揮発性半導体記憶装置を提供する。
【解決手段】列方向に複数のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを、行方向に複数配列したメモリセルアレイ３０と、複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続する複数の第１セルウェル線２１ａ、２１ｃ、２１ｅと、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅの上層の配線層に配置され、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅ同士を電気的に接続する複数の第２セルウェル線２２ａ〜２２ｈと、複数のメモリセルカラムのそれぞれの選択トランジスタのソース端子に接続する第２セルソース線１２とを備える。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、特に多層配線構造の不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置のメモリセルアレイ領域に複数のメモリセルトランジスタがマトリクス状に配置されている。不揮発性半導体記憶装置では、フローティングゲートに蓄えられた電荷量に応じて変動するしきい値電圧によって、メモリセルトランジスタの「１」状態と「０」状態が区別される。メモリセルトランジスタは基板上に配置されたｐ型ウェル領域に形成される。そして、メモリセルトランジスタのフローティングゲートに電荷を注入する場合には、ｐ型ウェル領域に０Ｖ、メモリセルトランジスタのコントロールゲートに高電圧をそれぞれ印加する。一方、フローティングゲートから電荷を引き抜く場合には、コントロールゲートに０Ｖ、ｐ型ウェル領域に高電圧をそれぞれ印加する。メモリセルトランジスタの状態は、例えば以下のように判別される。読み出し対象のメモリセルトランジスタが導通状態の場合は、ビット線からセルソース線に電流が流れるように設定される。ビット線からセルソース線に電流が流れることにより、ビット線の電位が変化する。その結果、ビット線の電位を検出することにより、読み出し対象のメモリセルトランジスタの状態が判別できる。つまり、読み出し対象のメモリセルトランジスタのデータを読み出すことができる。

ところで、ＮＡＮＤ型不揮発性半導体記憶装置では、一度に多数のメモリセルトランジスタのデータを読み出すことができる。導通状態のメモリセルトランジスタが多い場合、ビット線からセルソース線に流れる電流が大きい。そのため、セルソース線の配線抵抗が大きい場合は、セルソース線の電位が０Ｖからプラス方向に変動する。セルソース線の電位がプラス方向に変動すると、ビット線からセルソース線に流れる電流が小さくなる。その結果、ビット線の電位の変化が小さくなり、ビット線の電位の変化が検出されない可能性がある（例えば、特許文献１参照。）。又、コントロールゲートとセルソース線の電位を制御するセルソースドライバ間のセルソース線の配線抵抗が大きいと、ＲＣ時定数が大きくなる。そのため、セルソース線の充放電時間や、セルソース線が他の配線から受けるカップリングノイズに対するリカバリ時間が長くなり、結果としてパフォーマンスの低下につながる。したがって、セルソース線の配線抵抗を小さくする必要がある。

又、読み出し動作時に０Ｖに固定されているべきｐ型ウェル領域の電位が正電位になっている場合、バックバイアス効果により、ｐ型ウェル領域が０Ｖの場合よりメモリセルトランジスタのしきい値電圧が低くみえる。その結果、非導通状態のメモリセルトランジスタが、導通状態として判定される可能性がある。又、ｐ型ウェル領域の電位を制御するセルウェルドライバとｐ型ウェル領域間のセルウェル線の配線抵抗が大きいと、ＲＣ時定数が大きくなる。ＲＣ時定数が大きい場合、ｐ型ウェル領域の充放電時間や、セルウェル線を伝搬する信号に発生するカップリングノイズに対するリカバリ時間が長くなり、結果としてパフォーマンスの低下につながる。したがって、セルウェル線の配線抵抗を小さくする必要がある。

一般に、ＮＡＮＤ型不揮発性半導体記憶装置では、集積度を上げるために、1つのｐ型ウェル領域内にメモリセルアレイが形成される。そして、ｐ型ウェル領域の電位を設定するセルウェルドライバとｐ型ウェル領域を電気的に接続する。しかし、メモリセルトランジスタが配置された領域上の配線層に、ビット線が高密度に配置されている。したがって、メモリセルトランジスタが配置された領域上の配線層には、セルソース線、或いはセルウェル線が配置できない。そのため、メモリセルアレイ内のメモリセルトランジスタを配置しない領域（以下において、「シャント領域」という。）を設定する。シャント領域には、ビット線が配置されない。シャント領域において、ｐ型ウェル領域とセルウェルドライバを接続する。そして、セルソース線、或いはセルウェル線を、シャント領域上の配線層に配置する。

一方、ＮＡＮＤ型不揮発性半導体記憶装置の大容量化にともない、集積度向上の必要性はさらに高まっている。同時に、メモリセルアレイの面積がますます大きくなっている。その結果、セルソースドライバから離れたセルソース線の電位の変動、及びセルウェルドライバから離れたｐ型ウェル領域の電位の変動が問題になってきている。しかし、集積度を上げるために、シャント領域の面積を小さくしたり、シャント領域の数を少なくしたりする必要がある。その結果、セルソース線の配線抵抗や、セルウェル線の配線抵抗を下げる目的が十分には達成できない。
特開平１１−２６００７６号公報

本発明は、集積度を低下させることなく、セルソース線及びセルウェル線の配線抵抗を低減可能な不揮発性半導体記憶装置を提供する。

本願発明の一態様によれば、（イ）列方向に複数のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを、行方向に複数配列したメモリセルアレイと、（ロ）複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続する複数の第１セルウェル線と、（ハ）複数の第１セルウェル線の上層の配線層に配置され、複数の第１セルウェル線同士を電気的に接続する複数の第２セルウェル線と、（ニ）複数のメモリセルカラムのそれぞれの選択トランジスタのソース端子に接続するセルソース線とを備える不揮発性半導体記憶装置が提供される。

本願発明の他の態様によれば、（イ）列方向に複数のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを行方向に複数配列したメモリセルアレイと、（ロ）複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続する複数の第１セルウェル線と、（ハ）複数のメモリセルカラムのそれぞれの選択トランジスタのソース端子に接続する複数の第１セルソース線と、（ニ）複数の第１セルウェル線の上層の配線層に配置され、複数の第１セルウェル線に接続する第２セルウェル線と、（ホ）第２セルウェル線と交差指構造をなすように第２セルウェル線と同一レベルの配線層に配置され、第１セルソース線に接続する第２セルソース線とを備える不揮発性半導体記憶装置が提供される。

本発明によれば、集積度を低下させることなく、セルソース線及びセルウェル線の配線抵抗を低減可能な不揮発性半導体記憶装置を提供することができる。

次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性メモリ１００は、列方向に複数のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを、行方向に複数配列したメモリセルアレイ３０と、複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続された複数の第１セルウェル線２１ａ、２１ｃ、２１ｅと、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅの上層の配線層に配置され、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅ同士を電気的に接続する複数の第２セルウェル線２２ａ〜２２ｈと、複数のメモリセルカラムのそれぞれの選択トランジスタのソース端子に接続された第２セルソース線１２とを備える。以下では、第１セルウェル線２１ａ、２１ｃ、２１ｅが配置される配線層を第１配線層、第２セルウェル線２２ａ〜２２ｈが配置される配線層を第２配線層という。第２セルソース線１２は、第２セルウェル線２２ａ〜２２ｈと同一レベルの第２配線層に配置される。第２セルソース線１２は、図１では図示を省略した複数の第１セルソース線を介して、メモリセルカラムのそれぞれの選択トランジスタのソース端子に接続する。第１セルソース線は、第１セルウェル線２１ａ、２１ｃ、２１ｅと同一レベルの配線層に配置される。第１セルソース線の詳細については後述する。

図１において、第２セルソース線１２はグレイ表示されている。図１に示すように、第２セルソース線１２は、複数の第２セルウェル線２２ａ〜２２ｈを囲んで配置されている。つまり、周囲を第２セルウェル線２２ａ〜２２ｈによって分断されることなく、第２セルソース線１２は配置されている。第２セルウェル線２２ｈは、セルウェルドライバ５０ａ、５０ｂに接続する。又、図１に破線で示すように、メモリセルアレイ３０は矩形である。第２セルウェル線２２ｈはメモリセルアレイ３０の外周部にリング状に配置される。図１は、第２セルウェル線２２ａ〜２２ｈが８本である場合を例示的に示しているが、８本に限定されないのは勿論である。メモリセルアレイ３０に配置されたメモリセルトランジスタの動作は、周辺回路１０５によって制御される。

図２に、図１に示したＮＡＮＤ型不揮発性メモリ１００の第１セルウェル線２１ａ、２１ｃ、２１ｅ及び第２セルウェル線２２ａ〜２２ｈの配置例を示す。図２において、第１配線層に配置された第１セルウェル線２１ａ、２１ｃ、２１ｅを点線、第２配線層に配置された第２セルウェル線２２ａ〜２２ｈを実線で示している。図２では、第１セルウェル線２１ａ、２１ｃ、２１ｅと第２セルウェル線２２ａ〜２２ｈを接続するビアは図示を省略している。第１セルウェル線２１ａ、２１ｃ、２１ｅは、シャント領域Ｓａ、Ｓｃ、Ｓｅ上にそれぞれ配置されている。図２に示すように、第１セルウェル線２１ａ、２１ｃ、２１ｅは、第２セルウェル線２２ａ〜２２ｈを介して互いに接続されている。そのため、セルウェルドライバ５０ａ、５０ｂから第１セルウェル線２１ａ〜２１ｃまでの配線抵抗を低減することが可能である。その結果、セルウェルドライバ５０ａ、５０ｂからｐ型ウェル領域８０までの配線抵抗を低減できる。

図３に、図１に示したＮＡＮＤ型不揮発性メモリ１００の第２セルソース線１２、及び図１では図示を省略した第１セルソース線１１ａ〜１１ｅの配置例を示す。図３において、第１セルソース線１１ａ〜１１ｅを点線、第２セルソース線１２をグレイ表示及び実線で示している。又、図３では、第１セルソース線１１ａ〜１１ｅと第２セルソース線１２を接続するビアは図示を省略している。第２セルソース線１２は、セルソース線の電位を制御するセルソースドライバ６０ａ、６０ｂに接続する。第１セルソース線１１ａ〜１１ｅは、シャント領域Ｓａ〜Ｓｅ上にそれぞれ配置されている。第２セルソース線１２は第２配線層で連続して接続されている。そのため、セルソースドライバ６０ａ、６０ｂから第１セルソース線１１ａ〜１１ｅまでの配線抵抗を低減することができる。その結果、セルソースドライバ６０ａ、６０ｂから選択トランジスタまでの配線抵抗を低減できる。

図２及び図３に示した第１配線層のパターンを同時に示した図を、図４（ａ）及び図４（ｂ）に示す。シャント領域Ｓａ上に第１セルウェル線２１ａ及び第１セルソース線１１ａが配置される。シャント領域Ｓｂ上に第１セルソース線１１ｂが配置される。シャント領域Ｓｃ上に第１セルウェル線２１ｃ及び第１セルソース線１１ｃが配置される。シャント領域Ｓｄ上に第１セルソース線１１ｄが配置される。シャント領域Ｓｅ上に第１セルウェル線２１ｅ及び第１セルソース線１１ｅが配置される。つまり、第１セルウェル線２１ａ、２１ｃ、２１ｅと第１セルソース線１１ａ〜１１ｅが共に配置されるシャント領域Ｓａ、Ｓｃ、Ｓｅと、第１セルソース線１１ａ〜１１ｅのみが配置されるシャント領域Ｓｂ、Ｓｄが交互に配置される。

図５は、図１の領域Ａ１を拡大した図である。領域Ａ１は、第２セルウェル線２２ａの一方の端部を拡大した図である。第２セルウェル線２２ａ〜２２ｈ及び第２セルソース線１２が配置される第２配線層下の第１配線層に、第１セルウェル線２１ａが配置されている。図５に示すように、第２セルウェル線２２ａの端部の直下に、第２セルウェル線２２ａと直交する方向に第１セルウェル線２１ａが延伸している。図示を省略するが、第２セルウェル線２２ａの他方の端部の直下にも、第１セルウェル線２１ｃが、第２セルウェル線２２ａと直交する方向に延伸している。第２セルソース線１２は、第２セルウェル線２２ａ〜２２ｈを囲んで配置される。図５に示すように、第２セルソース線１２は、第２セルウェル線２２ａ〜２２ｈが配置されていない領域に隙間無くべた状に配置されるのではなく、網目状に配置される。

図５の領域Ｂを拡大した図を、図６（ａ）及び図６（ｂ）に示す。図６（ａ）は領域Ｂの第１及び第２配線層の上面図、図６（ｂ）は領域Ｂの第１配線層の上面図である。図６（ａ）に示すように、ビット線ＢＬが配置されない、一点鎖線で示したシャント領域Ｓａに第１セルウェル線２１ａが配置されている。更に、第１セルウェル線２１ａと第２セルウェル線２２ａを接続するビア２２１ａ及び２２１ｂが、第２セルウェル線２２ａの端部に配置される。第１セルウェル線２１ａは、ビット線ＢＬと同一レベルの第１配線層に配置される。図６（ｂ）に示すように、第２セルウェル線２２ａの端部の直下において、セル配線層に配置されたセルウェル線（以下において、「Ｍ０セルウェル線」という）２０と第１セルウェル線２１ａがビア２１０を介して接続する。

図７は、図６（ａ）及び図６（ｂ）のＩ−Ｉ方向に沿った断面図である。第２セルウェル線２２ａは、ビア２２１ａ及び２２１ｂを介して、第１セルウェル線２１ａに接続する。図示を省略するが、第２セルウェル線２２ａの他方の端部において、第２セルウェル線２２ａは第１セルウェル線２１ｃに接続する。第１セルウェル線２１ａは、ビア２１０を介してＭ０セルウェル線２０に接続する。Ｍ０セルウェル線２０は、ビア２００を介してｐ型ウェル領域８０のシャント領域に接続する。つまり、ｐ型ウェル領域８０と第２セルウェル線２２ａが電気的に接続される。ｐ型ウェル領域８０に、図示を省略するメモリセルトランジスタが形成される。

図８（ａ）及び図８（ｂ）に、シャント領域Ｓａ上のセルソース線の例を示す。ただし、図８（ａ）では第２セルソース線１２の図示を省略している。一点鎖線で示したシャント領域Ｓａに第１セルソース線１１ａが配置され、第１セルソース線１１ａはビア１１０ａ〜１１０ｃを介してＭ０セルソース線１０に接続する。Ｍ０セルソース線１０は、セル配線層に配置される。第２セルソース線１２と第１セルソース線１１ａが、ビア１２１ａ〜１２１ｄを介して接続する。Ｍ０セルソース線１０は、後述するようにメモリセルアレイ３０に含まれる選択トランジスタのソース端子に接続し、Ｍ０セルソース線１０の電位によって、メモリセルアレイ３０に含まれる選択トランジスタの動作が制御される。

図８（ｃ）に示すように、ビット線ＢＬが延伸する方向と平行に、ビア１１０ａ〜１１０ｃ及びビア１２１ａ〜１２１ｄが直線上に並ぶように配置してもよい。その場合、図８（ａ）に比べて第１セルソース線１１ａの幅を狭くできる。その結果、シャント領域Ｓａの幅を狭くできるので、ビット線ＢＬの数を増加できる。

図２及び図３に示した第２配線層のパターンを同時に示した図を、図９に示す。図９に示すように、破線で示されたメモリセルアレイ３０の外周部に、第２セルウェル線２２ｈがリング状に配置される。図１０（ａ）及び図１０（ｂ）に、図９の領域Ａ２の拡大図を示す。図１０（ａ）及び図１０（ｂ）に示すように、第２セルウェル線２２ｈは、第１配線層に配置された第１セルウェル線２１ｈとビア２２１ｈ１及びビア２２１ｈ２を介して接続する。その結果、第２セルソース線１２は、メモリセルアレイ３０の外周部において、第２セルウェル線２２ｈによって分断されることなく配置される。

次に、メモリセルアレイ３０の例を図１１に示す。図１１に示したメモリセルアレイ３０は、メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムＣ１、Ｃ２、Ｃ３、・・・・・を行方向に沿って複数本並列配置した構成である。メモリセルカラムＣ１、Ｃ２、Ｃ３、・・・・・にそれぞれ含まれる隣接するメモリセルトランジスタは互いに直列接続され、メモリセルカラムＣ１、Ｃ２、Ｃ３、・・・・・はそれぞれＮＡＮＤセルを構成する。以下に、メモリセルアレイ３０を有するＮＡＮＤ型不揮発性メモリ１００の動作について説明する。

図１１に、メモリセルアレイ３０の等価回路の一部を示す。図１１に示すように、メモリセルアレイ３０は、列方向に配列された複数のビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・と、このビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・と直交する行方向に配列された複数のワード線ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂を有するメモリセルアレイ３０を備える。列方向には、複数のワード線ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。ワード線ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂の電位を設定することにより、メモリセルトランジスタのコントロールゲートの電位を設定できる。メモリセルトランジスタの配列の両端には、列方向に隣接して配置され、配列された一群のメモリセルトランジスタを選択するビット線側選択トランジスタとソース線側選択トランジスタが配置されている。ビット線側選択トランジスタのゲート端子は選択ゲート線ＳＧＤに接続し、ドレイン端子はビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・に接続する。又、ソース線側選択トランジスタのゲート端子は選択ゲート線ＳＧＳに接続し、ソース端子はＭ０セルソース線１０に接続する。

図１２は、図１１に対応するメモリセルアレイの上面図である。図１２に示すように、ビット線側選択トランジスタのドレイン端子は、ビアＢＣを介してビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・に接続する。ソース線側選択トランジスタのソース端子は、ビアＳＣを介して、一点鎖線で示したＭ０セルソース線１０に接続する。列方向に延伸するビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・は、メモリセルカラムＣ１、Ｃ２、Ｃ３、・・・・・が配置されるピッチと同じピッチで行方向に配置される。又、ビット線ＢＬ₁に接続するメモリセルカラムＣ１とビット線ＢＬ₂に接続するメモリセルカラムＣ２間に、ビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・と平行に、列方向に延伸するシャント領域Ｓａが配置されている。シャント領域Ｓａ上にはビット線は配置されない。

図１３に、図１２のＩＶ−ＩＶ方向に沿った断面図を示す。メモリセルカラムＣ１に含まれる複数のメモリセルトランジスタ、ビット線側選択トランジスタ、及びソース線側選択トランジスタの拡散領域はｐ型ウェル領域８０内に形成される。図１３に示す「ＦＧ」はメモリセルトランジスタのフローティングゲートである。ビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・は第１配線層に配置される。Ｍ０セルソース線１０は、図８で説明したように、ビア１１０ａ〜１１０ｃ及びビア１２１ａ〜１２１ｄを介して第２セルソース線１２に接続する。つまり、Ｍ０セルソース線１０は、図９に示したセルソースドライバ６０ａ、６０ｂに接続する。ｐ型ウェル領域８０は、第１セルウェル線２１ａ、第２セルウェル線２２ａ等を介して、図９に示したセルウェルドライバ５０ａ、５０ｂに接続する。

以下に、図１１に示したメモリセルアレイ３０の動作を説明する。以下の説明では、メモリセルカラムＣ１に含まれるメモリセルトランジスタの読み出し動作を例示的に説明する。読み出し動作では、予め読み出し対象のメモリセルトランジスタのドレイン電極に接続するビット線ＢＬ₁をプリチャージし、ソース電極に接続するＭ０セルソース線１０に０Ｖを印加する。次に、読み出し対象のメモリセルトランジスタ以外のメモリセルカラムＣ１のすべてのメモリセルトランジスタがオンするように、ワード線ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂にそれぞれ電圧が印加される。その後、読み出し対象のメモリセルトランジスタのコントロールゲートに接続するワード線ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂に読み出し電圧を印加する。このとき、読み出し対象のメモリセルトランジスタが導通状態であれば、ビット線ＢＬ₁からＭ０セルソース線１０に電流が流れる。その結果、ビット線ＢＬ₁の電位が低下する。一方、読み出し対象のメモリセルトランジスタが非導通状態であれば、ビット線ＢＬ₁の電位は変化しない。つまり、ビット線ＢＬ₁の電位の変化を検出することにより、読み出し対象のメモリセルトランジスタのデータが読み出される。

既に述べたように、セルソースドライバ６０ａ、６０ｂからＭ０セルソース線１０までの配線抵抗が大きい場合は、Ｍ０セルソース線１０の電位が０Ｖからプラス方向に変動する。その結果、ビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・の電位の変化が小さくなり、ビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・の電位の変化が検出されない可能性がある。

又、セルウェルドライバ５０ａ、５０ｂからｐ型ウェル領域８０までのセルウェル線の配線抵抗が大きい場合に、読み出し動作時に０Ｖに固定されるべきｐ型ウェル領域８０の電位が正電位になる。その場合、バックバイアス効果によりｐ型ウェル領域８０の電位が０Ｖの場合よりメモリセルトランジスタのしきい値電圧が低くみえる。図１４に、メモリセルトランジスタのしきい値電圧の分布を示す。図１４において、「１」状態はフローティングゲートに電子が蓄積されていない状態、「０」状態はフローティングゲートに電子が蓄積されている状態である。図１４の縦軸は、メモリセルトランジスタの個数である。又、破線で示した分布は、ｐ型ウェル領域８０の電位が０Ｖの場合のメモリセルトランジスタのしきい値電圧の分布である。一方、実線で示した分布は、ｐ型ウェル領域８０の電位が正電位になった場合のメモリセルトランジスタのしきい値電圧の分布である。図１４に示すように、ｐ型ウェル領域８０の電位が正電位になった場合に、「０」状態のメモリセルトランジスタの一部のしきい値電圧が、「０」状態と「１」状態を判定する基準である判定しきい値電圧Ｖｔｈより小さくなる可能性がある。その場合、図１４に斜線で示した分布に含まれる「０」状態のメモリセルトランジスタが、「１」状態であると判定される。

セルウェル線の配線抵抗が大きい場合、カップリングノイズ等に起因するセルウェル線を伝搬する信号の変動に対するリカバリ時間が長くなる。図１５にカップリングノイズが発生した場合における、セルウェル線を伝搬する信号に発生するノイズの電圧を示す。図１５に示すように、時刻ｔ０でノイズが発生した場合、セルウェル線の配線抵抗が高い場合には電圧Ｖ２のノイズが発生し、時刻ｔ２でノイズ電圧がなくなる。一方、セルウェル線の配線抵抗が小さい場合に発生するノイズの電圧Ｖ１は、電圧Ｖ２に比べて小さい。更に、セルウェル線の配線抵抗が小さい場合にノイズが消滅する時刻ｔ１は、時刻ｔ２よりも早い。つまり、セルウェル線の配線抵抗が小さい場合の方が、ノイズが発生した場合のリカバリ時間が短い。

以上に説明したように、ＮＡＮＤ型不揮発性メモリ１００のパフォーマンスを高めるためには、第２セルソース線１２、第１セルソース線１１ａ〜１１ｅ及びＭ０セルソース線１０を含むセルソース線、及び第２セルウェル線２２ａ〜２２ｈ、第１セルウェル線２１ａ、２１ｃ、２１ｅ及びＭ０セルウェル線２０を含むセルウェル線の配線抵抗を低減することが必要である。第２配線層に配置される第２セルソース線１２及び第２セルウェル線２２ａ〜２２ｈのシート抵抗は、第１配線層に配置される第１セルソース線１１ａ〜１１ｅ及び第１セルウェル線２１ａ、２１ｃ、２１ｅのシート抵抗より小さく設定される。例えば、第２配線層はアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜等を用いて形成可能である。第２配線層のシート抵抗は、０．０７オーム程度である。第１配線層は、Ａｌ膜、Ｃｕ膜等を用いて形成可能である。第１配線層のシート抵抗は、１オーム程度である。セル配線層の単位面積当りのシート抵抗は、５オーム程度である。セル配線層は、タングステン（Ｗ）膜等を用いて形成可能である。

したがって、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性メモリ１００によれば、第２配線層に第２セルウェル線２２ａ〜２２ｈを配置することにより、セルウェル線の配線抵抗を低減することが可能である。又、第２セルソース線１２は、第２セルウェル線２２ａ〜２２ｈによって分断されることなく第２配線層に配置されている。そのため、セルソース線の配線抵抗を低減することが可能である。つまり、図１に示したＮＡＮＤ型不揮発性メモリ１００によれば、セルソース線及びセルウェル線の配線抵抗を共に低減することが可能である。その結果、カップリングノイズ等に対するリカバリ時間が短く、パフォーマンスが高いＮＡＮＤ型不揮発性メモリ１００を提供することができる。

又、セルソース線及びセルウェル線の配線抵抗を低減することにより、セルソースドライバ６０ａ、６０ｂ及びセルウェルドライバ５０ａ、５０ｂの負荷駆動力を下げられる。その結果、セルソースドライバ６０ａ、６０ｂ及びセルウェルドライバ５０ａ、５０ｂのサイズを縮小できる。更に、第２セルウェル線２２ａ〜２２ｈを配置することによってセルウェル線の配線抵抗が低減するため、第１セルウェル線２１ａ、２１ｃ、２１ｅの本数を削減することが可能である。そのため、メモリセルアレイ３０に配置するシャント領域の面積が削減できる。その結果、ＮＡＮＤ型不揮発性メモリ１００のチップ面積を縮小することが可能である。或いは、メモリセルアレイ３０におけるメモリセルトランジスタの集積度を向上させることができる。

図１６に、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性メモリ１００ａの周辺回路を含む構成例を示す。 図１６に示すＮＡＮＤ型不揮発性メモリ１００ａは、メモリセルアレイ３０ａ、３０ｂ、ロウデコーダ１１５ａ、１１５ｂ、ページバッファ１２０ａ、１２０ｂ、ペリフェラル回路１３０、チャージポンプ１４０等の周辺回路、及びパッド領域１５０を有する。メモリセルアレイ３０ａは、ロウデコーダ１１５ａ及びページバッファ１２０ａにより制御される。メモリセルアレイ３０ｂは、ロウデコーダ１１５ｂ及びページバッファ１２０ｂにより制御される。

図１６に示すように、ＮＡＮＤ型不揮発性メモリ１００ａの下側の辺にのみパッド領域１５０を配置することにより、ＮＡＮＤ型不揮発性メモリ１００ａの面積を小さくすることができる。ただし、ＮＡＮＤ型不揮発性メモリ１００ａの下側の辺にのみパッド領域１５０を配置するためには、セルウェルドライバ５０ａ、５０ｂ及びセルソースドライバ６０ａ、６０ｂをＮＡＮＤ型不揮発性メモリ１００ａの下側に配置する必要がある。そのため、セルウェルドライバ５０ａ、５０ｂ及びセルソースドライバ６０ａ、６０ｂから、メモリセルアレイ３０ａ、３０ｂの上側の領域に配置された制御トランジスタまでの配線長が長くなる。その結果、セルソース線及びセルウェル線の配線抵抗が大きい場合に、特にメモリセルアレイ３０ａ、３０ｂの上側の領域に配置されたメモリセルカラムにおいて誤動作が発生しやすい。そのため、関連技術では、その誤動作を回避するためにアクセスタイム等のパフォーマンスが低下する設計手法を採用する。しかし、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性メモリ１００ａによれば、パフォーマンスを低下させることなく、面積を小さくできる。又、例えば図５に示したように、第２セルソース線１２を階段状の網目形状に配置することによって、第２セルソース線１２を格子状の網目形状にする場合より、セルソースドライバ６０ａ、６０ｂからメモリセルアレイ３０ａ、３０ｂの上側の領域までの配線長を短くできる。セルソースドライバ６０ａ、６０ｂの配置に応じて、第２セルソース線１２の網目形状を変更する。網目状に配置された第２セルソース線１２の行方向、列方向の間隔は、例えば２μｍ〜１０μｍ程度に設定できる。

メモリセルアレイ３０ａ、３０ｂ上の第２配線層に、図１に示した第２セルソース線１２及び第２セルウェル線２２ａ〜２２ｈが配置可能である。ロウデコーダ１１５ａ、１１５ｂ、ページバッファ１２０ａ、１２０ｂ、ペリフェラル回路１３０及びチャージポンプ１４０等の周辺回路の第２配線層に、バス配線及び電源配線等が配置可能である。メモリセルアレイ３０ａ、３０ｂ上の第１配線層に、図１に示した第１セルウェル線２１ａ、２１ｃ、２１ｅ及びビット線ＢＬ₁、ＢＬ₂、ＢＬ₃、・・・・・が配置可能である。周辺回路の第１配線層に、ブロック間配線等が配置可能である。メモリセルアレイ３０ａ、３０ｂ上のセル配線層に、Ｍ０セルソース線１０及びＭ０セルウェル線２０が配置可能である。セル配線層に相当する周辺回路の配線層に、ブロック内配線等が配置可能である。

＜第１の変形例＞
図１７に本発明の第１の実施の形態の第１の変形例に係るＮＡＮＤ型不揮発性メモリ１００の第１配線層を示す。図１７に示すように、シャント領域Ｓａ１〜Ｓｄ１上にそれぞれ第１セルウェル線２１ａ〜２１ｄ及び第１セルソース線１１ａ〜１１ｄが配置されていることが、図４（ａ）と異なる点である。つまり、シャント領域Ｓａ１上に第１セルウェル線２１ａ及び第１セルソース線１１ａが配置される。シャント領域Ｓｂ１上に第１セルウェル線２１ｂ及び第１セルソース線１１ｂが配置される。シャント領域Ｓｃ１上に第１セルウェル線２１ｃ及び第１セルソース線１１ｃが配置される。シャント領域Ｓｄ１上に第１セルウェル線２１ｄ及び第１セルソース線１１ｄが配置される。

シャント領域Ｓｂ１、Ｓｄ１にそれぞれ第１セルウェル線２１ｂ、２１ｄを配置することにより、シャント領域Ｓｂ１、Ｓｄ１の幅は、図４（ａ）に示したシャント領域Ｓｂ、Ｓｄの幅より広くなる。しかし、第１セルウェル線２１ｂ、２１ｄを配置したことにより、セルウェル線の配線抵抗が減少するため、シャント領域Ｓｅを削減できる。つまり、図４（ａ）に比べてシャント領域の数を削減できるため、メモリセルアレイ３０に占めるシャント領域の面積を削減できる。

＜第２の変形例＞
図１８に本発明の第１の実施の形態の第２の変形例に係るＮＡＮＤ型不揮発性メモリ１００の第１配線層を示す。図１８に示すように、シャント領域Ｓａ２〜Ｓｄ２上にそれぞれ第１セルソース線１１ａ、第１セルウェル線２１ａ、第１セルソース線１１ｃ及び第１セルウェル線２１ｂが配置されていることが、図４（ａ）と異なる点である。つまり、シャント領域Ｓａ２〜Ｓｄ２上に、第１セルソース線１１ａ、１１ｂ或いは第１セルウェル線２１ａ、２１ｂが１本ずつ配置されている。

第１セルソース線１１ａ、１１ｂ及び第１セルウェル線２１ａ、２１ｂの本数が少ないため、第１セルソース線１１ａ、１１ｂ及び第１セルウェル線２１ａ、２１ｂの幅を広くする必要がある。そのためシャント領域Ｓａ２〜Ｓｄ２の幅を広くする必要がある。しかし、図４（ａ）に比べてシャント領域の数を削減できるため、メモリセルアレイ３０に占めるシャント領域の面積を削減することができる。

（第２の実施の形態）
本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置は、図１９に示すように、列方向に複数のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを行方向に複数配列したメモリセルアレイ３０と、複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続された複数の第１セルウェル線２１ａ、２１ｃ、２１ｅと、複数のメモリセルカラムのそれぞれの選択トランジスタのソース端子に接続された複数の第１セルソース線と、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅの上層の配線層に配置され、複数の第１セルウェル線２１ａ、２１ｃ、２１ｅに接続する第２セルウェル線２３と、第２セルウェル線２３と交差指構造をなすように第２セルウェル線２３と同一レベルの配線層に配置され、第１セルソース線に接続する第２セルソース線１３とを備える。

図２０に、第１セルウェル線２１ａ、２１ｃ、２１ｅ及び第２セルウェル線２３の配置例を示す。第１セルウェル線２１ａ、２１ｃ、２１ｅは、シャント領域Ｓａ、Ｓｃ、Ｓｅ上にそれぞれ配置されている。図２０では図示を省略しているが、第１セルウェル線２１ａ、２１ｃ、２１ｅと第２セルウェル線２３を接続するビアがシャント領域Ｓａ、Ｓｃ、Ｓｅ上に配置されている。つまり、第１セルウェル線２１ａ、２１ｃ、２１ｅは、第２セルウェル線２３とシャント領域Ｓａ、Ｓｃ、Ｓｅ上で電気的に接続されている。

図２１は、図２０のＶ−Ｖ方向に沿った断面図である。図２１に示すように、第２配線層に配置された第２セルウェル線２３は、ビア２２１ａ及び２２１ｂを介して、第１配線層に配置された第１セルウェル線２１ａに接続する。第１セルウェル線２１ａは、ビア２１０を介してセル配線層に配置されたＭ０セルウェル線２０に接続する。Ｍ０セルウェル線２０は、ビア２００を介してｐ型ウェル領域８０のシャント領域に接続する。つまり、ｐ型ウェル領域８０と第２セルウェル線２３が電気的に接続する。
図２２に、第１セルソース線１１ｂ、１１ｄ及び第２セルソース線１３の配置例を示す。第１セルソース線１１ｂ、１１ｄは、シャント領域Ｓｂ、Ｓｄ上にそれぞれ配置されている。図２２では図示を省略しているが、第１セルソース線１１ｂ、１１ｄと第２セルソース線１３を接続するビアがシャント領域Ｓｂ、Ｓｄ上に配置されている。つまり、第１セルソース線１１ｂ、１１ｄは、第２セルソース線１３とシャント領域Ｓｂ、Ｓｄ上で電気的に接続されている。尚、図５に示した第２セルソース線１２と同様に、第２セルソース線１３が網目状に配置されてもよい。

図２３は、図２２のVI−VI方向に沿った断面図である。図２３に示すように、第２配線層に配置された第２セルソース線１３は、ビア１２１ａ〜１２１ｄを介して、第１配線層に配置された第１セルソース線１１ｂに接続する。第１セルソース線１１ｂは、ビア１１０ａ〜１１０ｃを介してセル配線層に配置されたＭ０セルソース線１０に接続する。Ｍ０セルソース線１０は、既に述べたように、メモリセルアレイ３０に含まれる選択トランジスタのソース端子に接続する。

一般に、セルウェル線の配線抵抗に比べてセルソース線の配線抵抗の増大の方がＮＡＮＤ型不揮発性半導体記憶装置の性能に与える影響が大きい。そのため、第２セルウェル線２３の配線抵抗より第２セルソース線１３の配線抵抗の低減が優先される。例えば、図２２に示すように、第２セルウェル線２３をシャント領域Ｓａ、Ｓｃ、Ｓｅの上方のみに配置し、第２配線層における第２セルソース線１３の面積をできるだけ大きくする。

図１９では、セルウェルドライバ５０ａ、５０ｂ及びセルソースドライバ６０ａ、６０ｂがメモリセルアレイ３０の平面図上、その下方に配置される例を示した。例えば、図１６に示したように、ＮＡＮＤ型不揮発性メモリ１００ａの下側の辺にのみパッド領域１５０が配置された場合には、セルウェルドライバ５０ａ、５０ｂ及びセルソースドライバ６０ａ、６０ｂをメモリセルアレイ３０の下方に配置することが、セルソース線及びセルウェル線の配線抵抗を低減することに効果がある。例えば図２４に示すように、ＮＡＮＤ型不揮発性メモリ１００ａの下側及び上側の辺にパッド領域１５０ａ、１５０ｂが配置された場合には、セルウェルドライバ５０ａ、５０ｂをメモリセルアレイ３０の下方に配置し、セルソースドライバ６０ａ、６０ｂをメモリセルアレイ３０の下方に配置してもよい。

図２５に示すように、パッド領域１５０がＮＡＮＤ型不揮発性メモリ１００ａの左側の辺のみに配置された場合には、セルウェルドライバ５０ａ及びセルソースドライバ６０ａをメモリセルアレイ３０の左方に配置することにより、セルソース線及びセルウェル線の配線抵抗を低減できる。

図２６に示すように、ＮＡＮＤ型不揮発性メモリ１００ａの左側及び右側の辺にパッド領域１５０ａ、１５０ｂがそれぞれ配置された場合には、セルウェルドライバ５０ａ及びセルソースドライバ６０ａをメモリセルアレイ３０の左方に配置し、セルウェルドライバ５０ｂ及びセルソースドライバ６０ｂをメモリセルアレイ３０の右方に配置してもよい。メモリセルアレイ３０の両側にセルウェルドライバ及びセルソースドライバを配置することにより、セルソース線及びセルウェル線の長さが短縮され、セルソース線及びセルウェル線の配線抵抗を低減できる。

図１に示したＮＡＮＤ型不揮発性メモリ１００では、メモリセルアレイ３０を囲んで第２セルソース線１２が配置されている。そのため、図１０（ａ）及び図１０（ｂ）に示したように、第２セルウェル線２２ｈを、第１セルウェル線２１ｈを経由してメモリセルアレイ３０の外周部に引き出す必要がある。ビア２２１ｈ１及びビア２２１ｈ２を介するため、セルウェル線の配線抵抗が増大する。

しかし、図１９に示した第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置では、第１配線層を経由せずにメモリセルアレイ３０の外周部に第２セルウェル線２３が引き出される。そのため、セルウェル線の配線抵抗を減少させることができる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。

（第３の実施の形態）
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置は、図２７に示すように、第２配線層に配置された第２セルウェル線２３と第１配線層に配置された第１セルウェル線２１ｉ〜２１ｍとを接続するビア２２１ｉ〜２２１ｍが配置されるシャント領域Ｓａに、第２配線層に配置された第２セルソース線１３と第１配線層に配置された第１セルソース線１１ｉ〜１１ｌとを接続するビア１２１ｉ〜１２１ｌを備える。

図２７に示したように、ビア２２１ｉ〜２２１ｍ及びビア１２１ｉ〜１２１ｌは、メモリセルカラムが延伸する方向に直線的に配置される。図２７では、シャント領域Ｓａに配置されたビア２２１ｉ〜２２１ｍ、及びビア１２１ｉ〜１２１ｌのみを示したが、シャント領域Ｓａと同様に、シャント領域Ｓｃ及びＳｅにも、第２セルソース線１３と第１配線層に配置されたセルソース線とを接続するビアが配置される。

図２８は、図２７のVII−VII方向に沿った断面図である。図２８に示すように、第２配線層に配置された第２セルウェル線２３は、ビア２２１ｉ及び２２１ｊを介して、第１配線層に配置された第１セルウェル線２１ｉ及び２１ｊｃに接続する。第１セルウェル線２１ｉ及び２１ｊｃは、ビア２１０ｉ及び２１０ｊを介してセル配線層に配置されたＭ０セルウェル線２０に接続する。既に述べたように、Ｍ０セルウェル線２０は、ｐ型ウェル領域８０のシャント領域に接続する。第２配線層に配置された第２セルソース線１３は、ビア１２１ｉ及び１２１ｊを介して、第１配線層に配置された第１セルソース線１１ｉ及び１１ｊに接続する。第１セルソース線１１ｉ及び１１ｊは、ビア１１０ｉ及び１１０ｊを介してセル配線層に配置されたＭ０セルソース線１０に接続する。既に述べたように、Ｍ０セルソース線１０は、メモリセルアレイ３０に含まれる選択トランジスタのソース端子に接続する。
図２７に示したＮＡＮＤ型不揮発性半導体記憶装置では、第２配線層に配置された第２セルソース線１３と第１配線層に配置されたセルソース線とを接続するビアがシャント領域Ｓａ、シャント領域Ｓｃ、及びＳｅに配置される。そのため、図１９に示したＮＡＮＤ型不揮発性半導体記憶装置に比べて、第２セルソース線１３と第１配線層に配置されたソース線を接続するビア数が増大する。その結果、セルソースドライバ６０ａ、６０ｂから選択トランジスタまでのセルソース線の配線抵抗が削減される。他は、第２の実施の形態と実質的に同様であり、重複した記載を省略する。

（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

第１乃至第３の実施の形態の説明においては、シャント領域の数を削減して、メモリセルアレイ３０に占めるシャント領域の面積を削減する例を示した。しかし、例えば第１配線層に配置された第１セルウェル線２１ａ〜２１ｅ及び第１セルソース線１１ａ〜１１ｅの配線幅を狭くすることにより、シャント領域Ｓａ〜Ｓｅの幅を狭くできる。その結果、シャント領域の数を削減せずにメモリセルアレイ３０に占めるシャント領域の面積が削減される。

又、第２セルウェル線２２ａ〜２２ｈが第１配線層に配置された第１セルウェル線２１ａ〜２１ｅの上層となる第２配線層に配置された例を説明したが、第２セルウェル線２２ａ〜２２ｈと第１セルウェル線２１ａ〜２１ｅが同一レベルの配線層に配置されてもよい。例えば、第２セルウェル線２２ａ〜２２ｈと第１セルウェル線２１ａ〜２１ｅを、第２セルソース線１２と同一レベルの配線層に配置し、第２セルソース線１２と交差する部分の第１セルウェル線２１ａ〜２１ｅのみ第１配線層に配置する。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を示す模式図である。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のセルウェル線の構成を示す模式図である。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のセルソース線の構成を示す模式図である。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を示す模式図であり、図４（ａ）は第１配線層の上面図、図４（ｂ）は図４（ａ）のＸ−Ｘ方向に沿った模式的な断面構造図である。 図１の一部を拡大した模式的な上面図である。 図５の一部を拡大した模式的な上面図であり、図６（ａ）は第１及び第２配線層の上面図、図６（ｂ）は第１配線層の上面図である。 図６（ａ）及び図６（ｂ）のＩ−Ｉ方向に沿った模式的な断面構造図である。 図８（ａ）は、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のセルソース線の構成例を示す上面図であり、図８（ｂ）は図８（ａ）のＩＩ−ＩＩ方向に沿った模式的な断面構造図である。図８（ｃ）はセルソース線の他の構成例を示す模式的な上面図である。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の第２配線層の構成を示す模式図である。 図１０（ａ）は、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のメモリセル領域の外周部の構成を示す模式的な上面図で、図１０（ｂ）は、図１０（ａ）のＩＩＩ−ＩＩＩ方向に沿った模式的な断面構造図である。 本発明の第１の実施の形態に係るメモリセルアレイの等価回路図である。 図１１に対応するメモリセルアレイの一部を示す模式的な上面図である。 図１２のＩＶ−ＩＶ方向に沿った模式的な断面構造図である。 しきい値電圧分布の変動を説明するための模式図である。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によるノイズ電圧低減の効果を説明するためのグラフである。 本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す模式図である。 本発明の第１の実施の形態の第１の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の第１配線層の構成を示す模式図である。 本発明の第１の実施の形態の第２の変形例に係るＮＡＮＤ型不揮発性半導体記憶装置の第１配線層の構成を示す模式図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を示す模式図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のセルウェル線の構成を示す模式図である。 図２０のＶ−Ｖ方向に沿った模式的な断面構造図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のセルソース線の構成を示す模式図である。 図２２のVI−VI方向に沿った模式的な断面構造図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の他の構成を示す模式図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の他の構成を示す模式図である。 本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の他の構成を示す模式図である。 本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成を示す模式図である。 図２７のVII−VII方向に沿った模式的な断面構造図である。

符号の説明

ＢＬ₁、ＢＬ₂、ＢＬ₃…ビット線
ＷＬ₁、ＷＬ₂、・・・・・、ＷＬ₃₂…ワード線
Ｃ１、Ｃ２…メモリセルカラム
第１…第１配線層
第２…第２配線層
Ｓ、Ｓａ〜Ｓｅ…シャント領域
１１ａ〜１１ｅ、１２…セルソース線
２１ａ〜２１ｅ…第１セルウェル線
２２ａ〜２２ｈ…第２セルウェル線
３０…メモリセルアレイ
５０ａ、５０ｂ…セルウェルドライバ
６０ａ、６０ｂ…セルソースドライバ
８０…ｐ型ウェル領域

Claims (8)

1. 列方向に複数のメモリセルトランジスタ及び該メモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを、行方向に複数配列したメモリセルアレイと、
   前記複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続する複数の第１セルウェル線と、
   前記複数の第１セルウェル線の上層の配線層に配置され、前記複数の第１セルウェル線同士を電気的に接続する複数の第２セルウェル線と、
   前記複数のメモリセルカラムのそれぞれの前記選択トランジスタのソース端子に接続するセルソース線
   とを備えることを特徴とする不揮発性半導体記憶装置。
2. 前記セルソース線が、
   前記複数の第１セルウェル線と同一レベルの配線層に配置され、前記ソース端子に接続する複数の第１セルソース線と、
   前記第２セルウェル線と同一レベルの配線層に配置され、前記複数の第１セルソース線と接続する第２セルソース線
   とを備え、前記第２セルソース線が、前記複数の第２セルウェル線を囲んで網目状に配置されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記複数のメモリセルトランジスタが直列に接続され、前記メモリセルカラムがＮＡＮＤカラムを構成することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 列方向に複数のメモリセルトランジスタ及び該メモリセルトランジスタを選択する選択トランジスタを配列してなるメモリセルカラムを行方向に複数配列したメモリセルアレイと、
   前記複数のメモリセルカラムがそれぞれ形成されたウェル領域にそれぞれ接続する複数の第１セルウェル線と、
   前記複数のメモリセルカラムのそれぞれの前記選択トランジスタのソース端子に接続する複数の第１セルソース線と、
   前記複数の第１セルウェル線の上層の配線層に配置され、前記複数の第１セルウェル線に接続する第２セルウェル線と、
   前記第２セルウェル線と交差指構造をなすように前記第２セルウェル線と同一レベルの配線層に配置され、前記第１セルソース線に接続する第２セルソース線
   とを備えることを特徴とする不揮発性半導体記憶装置。
5. 前記第２セルウェル線が、前記メモリセルカラムが配置されないシャント領域上に配置されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記複数の第１セルウェル線と前記ウェル領域とを接続するビアが、前記メモリセルカラムが配置されないシャント領域に配置されることを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置。
7. 前記複数の第１セルウェル線と前記第２セルウェル線とを接続するビアと、前記複数の第１セルソース線と前記第２セルソース線とを接続するビアが、前記メモリセルアレイの動作を制御するビット線と平行に直線的に配置されていることを特徴とする請求項４乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
8. 前記複数のメモリセルトランジスタが直列に接続され、前記メモリセルカラムがＮＡＮＤカラムを構成することを特徴とする請求項４乃至７のいずれか１項に記載の不揮発性半導体記憶装置。