KR101395374B1 - 비휘발성 메모리 소자 및 이의 제조방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 이의 제조방법이 제공된다. 비휘발성 메모리 소자는 버퍼층, 버퍼층 상에 배치되는 배리어층, 배리어층 상의 일부에 배치되는 전하저장층, 전하저장층을 둘러싸도록 배치되는 절연막, 배리어층의 양단에 배치되는 소스/드레인 전극 및 절연막 상에 배치되는 게이트 전극을 포함하고, 비휘발성 메모리 소자의 제조방법은 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계, 캡층의 일부를 식각하여 전하저장층을 형성하는 단계, 적층 구조물의 전면에 절연막을 형성하는 단계, 상기 배리어층이 노출되도록 상기 절연막을 식각하여, 상기 배리어층의 양단에 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 절연막 상에 게이트 전극을 형성하는 단계를 포함함으로써 자연적으로 생성되는 2차원 전자 가스층에 집합된 전자들을 저장하여 메모리 특성을 나타낼 수 있으며, 간단하고 용이하게 구조가 개선된 메모리 소자를 제조할 수 있다.
Description
본 발명은 비휘발성 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 질화물계 반도체의 이종접합 구조를 이용한 비휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
메모리 소자는 주로 컴퓨터, 휴대용 전자 기기, 가전 등과 같은 전자 제품에 사용된다. 이러한 메모리 소자 중 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 보존되는 저장 장치이다. 최근 비휘발성 메모리 소자는 가전 및 휴대용 전자 기기에서 그 수요가 급증하고 있어, 지속적인 성장이 예상된다.
대표적인 비휘발성 메모리 소자로서, 플래시 메모리 소자를 들 수 있다. 플래시 메모리 소자는 제어 게이트와 반도체 기판 사이에 플로팅 게이트(floating gate)가 개재된 구조를 가진다. 이러한 플로팅 게이트는 전하 저장을 위한 스토리지 노드(storage node)로 이용된다.
플래시 메모리 소자는 플로팅 게이트의 전하의 축적 여부에 따른 반도체 기판의 문턱 전압 변화를 이용하여, 반도체 기판에 도전성 채널 형성 여부, 즉, 전류의 흐름 여부를 판독한다.
이외에도, 비휘발성 메모리 소자의 다른 예로, 소노스(SONOS) 메모리 소자는 제어 게이트와 반도체 기판 사이에 전하 트랩형 스토리지 노드가 개재된 구조를 가진다. 이러한 소노스 메모리 소자는 플래시 메모리 소자와 거의 유사한 동작을 한다.
한편, 현재 실리콘 기반의 메모리 소자들이 주를 이루고 있다. 그러나, 이러한 메모리 소자들은 고온에서 소자 성능이 급격히 저하되는 문제점이 있다. 따라서, 실리콘을 대체할 수 있는 새로운 반도체 재료를 사용하여 구조가 개선된 메모리 소자를 제조하기 위한 연구들이 계속되고 있다.
본 발명이 해결하고자 하는 과제는 질화물계 반도체의 이종접합을 이용하여 구조가 개선된 비휘발성 메모리 소자 및 이의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 비휘발성 메모리 소자를 제공한다. 상기 소자는 버퍼층, 상기 버퍼층 상에 배치되는 배리어층, 상기 배리어층 상의 일부에 배치되는 전하저장층, 상기 전하저장층을 둘러싸도록 배치되는 절연막, 상기 배리어층의 양단에 배치되는 소스/드레인 전극 및 상기 절연막 상에 배치되는 게이트 전극을 포함한다.
상기 전하저장층은 상기 절연막을 두고 상기 게이트 전극과 마주보도록 배치되며, 상기 절연막에 의해 고립될 수 있다.
상기 버퍼층과 상기 배리어층의 계면에 2차원 전자 가스층(2DEG)이 형성될 수 있다.
상기 버퍼층과 상기 배리어층 사이에 스페이서층을 더 포함할 수 있다. 상기 기판과 상기 버퍼층 사이에 전이층을 더 포함할 수 있다.
상기 버퍼층은 AlxGa1-xN층이고, 상기 배리어층은 AlyGa1-yN층 (0<x<y<1)일 수 있다. 상기 전하저장층은 GaN층, InGaN층, 또는 상기 배리어층보다 알루미늄의 몰분율이 작은 AlzGa1 - zN층(0<z<y<1)일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 비휘발성 메모리 소자의 제조방법을 제공한다. 상기 제조방법은 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계, 상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계, 상기 적층 구조물의 전면에 절연막을 형성하는 단계, 상기 배리어층이 노출되도록 상기 절연막을 식각하여, 상기 배리어층의 양단에 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계와, 상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계 사이에 상기 적층 구조물을 격리하는 단계를 더 포함할 수 있다.
상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계는, 상기 절연막을 사이에 두고 상기 게이트 전극과 대향하는 영역을 제외한 영역의 상기 캡층을 식각하여 상기 절연막에 의해 둘러싸이는 전하저장층을 형성하는 단계일 수 있다.
상기 버퍼층과 상기 배리어층 사이에 스페이서층을 형성하는 단계를 더 포함할 수 있다. 상기 기판과 상기 버퍼층 사이에 전이층을 형성하는 단계를 더 포함할 수 있다.
상기 적층 구조물은 질화물계 반도체를 포함할 수 있다.
본 발명에 따르면, 넓은 에너지 밴드갭을 가져 고온 동작이 가능한 질화갈륨계 화합물 반도체를 이용하여 구조가 개선된 메모리 소자를 제조할 수 있다. 또한,자연적으로 생성되는 2차원 전자 가스층에 집합된 전자들을 저장하여 메모리 특성을 나타낼 수 있다. 더욱이, 기존 플래시 메모리 소자들에 비해 제조 공정이 간단하고 용이한 이점이 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 모드를 나타내는 도면이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그램/소거 모드에 따른 전압-전류 특성 변화를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 전압에 따른 문턱 전압 변화를 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 모드를 나타내는 도면이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그램/소거 모드에 따른 전압-전류 특성 변화를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 전압에 따른 문턱 전압 변화를 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 의한 비휘발성 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 기판(10) 상에 버퍼층(20)이 위치한다. 상기 기판(10)은 사파이어, SiC, Si, AlN 또는 GaN 기판일 수 있다. 상기 기판(10)은 추후, 제거될 수 있다. 상기 버퍼층(20)은 질화물계 화합물 반도체층일 수 있다. 일 예로, 상기 버퍼층(20)은 언도프된 GaN층, InGaN층 또는 AlxGa1 - xN층(0<x<1)일 수 있다. 상기 버퍼층(20)은 0.1 ∼ 10μm의 두께를 가질 수 있다.
상기 기판(10)과 상기 버퍼층(20)간의 격자 상수 차이로 인한 결정 결함의 발생을 억제하기 위해, 상기 기판(10)과 상기 버퍼층(20)의 사이에 전이층(미도시)이 위치할 수 있다.
상기 버퍼층(20) 상에 배리어층(30)이 위치한다. 상기 배리어층(30)은 상기 버퍼층(20)보다 높은 밴드갭을 가질 수 있다. 상기 배리어층(30)은 질화물계 화합물 반도체층일 수 있다. 일 예로, 상기 배리어층(30)은 AlyGa1-yN층 (0<y<1)일 수 있다. 이 때, 상기 배리어층(30)은 상기 버퍼층(20)보다 Al 몰분율이 커서, 상대적으로 높은 분극을 가지는 층일 수 있다. 즉, 상기 버퍼층(20)이 AlxGa1-xN층(0<x<1)인 경우, 상기 배리어층(30)은 AlyGa1 - yN층 (0<x<y<1)일 수 있다. 상기 배리어층(30)은 2 ∼ 500Å의 두께를 가질 수 있다.
따라서, 상기 버퍼층(20)과 상기 배리어층(30)은 이종접합될 수 있다. 상기 이종접합에 의해 상기 버퍼층(20)과 상기 배리어층(30)의 계면에는 이들의 분극 차이로 인해 2차원 전자 가스층(2DEG, 25)이 형성될 수 있다.
보다 구체적으로, 상기 버퍼층(20)이 GaN층이고, 상기 배리어층(30)이 AlGaN층인 경우, GaN/AlGaN 이종접합 구조는 우르짜이트(Wurzite) 구조일 수 있다. 이 때, [0001]축으로 성장된 GaN층의 Ga면에 접하는 AlGaN 접합면에서 압전 분극(piezoelectric polarization) 효과가 발생하고, 이와 더불어 비대칭성인 우르짜이트 구조 자체에서 발생되는 자발 분극(spontaneous polarization)에 의해 고밀도의 전자들이 AlGaN와 GaN 접합면에 형성되는 양자우물의 서브밴드(subband)에 유도될 수 있다.
상기 양자우물에 집합된 전자 가스는 성장축 상에서는 양자우물의 서브밴드에 속박되나, 성장축과 직교하는 면(plane) 상에서는 자유롭게 이동할 수 있어, 2차원 전자 가스층(25)이 형성될 수 있다.
상기 버퍼층(20)과 상기 배리어층(30)의 사이에는 스페이서층(미도시)이 위치할 수 있다. 상기 스페이서층은 상기 배리어층(30)으로의 불순물의 스케터링(scattering)을 감소시키고, 상기 2차원 전자 가스층(25)의 전자 밀도를 증가시킬 수 있다.
상기 배리어층(30)의 양단에 소스 전극(60a) 및 드레인 전극(60b)이 위치한다. 상기 전극들(60a, 60b)은 단일층 또는 다중층으로 배치될 수 있다. 상기 전극들(60a, 60b)은 금속 또는 이들의 합금 등 통상적으로 사용하는 도전성 재질로 이루어질 수 있다.
상기 배리어층(30) 상의 일부에 전하저장층(40)이 위치한다. 상기 전하저장층(40)은 질화물계 화합물 반도체층일 수 있다. 일 예로, 상기 전하저장층(40)은 InGaN층 또는 GaN층일 수 있다. 또한, 상기 전하저장층(40)으로 AlGaN층을 사용하는 경우, 알루미늄의 몰분율은 상기 배리어층(30)의 알루미늄 몰분율보다 작을 수 있다. 즉, 상기 전하저장층(40)이 AlzGa1-zN층이고, 상기 배리어층(30)이 AlyGa1-yN층인 경우, 0<z<y<1일 수 있다. 상기 전하저장층(40)은 2 ∼ 500Å의 두께를 가질 수 있다.
상기 전하저장층(40)은 상기 2차원 전자 가스층(25)에 집합된 전자들이 상기 배리어층(30)을 통과하는 경우, 상기 전자들을 트랩시키는 역할을 수행할 수 있다. 이를 위해, 상기 전하저장층(40)은 후술하는 절연막(50)을 사이에 두고, 게이트 전극(70)의 하부에 대응하는 영역에 배치될 수 있다. 즉, 상기 전하저장층(40)은 상기 절연막(50)을 사이에 두고 상기 게이트 전극(70)과 마주보도록 배치될 수 있다.
상기 전하저장층(40)을 둘러싸도록 절연막(50)이 위치한다. 상기 절연막(50)은 상기 전하저장층(40)을 고립시켜, 상기 전하저장층(40)에 전자들이 트랩되고,상기 트랩된 전자들이 후술하는 게이트 전극(70)으로 빠져나가는 것을 방지하는 역할을 수행할 수 있다. 이를 위해, 상기 절연막(50)은 5 ∼ 1000Å의 두께를 가질 수 있다. 상기 절연막(50)은 SiNx, SiO2, Al2O3, HfO2, AlN, SiON 또는 FSG(fluorine doped silicate glass)막일 수 있다.
상기 절연막(50) 상에 게이트 전극(70)이 위치한다. 상기 게이트 전극(70)은 단일층 또는 다중층으로 배치될 수 있다. 상기 게이트 전극(70)은 금속 또는 이들의 합금 등 통상적으로 사용하는 도전성 재질로 이루어질 수 있다.
도 2는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 모드를 나타내는 도면이다.
도 2를 참조하면, 상기 메모리 소자는 버퍼층(20), 상기 버퍼층(20) 상에 배치되는 배리어층(30), 상기 배리어층(30) 상의 일부에 배치되는 전하저장층(40), 상기 전하저장층(40)을 둘러싸도록 배치되는 절연막(50), 상기 배리어층(30)의 양단에 배치되는 소스/드레인 전극(60a, 60b) 및 상기 절연막(50) 상에 배치되는 게이트 전극(70)을 포함한다. 상기 각 구성에 대한 설명은 도 1과 같으므로, 생략하기로 한다.
상기 버퍼층(20)에 인접하는 상기 배리어층(30)의 계면에는 2차원 전자 가스층(25)이 형성되고, 상기 소스 전극(60a)으로부터 드레인 전극(60b)으로 전류가 흐를 수 있다.
이 때, 프로그래밍을 위해 상기 게이트 전극(70)에 높은 양의 전압을 인가하면, 강한 전계로 인해 상기 2차원 전자 가스층(2DEG, 25) 내의 전자들이 충분한 에너지를 얻어, 상기 배리어층(30)을 통과할 수 있다. 상기 배리어층(30)을 통과한 전자들은 상기 절연막(50)에 의해 고립된 전하저장층(40) 내에 트랩될 수 있다. 따라서, 소자는 프로그래밍되어, 정보가 저장될 수 있다.
이와는 반대로, 상기 게이트 전극(70)에 높은 음의 전압을 인가하면, 상기 전하저장층(40) 내에 트랩된 전자들이 다시 상기 2차원 전자 가스층(25)으로 이동할 수 있다. 이로써, 상기 프로그래밍시 저장된 정보가 소거될 수 있다.
본원발명의 메모리 소자는 배리어층과 절연막에 의해 고립되는 전하저장층을 채용함으로써 자연적으로 생성되는 2차원 전자 가스층에 집합된 전자들을 상기 전하저장층에 트랩하여 메모리 특성을 나타낼 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(20), 배리어층(30) 및 캡층(41)을 순차 적층하여 적층 구조물(S)을 형성한다. 일 예로, 상기 적층은 MOCVD(Metal-organic chemical vapor deposition)법 또는 MBE법(Molecular beam epitaxy)을 이용하여 수행될 수 있다. 상기 적층 구조물(S)은 질화물계 화합물 반도체층들로 이루어질 수 있다.
상기 배리어층(30)은 상기 버퍼층(20)보다 높은 밴드갭을 가지며, 상기 버퍼층(20)과 다른 격자 상수를 가지는 화합물 반도체를 포함할 수 있다. 일 예로, 상기 버퍼층(20)은 GaN층이고, 상기 배리어층(30)은 AlGaN층일 수 있다. 상기 버퍼층(20)은 0.1 ∼ 10μm, 상기 배리어층(30)은 2 ∼ 500Å의 두께로 형성할 수 있다.
상기 캡층(41)은 상기 배리어층(30)의 표면 산화를 방지하기 위해 형성할 수 있다. 일 예로, 상기 캡층(41)은 GaN층일 수 있다. 상기 캡층(41)은 2 ∼ 500Å의 두께로 형성할 수 있다.
상기 기판(10)과 버퍼층(20)의 사이에 전이층(미도시)를 더 형성할 수 있다. 일 예로, 상기 전이층은 AlN, AlGaN 또는 이들의 혼합층일 수 있다. 또한, 상기 버퍼층(20)과 상기 배리어층(30)의 사이에 스페이서층(미도시)를 더 형성할 수 있다. 일 예로, 상기 스페이서층은 AlN층일 수 있다.
상기 기판(10) 상에 적층 구조물(S)을 형성하기 전에, 상기 기판(10)을 세척하는 것이 바람직하다.
도 3b를 참조하면, 적층 구조물(S)을 격리할 수 있다. 일 예로, 상기 격리는 메사 식각(mesa etching)을 수행함으로써 달성될 수 있다. 상기 식각은 건식 식각 또는 습식 식각일 수 있다. 일 예로, ICPRIE(Inductively coupled plasma reactive ion etching), ECRRIE(Electron cyclotron resonance reactive ion etching) 또는 RIE(reactive ion etching)를 이용하여 건식 식각할 수 있다. 이 때, 반응 가스로는 식각시 손상을 최소화할 수 있는 Cl2계 가스 또는 BCl3/Cl2계 혼합 가스를 이용할 수 있다. 상기 식각은 상기 배리어층(30)을 완전히 제거하는 깊이로 수행되는 것이 바람직하다. 상기 식각 대신 이온 주입을 이용하여 소자간을 격리할 수도 있다.
도 3c를 참조하면, 캡층(41)의 일부를 식각하여 전하저장층(40)을 형성한다. 일 예로, 상기 캡층(41)은 ICPRIE를 이용하여 건식 식각할 수 있다. 이 때, 반응 가스로는 식각시 손상을 최소화할 수 있는 BCl3/Cl2계 혼합 가스를 이용할 수 있다. 상기 캡층(41)은 후술하는 게이트 전극(70)이 형성될 영역에 대응하는 영역만을 남겨두고 식각할 수 있다.
상기 도 3b와 상기 도 3c의 공정 순서는 바뀔 수 있다. 즉, 캡층(41)을 먼저 식각한 후, 소자간의 격리를 위한 공정을 수행할 수 있다.
도 3d를 참조하면, 적층 구조물(S)의 전면에 절연막(50)을 형성한다. 일 예로, 상기 절연막(50)은 ICPCVD(Inductively coupled plasma chemical vapor deposition)을 이용하여 증착할 수 있다. 상기 절연막(50)은 SiNx, SiO2, Al2O3, HfO2, AlN, SiON 또는 FSG(fluorine doped silicate glass)막일 수 있다. 상기 절연막(50)의 증착 두께는 5 ∼ 1000Å일 수 있다.
도 3e를 참조하면, 배리어층(30)의 양단에 소스 전극(60a) 및 드레인 전극(60b)을 형성한다. 먼저, 소스 전극(60a)과 드레인 전극(60b)이 형성될 영역에 대한 패터닝을 수행할 수 있다. 일 예로, 상기 패터닝은 통상의 포토리소그래피 공정을 사용하여 수행할 수 있다. 이후, 절연막(50)을 식각하여 소스 전극(60a)과 드레인 전극(60b)이 형성될 배리어층(30)의 영역을 노출시킬 수 있다. 상기 식각은 건식 식각일 수 있다. 이 때, 반응 가스로는 CF4계 가스 또는 SF6계 가스를 이용할 수 있다. 이후, 상기 배리어층(30)이 노출된 영역에 소스/드레인 전극용 금속을 증착하고, 열처리할 수 있다. 일 예로, 상기 증착은 전자빔 증착(E-beam evaporation)을 이용하여 수행될 수 있다. 상기 열처리는 600 ∼ 800℃에서 RTA(Rapid thermal annealng)을 이용하여 수행될 수 있다.
상기 도 3d와 상기 도 3e의 공정 순서는 바뀔 수 있다. 즉, 상기 배리어층(30) 상에 소스 전극(60a) 및 드레인 전극(60b)을 먼저 형성한 후, 상기 전극들(60a, 60b)을 노출시킨 채로 상기 적층 구조물(S)의 전면에 절연막(50)을 증착할 수도 있다. 또한, 상기 도 3e는 상기 도 3c나 상기 도 3b에 선행될 수도 있다.
도 3f를 참조하면, 절연막(50) 상에 게이트 전극(70)을 형성한다. 일 예로, 포토리소그래피 공정을 이용하여 상기 절연막(50) 상에 게이트 전극 형성용 마스크 패턴을 형성하고, 전자빔 증착을 이용하여 게이트 전극 형성용 금속을 증착할 수 있다. 이후, 열처리할 수 있다. 상기 열처리는 200 ∼ 600℃에서 RTA(Rapid thermal annealng)하거나, 퍼니스(furnace)를 이용하여 수행될 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
SPM(H2SO4:H2O2), HF 및 HCl를 이용하여 n-타입의 실리콘(111) 기판을 세척하였다. 이후, MOCVD법을 이용하여 상기 기판 상에 AlN 전이층을 형성하고, 1.7μm의 GaN 버퍼층, 1nm의 AlN 스페이서층, 20nm의 Al0 .23Ga0 .77N 장벽층 및 4nm의 GaN 캡층을 순차 적층하였다. 이후, BCl3/Cl2 혼합가스를 이용하는 ICPRIE법을 통해 상기 적층 구조에 대해 메사 식각을 수행하였다. 이후, 상기 GaN 캡층 중 게이트 전극이 형성될 영역에 해당하는 영역의 하부를 제외하고 GaN 캡층을 식각하여 GaN 전하저장층을 형성하였다. 이후, ICPCVD법을 이용하여 350℃에서 20nm의 SiNx 막을 증착하였다. 이후, 소스 전극 및 드레인 전극이 형성될 영역을 패터닝하고, CF4 가스를 이용한 건식 식각으로 상기 영역의 SiNx 막을 제거한 후, 전자빔 증착(E-beam evaporation)을 이용하여 Si(5nm)/Ti(20nm)/Al(60nm)/Mo(35nm)/Au(50nm)를 증착하고 830℃에서 30초간 RTA하여 소스/드레인 전극을 형성하였다. 이후, BOE를 이용하여 자연산화막을 제거한 후, 전자빔 증착을 이용하여 게이트 전극으로 Ni(20nm)/Au(300nm)를 증착하였다.
도 4는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그램/지우기 모드에 따른 전압-전류 특성 변화를 나타내는 그래프이다.
도 4를 참조하면, 드레인 전압으로 1V를 인가하였을 때, 동일한 드레인 전류에서도 게이트 전압이 다를 수 있음을 확인할 수 있다. 일 예로, 드레인 전류가 60mA/mm일 때, 게이트 전압은 -3V와 -4V로, 약 1V의 차이가 존재한다. 따라서, 상기 -3V을 프로그래밍시의 게이트 전압으로 사용하고, 상기 -4V를 소거시의 게이트 전압으로 사용하여 소자에 정보가 저장되거나, 소거되었는지 확인할 수 있다.
도 5는 본 발명의 일 실시예에 의한 비휘발성 메모리 소자의 프로그래밍 전압에 따른 문턱 전압 변화를 나타내는 그래프이다.
도 5를 참조하면, 0V(Initial)에서부터 프로그래밍 전압을 증가시켰을 때, 약 8V까지는 문턱 전압이 증가하나, 8V 이상의 전압에서는 문턱 전압의 변화가 거의 없는 것을 확인할 수 있다. 이는 전하저장층에 트랩될 수 있는 전하의 양이 포화 상태에 다다랐기 때문인 것으로 풀이된다. 그러므로, 0V ∼ 8V 이하의 범위에서 프로그래밍 전압을 인가하는 것이 바람직하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 기판 20: 버퍼층
25: 2차원 전자 가스층 30: 배리어층
40: 전하저장층 50: 절연막
60a, 60b: 소스/드레인 전극 70: 게이트 전극
25: 2차원 전자 가스층 30: 배리어층
40: 전하저장층 50: 절연막
60a, 60b: 소스/드레인 전극 70: 게이트 전극
Claims (13)
- 기판;
상기 기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 배리어층;
상기 배리어층 상의 일부에 배치되는 전하저장층;
상기 전하저장층을 둘러싸도록 배치되는 절연막;
상기 배리어층의 양단에 배치되는 소스/드레인 전극; 및
상기 절연막 상에 배치되는 게이트 전극을 포함하며,
상기 버퍼층은 AlxGa1-xN층이고, 상기 배리어층은 AlyGa1-yN층 (0<x<y<1)이며,
상기 전하저장층은 GaN층, InGaN층, 또는 상기 배리어층보다 알루미늄의 몰분율이 작은 AlzGa1-zN층(0<z<y<1)인 비휘발성 메모리 소자. - 제1항에 있어서,
상기 전하저장층은 상기 절연막을 두고 상기 게이트 전극과 마주보도록 배치되며, 상기 절연막에 의해 고립되는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 버퍼층과 상기 배리어층의 계면에 2차원 전자 가스(2DEG)층이 형성되는 비휘발성 메모리 소자. - 기판;
상기 기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 배리어층;
상기 배리어층 상의 일부에 배치되는 전하저장층;
상기 전하저장층을 둘러싸도록 배치되는 절연막;
상기 배리어층의 양단에 배치되는 소스/드레인 전극; 및
상기 절연막 상에 배치되는 게이트 전극을 포함하며,
상기 버퍼층과 상기 배리어층 사이에 스페이서층을 더 포함하는 비휘발성 메모리 소자. - 제1항에 있어서,
상기 기판과 상기 버퍼층 사이에 전이층을 더 포함하는 비휘발성 메모리 소자. - 삭제
- 삭제
- 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계;
상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계;
상기 적층 구조물의 전면에 절연막을 형성하는 단계;
상기 배리어층이 노출되도록 상기 절연막을 식각하여, 상기 배리어층의 양단에 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 버퍼층은 AlxGa1-xN층이고, 상기 배리어층은 AlyGa1-yN층 (0<x<y<1)이며,
상기 전하저장층은 GaN층, InGaN층, 또는 상기 배리어층보다 알루미늄의 몰분율이 작은 AlzGa1-zN층(0<z<y<1)인 비휘발성 메모리 소자의 제조방법. - 제8항에 있어서,
기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계와, 상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계 사이에 상기 적층 구조물을 격리하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법. - 제8항에 있어서,
상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계는,
상기 절연막을 사이에 두고 상기 게이트 전극과 마주보는 영역을 제외한 영역의 상기 캡층을 식각하여 상기 절연막에 의해 둘러싸이는 전하저장층을 형성하는 단계인 비휘발성 메모리 소자의 제조방법. - 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계;
상기 캡층의 일부를 식각하여 전하저장층을 형성하는 단계;
상기 적층 구조물의 전면에 절연막을 형성하는 단계;
상기 배리어층이 노출되도록 상기 절연막을 식각하여, 상기 배리어층의 양단에 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계에서,
상기 버퍼층 상에 상기 배리어층을 적층하기 전에 상기 버퍼층 상에 스페이서층을 적층하는 것을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법. - 제8항에 있어서,
상기 기판 상에 버퍼층, 배리어층 및 캡층을 순차 적층하여 적층 구조물을 형성하는 단계에서,
상기 기판 상에 상기 버퍼층을 적층하기 전에 상기 기판 상에 전이층을 적층하는 것을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법. - 제8항에 있어서,
상기 적층 구조물은 질화물계 반도체를 포함하는 비휘발성 메모리 소자의 제조방법.
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