KR101381251B1 - 박막 트랜지스터 및 이를 갖는 표시패널 - Google Patents

박막 트랜지스터 및 이를 갖는 표시패널 Download PDF

Info

Publication number
KR101381251B1
KR101381251B1 KR1020070058421A KR20070058421A KR101381251B1 KR 101381251 B1 KR101381251 B1 KR 101381251B1 KR 1020070058421 A KR1020070058421 A KR 1020070058421A KR 20070058421 A KR20070058421 A KR 20070058421A KR 101381251 B1 KR101381251 B1 KR 101381251B1
Authority
KR
South Korea
Prior art keywords
electrode
light blocking
gate
gate electrode
thin film
Prior art date
Application number
KR1020070058421A
Other languages
English (en)
Other versions
KR20080110093A (ko
Inventor
김성훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020070058421A priority Critical patent/KR101381251B1/ko
Priority to US12/157,007 priority patent/US7855405B2/en
Publication of KR20080110093A publication Critical patent/KR20080110093A/ko
Application granted granted Critical
Publication of KR101381251B1 publication Critical patent/KR101381251B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터 및 이를 갖는 표시패널에서, 게이트부는 게이트 전극 및 상기 게이트 전극으로부터 연장된 광 차단 전극을 포함한다. 광 차단 전극은 상기 게이트 전극의 하부로부터 제공된 광이 게이트 전극 상부에 구비된 반도체층으로 유입되지 않도록 차단한다. 광 차단 전극은 게이트 전극 상부에서 1자 형상으로 연장된 두 개의 소오스 전극 및 두 개의 소오스 전극 사이에 구비된 드레인 전극과 중첩된다. 여기서, 광 차단 전극의 폭을 조절함으로써, 박막 트랜지스터의 소오스부와 게이트부의 사이의 기생 커패시턴스를 제어할 수 있다. 따라서, 박막 트랜지스터의 포토 커런트를 감소시킬 수 있고, 오버레이 편차로 인한 표시패널의 화소간 킥백전압의 편차를 감소시킬 수 있다.

Description

박막 트랜지스터 및 이를 갖는 표시패널{THIN FILM TRANSISTOR AND DISPLAY PANEL HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 나타낸 평면도이다.
도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 3은 도 1에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 4는 간격에 따른 포토 커런트를 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 6은 도 5에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시패널을 나타낸 평면도이다.
도 8은 도 7에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 180 : 박막 트랜지스터 110 : 게이트부
111 : 게이트 전극 112, 113 : 제1 및 제2 광 차단 전극
120 : 게이트 절연막 130 : 반도체층
140 : 소오스부 150 : 드레인부
본 발명은 박막 트랜지스터 및 이를 갖는 표시패널에 관한 것으로, 더욱 상세하게는 표시품질을 개선할 수 있는 박막 트랜지스터 및 이를 갖는 표시패널에 관한 것이다.
일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 대향하여 구비되는 대향기판 및 어레이 기판과 대향기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
어레이 기판에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 각 화소는 박막 트랜지스터와 화소전극으로 이루어진다.
여기서, 박막 트랜지스터는 각 화소의 표시 성능을 결정짓는 중요한 요인이 된다. 즉, 박막 트랜지스터가 어떠한 구조로 설계되는 지에 따라서 화소의 응답속도 및 휘도가 달라질 수 있다.
따라서, 본 발명의 목적은 표시패널에 구비되어 표시품질을 개선하기 위한 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기한 박막 트랜지스터를 구비하는 표시패널을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터는 게이트부, 게이트 절연막, 반도체층, 소 오스부 및 드레인부를 포함한다. 상기 게이트부는 게이트 전극 및 상기 게이트 전극으로부터 연장된 광 차단 전극을 포함하고, 상기 게이트 절연막은 상기 게이트부를 전체적으로 커버한다. 상기 반도체층은 상기 게이트 전극이 형성된 영역에 대응하여 상기 게이트 절연막 상에 구비된다. 상기 소오스부는 상기 반도체층 상에 구비되고, 상기 게이트 전극 및 상기 광 차단 전극과 교차한다. 상기 드레인부는 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 소오스부와 소정의 간격으로 이격된다.
본 발명에 따른 표시패널은 제1 베이스 기판, 상기 제1 베이스 기판 상에 구비된 다수의 데이터 라인, 상기 다수의 데이터 라인과 교차하여 다수의 화소영역을 정의하는 다수의 게이트 라인, 상기 다수의 화소영역 내에 구비된 다수의 박막 트랜지스터, 상기 다수의 화소영역 내에 구비되고, 대응하는 박막 트랜지스터에 연결된 다수의 화소 전극, 및 상기 제1 베이스 기판과 대향하여 결합하는 제2 베이스 기판을 포함한다.
각 박막 트랜지스터는 게이트부, 게이트 절연막, 반도체층, 소오스부 및 드레인부를 포함한다. 상기 게이트부는 게이트 전극 및 상기 게이트 전극으로부터 연장된 광 차단 전극을 포함하고, 상기 게이트 절연막은 상기 게이트부를 전체적으로 커버한다. 상기 반도체층은 상기 게이트 전극이 형성된 영역에 대응하여 상기 게이트 절연막 상에 구비된다. 상기 소오스부는 상기 반도체층 상에 구비되고, 상기 게이트 전극 및 상기 광 차단 전극과 교차한다. 상기 드레인부는 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 소오스부와 소정의 간격으로 이격된다.
이러한 박막 트랜지스터 및 이를 갖는 표시패널에 따르면, 광 차단 전극을 형성함으로써, 박막 트랜지스터의 포토 커런트를 감소시킬 수 있고, 게이트 전극 상에서 상기 소오스 전극과 드레인 전극이 1자 형태로 이루어짐으로써, 오버레이 편차로 인한 표시패널의 화소간 킥백전압의 편차를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 나타낸 평면도이고, 도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터(100)는 베이스 기판(10) 상에 구비되고, 게이트부(110), 게이트 절연막(120), 반도체층(130), 소오스부(140) 및 드레인부(150)를 포함한다.
상기 게이트부(110)는 게이트 전극(111) 및 상기 게이트 전극(111)으로부터 연장된 제1 및 제2 광 차단 전극(112, 113)으로 이루어진다. 상기 게이트 전극(111)은 평면 상에서 봤을 때 사각 형상으로 이루어지고, 상기 제1 및 제2 더미 전극(112, 113)은 상기 게이트 전극(111)의 서로 평행한 제1 및 제2 변(111a, 111b)으로부터 각각 연장된다. 상기 제1 및 제2 광 차단 전극(112, 113)은 상기 게이트 전극의 상기 제1 및 제2 변(111a, 111b)으로부터 각각 소정의 길이(L)만큼 연장되고, 상기 제1 및 제2 변(111a, 111b)의 길이보다 각각 작거나 같은 폭(W)을 갖는다. 도 1에서는 본 발명의 일 예로, 상기 제1 및 제2 광 차단 전극(112, 113)이 상기 제1 및 제2 변(111a, 111b)의 길이보다 각각 작은 폭(W)을 갖는 것을 도시하 였다.
상기 게이트 전극(111)과 상기 제1 및 제2 광 차단 전극(112, 113)을 커버하도록 상기 베이스 기판(10) 상에는 게이트 절연막(120)이 구비된다. 상기 게이트 전극(111)이 형성된 영역에 대응하여 상기 게이트 절연막(120) 상에는 반도체층(130)이 형성된다. 본 발명의 일 예로, 상기 반도체층(130)은 아몰퍼스 실리콘으로 이루어진다.
또한, 평면 상에서 봤을 때 상기 반도체층(130)은 상기 게이트 전극(111)보다 작은 사이즈로 이루어진다. 따라서, 평면 상에서 봤을 때 상기 게이트 전극(111)의 상기 제1 및 제2 변(111a, 111b)과 평행한 상기 반도체층(130)의 제3 및 제4 변(131, 132)은 각각 상기 제1 및 제2 변(111a, 111b)과 제1 간격(d1)으로 이격된다.
한편, 평면 상에서 볼 때 상기 반도체층(130)의 제3 변(131)은 상기 제1 광 차단 전극(112)의 제1 장변(112a)과 제2 간격(d2)으로 이격되고, 상기 반도체층(130)의 제4 변(132)은 상기 제2 광 차단 전극(113)의 제2 장변(113a)과 상기 제2 간격(d2)으로 이격된다. 여기서, 상기 제2 간격(d2)은 상기 제1 간격(d1)보다 크다. 본 발명의 일 예로, 상기 제1 간격(d1)은 4㎛이고, 상기 제2 간격(d2)은 7㎛이다.
상기 게이트 절연막(120) 및 상기 반도체층(130) 상에는 상기 소오스부(140) 및 상기 드레인부(150)가 구비된다.
상기 소오스부(140)는 상기 게이트부(110)의 상부에서 서로 소정의 간격으로 이격되고, 서로 평행하게 연장된 제1 및 제2 소오스 전극(141, 142)으로 이루어진다. 도 1에 도시된 바와 같이, 상기 제1 및 제2 소오스 전극(141, 142)은 상기 게이트 전극(111)의 상기 제1 및 제2 변(111a, 111b)과 실질적으로 직교하는 방향으로 연장되어, 상기 게이트 전극(111), 상기 제1 및 제2 광 차단 전극(112, 113)과 교차한다. 따라서, 평면 상에서 볼 때, 상기 제1 및 제2 소오스 전극(141, 142)은 상기 반도체층(130) 및 상기 게이트 전극(111)과 부분적으로 중첩되고, 상기 제1 및 제2 광 차단 전극(112, 113)과도 부분적으로 중첩된다.
또한, 상기 제1 및 제2 소오스 전극(141, 142)은 상기 게이트 전극(111)의 상기 제1 및 제2 변(111a, 111b)과 실질적으로 평행한 방향으로 소정 간격 이격된다. 따라서, 상기 소오스부(140)는 상기 제1 및 제2 소오스 전극(141, 142)을 전기적으로 연결하는 연결 전극(143)을 더 포함한다. 여기서, 상기 연결 전극(143)은 상기 게이트부(110)의 주변영역에 구비된다. 따라서, 상기 연결전극(143)은 상기 게이트 전극(111) 및 상기 제2 광 차단 전극(113)과 중첩되지 않는다.
상기 드레인부(150)는 상기 제1 및 제2 소오스 전극(141, 142)과의 사이에 개재된 드레인 전극을 포함한다. 상기 드레인 전극(150)은 상기 게이트 전극(111)의 상기 제1 및 제2 변(111a, 111b)과 실질적으로 직교하는 방향으로 연장되어, 상기 게이트 전극(111), 상기 제1 및 제2 광 차단 전극(112, 113)과 교차한다. 즉, 평면 상에서 볼 때 상기 드레인 전극은 상기 반도체층(130) 및 상기 게이트 전극(111)과 부분적으로 중첩되고, 상기 제1 및 제2 광 차단 전극(112, 113)과도 부분적으로 중첩된다.
도 1에 도시된 바와 같이, 상기 드레인 전극(150), 상기 제1 및 제2 소오스 전극(141, 142)은 상기 게이트부(110)의 상부에서 1자 형상을 가진다. 따라서, 상기 드레인 전극(150), 상기 제1 및 제2 소오스 전극(141, 142)은 상하 또는 좌우로 오버레이(overlay) 편차가 발생하더라도, 상기 게이트 전극(111)과 소오스부(140) 및 드레인부(150) 사이의 중첩 면적은 변화하지 않는다. 따라서, 오버레이 편차로 인해 표시패널에서 픽셀간 킥백(kickback) 전압의 편차가 발생하는 것을 방지할 수 있고, 그 결과 표시패널 상의 휘도 편차를 제거할 수 있다.
도 3은 도 1에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 3을 참조하면, 상기 드레인 전극(150)과 교차하는 상기 게이트 전극(111)의 제1 변(111a)으로부터 상기 제1 광 차단 전극(112)이 연장된다. 따라서, 상기 드레인 전극(150)이 구비된 영역에서 상기 반도체층(130)의 제3 변(131)과 상기 제1 광 차단 전극(112)의 제1 장변(112a)은 상기 제1 간격(d1)보다 큰 상기 제2 간격(d2)으로 이격된다.
상기 제1 광 차단 전극(112)과 상기 베이스 기판(10)의 단차로 인해 상기 게이트 절연막(120)에는 경사면(121)이 형성되고, 상기 베이스 기판(10)의 하면을 통해 유입된 광은 상기 게이트 절연막(120)의 경사면(121)에 의해서 반사되어 상기 반도체층(130) 측으로 가이드될 수 있다. 그러나, 상기 반도체층(130)의 제3 변(131)과 상기 제1 광 차단 전극(112)과의 제1 장변(112a)은 상기 제1 간격(d1)보다 큰 상기 제2 간격(d2)으로 크게 벌어져 있으므로, 상기 반사된 광이 상기 반도체층(130)으로 유입되기 이전에 소멸되거나 상기 게이트 전극(111)에 의해서 재반 사되어 진행 경로가 변경될 수 있다.
도면에 도시하지는 않았지만, 상기 제2 광 차단 전극(113, 도 1에 도시됨)이 형성된 부분에서도 상기와 같은 이유로 상기 반도체층(130)으로 광이 유입되는 것을 차단할 수 있다.
이처럼, 상기 게이트부(110)에 구비된 상기 제1 및 제2 광 차단 전극(112, 113)은 상기 반도체층(130)과 상기 게이트 절연막(120)의 경사면(121)과의 이격 거리를 증가시키는 역할을 함으로써, 상기 광이 상기 반도체층(130)으로 유입되는 것을 차단할 수 있고, 그 결과, 상기 박막 트랜지스터(100, 도 1에 도시됨)의 포토 커턴트를 감소시킬 수 있다.
도 4는 간격에 따른 포토 커런트를 나타낸 그래프이다. 단, 도 4에서, x축은 상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 수평 간격을 나타내고, y축은 상기 박막 트랜지스터(100)의 포토 커런트를 나타낸다.
도 4를 참조하면, 상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 수평 간격이 감소할수록 상기 박막 트랜지스터(100)의 포토 커런트는 증가하였고, 상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 간격이 증가할수록 상기 박막 트랜지스터(100)의 포토 커런트는 감소하였다.
예를 들어, 상기 제1 및 제2 광 차단 전극(112, 113)이 상기 게이트 전극(111)의 제1 및 제2 변(111a, 111b)으로부터 각각 연장되지 않은 종래의 경우, 상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 수평 간격이 4㎛라고 할 때, 상기 박막 트랜지스터(100)의 포토 커런트는 5.00E-011로 나타났다. 그 러나, 상기 제1 및 제2 광 차단 전극(112, 113)이 상기 게이트 전극(111)의 제1 및 제2 변(111a, 111b)으로부터 각각 연장된 본 발명의 경우, 상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 수평 간격이 7㎛라고 할 때, 상기 박막 트랜지스터(100)의 포토 커런트는 종래보다 감소된 4.20E-011로 나타났다.
따라서, 상기 게이트 전극(111)의 제1 및 제2 변(111a, 111b)으로부터 각각 연장된 상기 제1 및 제2 광 차단 전극(112, 113)은 상기 박막 트랜지스터(100)의 포토 커런트를 전체적으로 감소시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이고, 도 6은 도 5에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다. 단, 도 5 및 도 6에 도시된 구성요소 중 도 1 및 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 5 및 도 6을 참조하면, 게이트부(110)는 게이트 전극(111)의 제1 변(111a)으로부터 연장된 제3 광 차단 전극(114) 및 상기 게이트 전극(111)의 제2 변(111b)으로부터 연장된 제4 광 차단 전극(115)을 포함한다.
상기 제3 및 제4 광 차단 전극(114, 115) 각각은 도 1에 도시된 상기 제1 및 제2 광 차단 전극(112, 113) 각각의 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다. 따라서, 상기 제1 및 제2 광 차단 전극(112, 113)은 상기 제1 및 제2 소오스 전극(141, 142)과 십자 형태로 교차하지만, 상기 제3 및 제4 광 차단 전극(114, 115)은 상기 제1 및 제2 소오스 전극(141, 142)과 부분적으로 교차한다.
즉, 도 1에서, 상기 제1 및 제2 광 차단 전극(112, 113)과 상기 제1 및 제2 소오스 전극(141, 142)의 중첩 면적은 상기 제1 및 제2 광 차단 전극(112, 113)과 상기 드레인 전극(150)의 중첩 면적보다 두 배 정도 크다. 그러나, 도 5에서 상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)의 중첩 면적은 상기 제1 및 제2 광 차단 전극(112, 113)과 상기 드레인 전극(150)의 중첩 면적보다 작거나 같다.
상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)의 중첩 면적을 감소시킴으로써, 상기 박막 트랜지스터(180)의 게이트부(110)와 소오스부(140) 사이의 기생 커패시턴스를 감소시킬 수 있다. 상기 게이트부(110)와 소오스부(140) 사이의 기생 커패시턴스가 증가하면, 상기 박막 트랜지스터(180)에 연결된 데이터 라인(미도시)과 게이트 라인(미도시)에 부하가 증가하여 신호 지연이 발생한다. 따라서, 상기 제3 및 제4 광 차단 전극(114, 115)의 폭을 감소시킴으로써, 데이터 라인(미도시)과 게이트 라인(미도시)에 부하가 증가하는 것을 방지할 수 있다.
상기 반도체층(130)과 상기 게이트부(110)의 인접하는 끝단과의 수평 간격이 감소할수록 상기 박막 트랜지스터(180)의 드레인부(150)에서는 포토 커런트가 크게 증가하지만, 소오스부(140)에서는 큰 변화가 없다. 따라서, 상기와 같이 상기 제3 및 제4 광 차단 전극(114, 115)의 폭을 감소시켜, 상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)의 중첩 면적을 감소시키더라도, 상기 소오스부(140)에서는 상기 포토 커런트가 크게 증가하지 않는다.
또한, 상하 또는 좌우 측으로 오버레이 편차가 발생하더라도, 상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)과의 토탈 중첩 면적은 변화하지 않는다. 따라서, 오버레이 편차가 발생하더라도, 상기 박막 트랜지스터(180)의 게이트부(110)와 소오스부(140) 사이의 기생 커패시턴스는 일정하게 유지될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시패널을 나타낸 평면도이고, 도 8은 도 7에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다. 단, 도 7 및 도 8에 도시된 구성요소 중 도 5 및 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 7 및 도 8을 참조하면, 표시패널(300)은 어레이 기판(190) 및 상기 어레이 기판(190)과 대향하여 결합하는 대향기판(200)을 포함한다. 도면에 도시하지는 않았지만, 상기 표시패널(300)은 상기 어레이 기판(190)과 상기 대향기판(200)과의 사이에 개재된 액정층을 더 포함할 수 있다.
상기 어레이 기판(190)은 제1 베이스 기판(10) 상에 매트릭스 형태로 배열된 다수의 화소를 포함한다. 상기 다수의 화소 각각은 서로 동일한 구조를 가지므로, 도 7 및 도 8에서는 상기 다수의 화소 중 하나의 화소의 평면 및 단면에 대해서 설명하고, 나머지 화소들에 대한 설명은 생략한다.
상기 제1 베이스 기판(10) 상에는 화소가 형성되기 위한 화소영역을 정의하는 데이터 라인(DL)과 게이트 라인(GL)이 구비된다. 상기 데이터 라인(DL)과 상기 게이트 라인(GL)을 서로 절연되게 교차한다. 상기 화소는 상기 데이터 라인(DL)과 상기 게이트 라인(GL)에 연결된 박막 트랜지스터(180)와 상기 박막 트랜지스 터(180)에 연결된 화소전극(PE)으로 이루어진다.
구체적으로, 상기 박막 트랜지스터(180)의 게이트부(110)는 상기 게이트 라인(GL)으로부터 분기되고, 상기 박막 트랜지스터(180)의 소오스부(140)는 상기 데이터 라인(DL)으로부터 분기된다. 또한, 상기 박막 트랜지스터의 드레인부(150)는 보호막(160)에 형성되어 상기 드레인부를 노출시키는 콘택홀(C1)을 통해 상기 화소전극(PE)과 전기적으로 연결된다.
도 7에 도시된 바와 같이, 상기 드레인부(150)의 드레인 전극, 상기 소오스부(140)의 제1 및 제2 소오스 전극(141, 142)은 상기 게이트부(110)의 게이트 전극(111)의 상부에서 1자 형상을 가진다. 따라서, 상기 드레인 전극(150), 상기 제1 및 제2 소오스 전극(141, 142)은 상하 또는 좌우로 오버레이(overlay) 편차가 발생하더라도, 상기 게이트 전극(111)과 소오스부(140) 및 드레인부(150) 사이의 중첩 면적은 변화하지 않는다. 따라서, 오버레이 편차로 인해 표시패널(300)에서 픽셀간 킥백(kickback) 전압의 편차가 발생하는 것을 방지할 수 있고, 그 결과 표시패널(300) 상의 휘도 편차를 제거할 수 있다.
또한, 상기 게이트부(110)는 상기 게이트 전극(111)의 제1 및 제2 변(111a, 111b, 도 5에 도시됨)으로부터 각각 연장되고, 상기 게이트 전극(111)의 하부로부터 제공된 광이 상기 게이트 전극(111)의 상부에 구비된 반도체층(130)으로 유입되는 것을 차단하는 제3 및 제4 광 차단 전극(114, 115)을 포함한다. 상기 드레인 전극(150), 상기 제1 및 제2 소오스 전극(141, 142)은 상기 게이트 전극(111)의 제1 및 제2 변(111a, 111b)과 교차하도록 연장되므로, 상기 제1 및 제2 변(111a, 111b) 과 인접하는 영역에서 상기 반도체층(130)으로 광이 유입되기 용이하다. 따라서, 상기 제3 및 제4 광 차단 전극(114, 115)은 상기 게이트 전극의 제1 및 제2 변(111a, 111b)에 각각 형성되어 상기 광에 의한 상기 박막 트랜지스터(180)의 포토 커런트를 감소시킬 수 있다.
도 5 및 도 6에 설명한 봐와 같이, 상기 제3 및 제4 광 차단 전극(114, 115)의 폭을 조절함으로써, 상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)과의 토탈 중첩 면적을 제어할 수 있다. 즉, 상기 제3 및 제4 광 차단 전극(114, 115)의 폭을 감소시키면, 상기 제3 및 제4 광 차단 전극(114, 115)과 상기 제1 및 제2 소오스 전극(141, 142)과의 토탈 중첩 면적은 감소한다. 결과적으로 상기 박막 트랜지스터(180)의 게이트부(110)와 소오스부(140) 사이의 기생 커패시턴스를 감소되고, 그로 인해서 상기 화소의 킥백 전압가 증가하는 것을 방지할 수 있다.
한편, 상기 대향기판(200)을 상기 제1 베이스 기판(10)과 마주하는 제2 베이스 기판(210) 및 상기 제2 베이스 기판(210) 상에 구비되어 상기 화소전극(PE)과 마주하는 공통전극(220)을 포함한다. 도면에 도시하지는 않았지만, 상기 대향기판(200)은 상기 제2 베이스 기판(210)과 상기 공통전극(220)과의 사이에 개재되고, 레드, 그린 및 블루 색화소로 이루어진 컬러필터층을 더 포함할 수 있다.
이와 같은 박막 트랜지스터 및 이를 갖는 표시패널에 따르면, 박막 트랜지스터의 게이트부에 게이트 전극으로부터 연장된 광 차단 전극이 형성됨으로써, 상기 게이트 전극의 하부로부터 제공된 광이 반도체층 측으로 유입되지 않도록 차단할 t수 있다. 따라서, 박막 트랜지스터의 포토 커런트를 감소시킬 수 있다.
또한, 게이트 전극 상에서 상기 소오스 전극과 드레인 전극이 1자 형태로 이루어짐으로써, 상하 또는 좌우 방향으로 오버레이 편차가 발생하더라도, 편차로 인해서 표시패널의 화소 사이에 킥백전압의 편차가 발생하는 것을 방지할 수 있다.
결과적으로, 상기한 구조를 갖는 박막 트랜지스터를 채용함으로써, 표시패널의 표시품질을 개선할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 게이트 전극 및 상기 게이트 전극으로부터 연장된 광 차단 전극을 포함하는 게이트부;
    상기 게이트부를 커버하는 게이트 절연막;
    상기 게이트 전극이 형성된 영역에 대응하여 상기 게이트 절연막 상에 구비된 반도체층;
    상기 반도체층 상에 구비되고, 상기 게이트 전극 및 상기 광 차단 전극과 교차하는 소오스부; 및
    상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 소오스부와 소정의 간격으로 이격된 드레인부를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 광 차단 전극은 상기 게이트 전극의 서로 평행한 두 변으로부터 연장되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 서로 평행하고 서로 인접하는 상기 반도체층의 일 변과 상기 광 차단 전극의 일 변과의 수평 이격 거리는 서로 평행하고 서로 인접하는 상기 반도체층의 일 변과 상기 게이트 전극의 일 변과의 수평 이격거리보다 크고,
    상기 광 차단 전극은 상기 게이트 전극의 하부로부터 제공된 광이 상기 반도체층 측으로 유입되지 않도록 차단하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제2항에 있어서, 상기 소오스부는,
    상기 게이트 전극의 두 변과 실질적으로 직교하는 방향으로 연장되어 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 게이트 전극의 두 변과 실질적으로 평행한 방향으로 서로 소정의 간격 이격된 제1 및 제2 소오스 전극; 및
    상기 제1 및 제2 소오스 전극을 연결시키고, 상기 게이트부의 주변영역에 구비되는 연결전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 연결전극은 상기 게이트 전극 및 상기 광 차단 전극과 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터.
  6. 제4항에 있어서, 상기 드레인부는 상기 게이트 전극의 두 변과 실질적으로 직교하는 방향으로 연장되어 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 제1 및 제2 소오스 전극 사이에 구비되는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 드레인 전극, 상기 제1 및 제2 소오스 전극은 상기 게이트부 상에서 1자 형상으로 서로 평행하게 연장된 것을 특징으로 하는 박막 트랜지스터.
  8. 제6항에 있어서, 상기 광 차단 전극의 폭은 상기 게이트 전극의 두 변의 길이보다 짧은 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서, 상기 광 차단 전극과 상기 제1 및 제2 소오스 전극과의 토탈 중첩 면적은 상기 광 차단 전극과 상기 드레인 전극의 중첩 면적의 2배 이상인 것을 특징으로 하는 박막 트랜지스터.
  10. 제8항에 있어서, 상기 광 차단 전극과 상기 제1 및 제2 소오스 전극과의 토탈 중첩 면적은 상기 광 차단 전극과 상기 드레인 전극의 중첩 면적보다 작거나 같은 것을 특징으로 하는 박막 트랜지스터.
  11. 제1항에 있어서, 상기 반도체층은 아몰퍼스 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  12. 게이트 전극, 상기 게이트 전극의 서로 평행한 두 변으로부터 연장된 제1 및 제2 광 차단 전극을 포함하는 게이트부;
    상기 게이트부를 커버하는 게이트 절연막;
    상기 게이트 전극이 형성된 영역에 대응하여 상기 게이트 절연막 상에 구비된 반도체층;
    상기 반도체층 상에 구비되고, 상기 게이트 전극의 상기 두 변과 실질적으로 직교하는 방향으로 상기 게이트 전극의 나머지 두 변보다 길게 연장되어 상기 게이트 전극, 상기 제1 및 제2 광 차단 전극과 중첩되는 하나 이상의 소오스 전극으로 이루어진 소오스부; 및
    상기 반도체층 상에 구비되고, 상기 게이트 전극의 상기 두 변과 실질적으로 직교하는 방향으로 상기 게이트 전극의 나머지 두 변보다 길게 연장되어 상기 게이트 전극, 상기 제1 및 제2 광 차단 전극과 중첩되며, 상기 하나 이상의 소오스 전극과 소정의 간격으로 이격된 드레인 전극을 구비하는 드레인부를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  13. 제12항에 있어서, 상기 제1 및 제2 광 차단 전극 각각의 폭은 상기 게이트 전극의 상기 두 변의 길이보다 짧은 것을 특징으로 하는 박막 트랜지스터.
  14. 제13항에 있어서, 상기 제1 및 제2 광 차단 전극과 상기 제1 및 제2 소오스 전극과의 토탈 중첩 면적은 상기 제1 및 제2 광 차단 전극과 상기 드레인 전극의 중첩 면적의 2배 이상인 것을 특징으로 하는 박막 트랜지스터.
  15. 제13항에 있어서, 상기 제1 및 제2 광 차단 전극과 상기 제1 및 제2 소오스 전극과의 토탈 중첩 면적은 상기 제1 및 제2 광 차단 전극과 상기 드레인 전극의 중첩 면적보다 작거나 같은 것을 특징으로 하는 박막 트랜지스터.
  16. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 구비된 다수의 데이터 라인;
    상기 다수의 데이터 라인과 교차하여 다수의 화소영역을 정의하는 다수의 게이트 라인;
    상기 다수의 화소영역 내에 구비된 다수의 박막 트랜지스터;
    상기 다수의 화소영역 내에 구비되고, 대응하는 박막 트랜지스터에 연결된 다수의 화소 전극; 및
    상기 제1 베이스 기판과 대향하여 결합하는 제2 베이스 기판을 포함하고,
    각 박막 트랜지스터는,
    게이트 전극 및 상기 게이트 전극으로부터 연장된 광 차단 전극을 포함하는 게이트부;
    상기 게이트부를 커버하는 게이트 절연막;
    상기 게이트 전극이 형성된 영역에 대응하여 상기 게이트 절연막 상에 구비된 반도체층;
    상기 반도체층 상에 구비되고, 상기 게이트 전극 및 상기 광 차단 전극과 중첩되는 소오스부; 및
    상기 게이트 전극 및 상기 광 차단 전극과 중첩되고, 상기 소오스부와 소정의 간격으로 이격된 드레인부를 포함하는 것을 특징으로 하는 표시패널.
  17. 제16항에 있어서, 상기 광 차단 전극은 상기 게이트 전극의 서로 평행한 두 변으로부터 연장되는 것을 특징으로 하는 표시패널.
  18. 제17항에 있어서, 서로 평행하고 서로 인접하는 상기 반도체층의 일 변과 상기 광 차단 전극의 일 변과의 수평 이격 거리는 서로 평행하고 서로 인접하는 상기 반도체층의 일 변과 상기 게이트 전극의 일 변과의 수평 이격거리보다 크고,
    상기 광 차단 전극은 상기 게이트 전극의 하부로부터 제공된 광이 상기 반도체층 측으로 유입되지 않도록 차단하는 것을 특징으로 하는 표시패널.
  19. 제17항에 있어서, 상기 소오스부는,
    상기 게이트 전극의 두 변과 실질적으로 직교하는 방향으로 연장되어 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 게이트 전극의 두 변과 실질적으로 평행한 방향으로 서로 소정의 간격 이격된 제1 및 제2 소오스 전극; 및
    상기 제1 및 제2 소오스 전극을 연결시키고, 상기 게이트부의 주변영역에 구비되는 연결 전극을 포함하는 것을 특징으로 하는 표시패널.
  20. 제19항에 있어서, 상기 드레인부는 상기 게이트 전극의 두 변과 실질적으로 직교하는 방향으로 연장되어 상기 게이트 전극 및 상기 광 차단 전극과 교차하고, 상기 제1 및 제2 소오스 전극 사이에 구비되는 드레인 전극을 포함하는 것을 특징으로 하는 표시패널.
  21. 제20항에 있어서, 상기 광 차단 전극의 폭은 상기 게이트 전극의 두 변의 길이보다 짧은 것을 특징으로 하는 표시패널.
  22. 제21항에 있어서, 상기 광 차단 전극과 상기 제1 및 제2 소오스 전극과의 토탈 중첩 면적은 상기 광 차단 전극과 상기 드레인 전극의 중첩 면적보다 작거나 같은 것을 특징으로 하는 표시패널.
  23. 제20항에 있어서, 상기 제1 및 제2 소오스 전극은 대응하는 데이터 라인으로부터 분기되고, 상기 게이트 전극은 대응하는 게이트 라인으로부터 분기되며, 상기 드레인 전극은 대응하는 화소전극과 전기적으로 연결되는 것을 특징으로 하는 표시패널.
KR1020070058421A 2007-06-14 2007-06-14 박막 트랜지스터 및 이를 갖는 표시패널 KR101381251B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070058421A KR101381251B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 및 이를 갖는 표시패널
US12/157,007 US7855405B2 (en) 2007-06-14 2008-06-05 Thin film transistor and display panel having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070058421A KR101381251B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 및 이를 갖는 표시패널

Publications (2)

Publication Number Publication Date
KR20080110093A KR20080110093A (ko) 2008-12-18
KR101381251B1 true KR101381251B1 (ko) 2014-04-04

Family

ID=40131458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070058421A KR101381251B1 (ko) 2007-06-14 2007-06-14 박막 트랜지스터 및 이를 갖는 표시패널

Country Status (2)

Country Link
US (1) US7855405B2 (ko)
KR (1) KR101381251B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6147992B2 (ja) * 2011-11-30 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
KR102210602B1 (ko) * 2014-11-25 2021-02-02 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982976A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 薄膜トランジスタ、その製造方法及び液晶表示装置
KR100394027B1 (ko) 2000-12-27 2003-08-06 엘지.필립스 엘시디 주식회사 저저항 배선을 갖는 액정 디스플레이 패널 및 그 제조방법
KR20040044588A (ko) * 2002-11-21 2004-05-31 (주) 제이.에스.씨.앤.아이 박막트랜지스터를 이용한 광감지소자
KR20060094688A (ko) * 2005-02-25 2006-08-30 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2639282B2 (ja) 1992-06-23 1997-08-06 松下電器産業株式会社 液晶表示パネル
JP3512849B2 (ja) * 1993-04-23 2004-03-31 株式会社東芝 薄膜トランジスタおよびそれを用いた表示装置
JP4211250B2 (ja) 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
KR100918180B1 (ko) 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
JP2005134504A (ja) 2003-10-29 2005-05-26 Sony Corp 液晶表示素子及びその製造方法
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982976A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 薄膜トランジスタ、その製造方法及び液晶表示装置
KR100394027B1 (ko) 2000-12-27 2003-08-06 엘지.필립스 엘시디 주식회사 저저항 배선을 갖는 액정 디스플레이 패널 및 그 제조방법
KR20040044588A (ko) * 2002-11-21 2004-05-31 (주) 제이.에스.씨.앤.아이 박막트랜지스터를 이용한 광감지소자
KR20060094688A (ko) * 2005-02-25 2006-08-30 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터

Also Published As

Publication number Publication date
US20080308803A1 (en) 2008-12-18
US7855405B2 (en) 2010-12-21
KR20080110093A (ko) 2008-12-18

Similar Documents

Publication Publication Date Title
KR100635940B1 (ko) 수직 배향형 액정 표시 장치
KR100849599B1 (ko) 에프에프에스 모드 액정표시장치
US8659734B2 (en) Liquid crystal display and manufacturing method thereof
KR101352113B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR101997745B1 (ko) 액정 표시 장치
US20060278873A1 (en) Liquid crystal display apparatus
US9766525B2 (en) Active-matrix substrate and display device
CN110196659B (zh) 带传感器的显示装置
KR20110054727A (ko) 액정표시장치용 어레이 기판과 이를 포함하는 액정표시장치
KR20030030740A (ko) 광시야각 액정 표시 장치 및 그 기판
KR101525806B1 (ko) 박막 트랜지스터 표시판
KR980010562A (ko) 박막 트랜지스터-액정표시장치 및 그 제조방법
KR101381251B1 (ko) 박막 트랜지스터 및 이를 갖는 표시패널
KR20010015311A (ko) 반사형 액정 표시 장치
CN112384849B (zh) 显示装置
KR102601612B1 (ko) 표시 장치
KR101811358B1 (ko) 액정 표시 장치 및 그 제조 방법
KR20150030037A (ko) 액정표시장치
JP2007334082A (ja) 薄膜トランジスタパネルおよび液晶表示装置
KR101878481B1 (ko) 칼라 필터 층을 포함하는 고 투과율 박막 트랜지스터 기판 및 그 제조 방법
KR100247273B1 (ko) 액정 표시 장치 및 그 제조 방법
KR20080076317A (ko) 표시 패널
KR20170083693A (ko) 표시 장치 및 그 제조 방법
KR20210108537A (ko) 표시 장치
KR100778354B1 (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 6