TW564547B - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents

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TW564547B
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semiconductor integrated
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Yoshitaka Nakamura
Isamu Asano
Satoru Yamada
Tsugio Takahashi
Yuzuru Oji
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Hitachi Ltd
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Description

564547 A7" B7 五、發明說明（1 ) [發明背景] 本發明係有關半導體裝置及其製造技術，尤其是有關適 用在具有 DRAM (Dynamic Random Access Memory)之半導 體裝置的有效技術。 通常，DRAM的記憶單元是配置在半導體基板的主面上 成矩陣狀配置之數條字元線及數條位元線的交點上。一個 記憶單元由選擇其之一個MISFET (Metal Insulator Semiconductor Field Effect Transistor)及與該 MISFET 串聯 的一個資訊儲存用電容元件（電容器）所構成。 在以元件分離區域包圍四周的活性區域内，形成有記憶 單元選擇用的MISFET，主要由閘極氧化膜、與字元線一 體構成之閘極及構成源極、汲極的一對半導體區域所構 成。通常在一個活性區域内形成兩個該MISFET，在上述 活性區域的中央部共用兩個MISFET中的一個源極、没極 (半導體區域）。位元線配置在上述MISFET的上部，並與 共用之上述半導體區域電連接。電容器同樣的配置在上述 MISFET的上部，並與上述另一個源極、汲極電連接。 如特開平7-7084號公報上所揭示之，具有電容器配置在 位元線上部之位元線上電容器（Capacitor Over Bit-line)構 造的DRAM。該公報所揭示的DRAM，係採用將配置在位 元線上部之電容器的下部電極（存儲電極）加工成圓筒狀， 在該下部電極上形成電容絕緣膜及上部電極（屏極）的構 造。藉由將下部電極加工成圓筒狀來增加其表面積，以促 使記憶單元微細化及彌補電容器存儲電荷量（C s)的減 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閒讀背面之注意事填寫本頁) 裝 訂· · 經濟部智慧財產局員工消費合作社印制衣 564547 Α7 Β7 五、發明說明（2 少。如此，在具有C Ο B構造的記憶單元中，爲了確保半 ---,---ft--------裝--- (請先閱讀背面之注意事填寫本頁) 導體記憶裝置的操作可靠度，需要使電容器的構造形成立 體化。 丄 然而，即使電容器的構造形成立體化，在近年來的積㉖ 化半導體裝置中，尤其是相當於256 Mbit (百萬位元）以後 的dram，可以預期仍不易確保所需的電容値（存錯電夜 量）。 思何 因而，如1996年11月10日，應用物理學會發行之「廣 用物理」65卷，11號，pi ill〜1112中所揭示，檢討將氧 化姮（Ta2〇5)、或 STO (SrTi03)、BST (BaxSri.xTi03)等高電 介質（強電介質）材料用於電容器的絕緣膜。其中丁心〇5的 電介質常數比（比謗電率）高約2 0，S T 0及B S T的電介質 常數比更高達約200〜500。因此，若是採用此類.的高電介 質常數膜，比起先前採用之矽氧化膜及矽氮化膜較能達到 高的電容値。尤其是STO及BST的電介質常數高，明顯 可以獲得電容値增加的效果。 - ' 經濟部智慧財產局員工消費合作社印製 STO及BST的成膜是在氧化狀態下實施。因此，若是將 過去使用的矽材料用在電容器用的電極上，不適於在電極 界面上形成電介質常數低的矽氧化膜。因而檢討將耐氧化 性優異的R u (釕）、P t (白金）、ru〇2 (氧化釘）等作爲電容 器用的電極材料。 [發明説明] 但是，經本發明人瞭解，將Ru、pt等貴重金屬或是其 石夕化物、氧化物等用於電極材料時，丨其是這些材料用在 -5- 564547 A7 B7 五、發明說明（3 ) ±部電極時，會發生以下的問題。以下説明的問題並非眾 所周知，係本發明人經過實驗檢討後所瞭解的。此外，本 申請書中所謂的貴重金屬’係指金（Au)、銀（Ag)、白全 族（奶（RU))、錢（Rh)、飽（Pd)、餓（〇s)、银（Ir)及白 2 (Pt)。 至 亦即，第一個問題是，將上述貴重金屬等用在上部電極 時，與上層配線之接觸部分（通孔接點）及上部電極的^連 接不穩定，或是產生連接不良的問題。 發生此種問題的第一個原因是，構成上部電極之貴重金 屬等中所含的氧氣。將Ru、Pt等貴重金屬類形成覆膜 時，係採用CVD法。在該CVD步驟中，由於原料氣體中 含有氧氣，因此所形成的貴重金屬覆膜中也含有氧氣二此 外，如Ru〇2等原屬覆膜構成的元素中有時也含有氧氣。 另外，用於連接上部電極的通孔，在覆蓋該上部電極^層 間絕緣膜上開口時，通常是使用光抗蝕膜，不過當以研^ 加工（Ashing)清除該抗蝕膜時，通孔下却的上部電極（含 貴重金屬等的覆膜）會吸收研磨加工中的氧氣。這些覆膜 中的氧氣藉由形成通孔接點後的熱處理等，與構成接點的 金屬反應而.形成金屬氧化物。接點通常雖由氮化鈦等的阻 擋金屬（Barrier metal)及鎢等主導電層所構成，但是此 時，上述氧氣與可變金屬内的鈦反應，形成高電阻率的氧 化鈥。由於此種氧化鈦在構造上的上部電極與接點之間形 成，因此阻礙了上部電極與接點之間的電接觸，因而造成 如上述的電連接不穩定（連接可靠性的降低）。 (請先閱讀背面之注意事^ --裝--- π填寫本頁) . 經濟部智慧財產局員工消費合作社印製 -6- 564547 A7 五、發明說明（4 ) 第二個原因是，無法實質的取得構成上部電極之貴重金 屬等與覆蓋上部電極之層間絕緣膜之矽氧化膜的蝕刻選擇 比。用於連接上部電極的通孔是藉由在層間絕緣膜的石夕氧 化膜上形成開口來形成。該開口通常是藉由乾式蝕刻以光 抗姓膜作爲遮光罩的矽氧化膜來形成。此時，由於無法取 得足夠之矽氧化膜與構成下部電極之貴重金屬類的蝕刻選 擇比，因此是貫穿上部電極來形成通孔。如此，因係貫穿 上郅電極形成通孔，導致通孔内的接點與上部電極的接觸 面積變小，造成上述連接可靠性減低的問題。雖然也可以 考慮藉由控制蝕刻時間，在上部電極的表面作調整，來結 束蝕刻的方法，但是基於如下的理由，仍不易達成。^ 即，如上所述，對上部電極的供電雖是自該上層配線經由 通孔接點來執行，但是自上層配線的供電或是配線連接， j在形成於位元線同一配線層的配線（第一層配線）上執 換言之，上述的通孔有兩種以上的通孔，包含用於連 接上部電極的接點用通孔及連接第一層配線之接點用的通 孔。由於位元線（第一層配線）在電容器的下層形成，因此 f接上部電極用的通孔深度比連接第—層配線用的通孔深 度淺。若是以其他步驟來形成這些通孔，勢將增加步驟， 二而必須同時加工。所以若在上部電極的表面停止触刻 广尤操法形成到達第一層配線的通孔，（之，欲對到達 :·-層配線的通孔實施加工，既然無法取 就必須將其貫穿來形成通孔。 擇 此外’貫穿上部電極來形成通孔時，尤其是上部電極是 本紙張尺度適种國^家標^^格⑵Q x 297公髮. ---,---*--------裝--- (請先閱讀背面之注意事填寫本頁) )5J·. 經濟部智慧財產局員工消費合作社印制衣 • /Λ . 564547 五、發明說明（5 以在氧化性氣體環境中揮發的材料（如Rll、Ru〇x)構成 時’藉由執行通孔加工（蝕刻）後的光抗蝕膜清除（研磨加 工）步驟’也會發生通孔下部的上部電極被蝕刻，通孔剖 面後退的問題。此時，即使在通孔形成後才形成接點，由 於下部電極材料自通孔剖面後退，因此無法正常接觸，造 成連接不良。此種下部電極材料的研磨加工所造成之揮發 或是蝕刻的問題，雖然在通孔不貫穿下部電極時也會發 生’不過在貫穿時尤其嚴重。 第二個問題是，上部電極採用貴重金屬類時，無法減低 上部電極的電阻値。在讀出記憶單元的過渡狀態下，上部 電極電位(基準電位)產生變動，若無法減低上部電極的電 訂 阻値，會對此種過渡變動造成較大的影響，可能導致讀出 錯誤。此外，從阻斷外㈣音的觀點來看，也宜保持: 電極較小的電阻彳直。 線 發生此種問題的原因是，無法增加貴重金屬類的膜厚。 亦：是因貴重金屬類的内部應力(壓縮性應力)大，若增加 其膜厚’會ϋ壓力的影響而減低電容器的特性。 ^發明之目在提供—種半導體積體電路裝置，於電 谷裔上邵電·極與連接上層配線 通電，避免產生連接不良。接點間維持'度可靠性的 二外立：發明之其他目的’在提供一種半導體積體電路 裝置，其係可以減低電容器上部電極的電阻。 本發明之上述及其他目的與新特徵， 容及附圖中瞭解。 不曰的内 I__________ - 8 _ 本紙張尺度刺中_冢標準（cns)A4 五、發明說明（6 ) 具代表性的發明概要，簡 本專利申請所揭示的發明中 早説明如下： ，發明之半導體積體電路裝置包含：第一電極(下部電 極）、第二電極(上部電極）、及電容器，其係包含電容絕 緣膜（強電介質或高電介質膜）；且電容器上的配線（第二 層配線）與第二電極是以連接組件（通孔接點）連接；連接 組件上包含氧化後損害導電性的金屬；第二電極包本第一 層（下層）與第二層（上層）；帛二層中包含氧，且^致在 其上形成金屬氧化物爲度’或是金屬氧化物不致阻礙第二 層與連接組件間的通電爲度。或是第二層中不本氧者。 由於此種半導體積體電路裝置的第二層不含氧，或是即 使含氧，也幾乎不致形成阻礙導電性的金屬氧化物，因此 在弟二層與連接組件之間不會形成阻礙導電性的物質，提 南電容器之上部電極與通孔接料連接可#性，因而可以 提高半導體積體電路裝置的可靠性。 再者，連接組件還可以包含阻擋層（Barrier)，其係包含 氮化鈦，或是接著層。由於連接組件巾包含氮化欽（㈣） :若接觸連接組件的上部電極中含氧時，氮化鈥内的欽與 氧化合，即.形成阻礙導電性的氧化鈦（Ti〇)。但是，由於 本發明的第二層中不含氧，或是即使含氧，含量也極低，' 因此不致形成氧化鈦（Ti0)，可以保持連接組件與第二層 的·良好連接。因而可以良好的連接第二電極與連接組件。 再者，本發明的連接組件也可以貫穿第二電極來形成。 此時，即使第一層與連接組件的連接不良，至少可以保持 -9- 本紙張尺度適用中Ϊ國家標準(CNS)A4規格（210 x 297公爱） 564547 A7 B7 經濟部智慧財產局員工消費合作社印制农 五、發明說明（7 ) 第二層與連接組件的良好連接，因而可以良好的連接第二 電極與連接組件。 此外’本發明之半導體積體電路裝置包含：第一電極 (下邵電極）、第二電極（上部電極）、及電容器，其係包含 電谷絕緣膜（強電介質或高電介質膜）；且電容器上的配線 (第二層配線）與第二電極是以連接組件（通孔接點）連接； 第二電極包含第一層（下層）與第二層（上層）；第二層係以 蝕刻絕緣膜條件下，蝕刻速度低於第一層構成材料的材料 所構成。 此種^半導體積體電路裝置，於第二層上之層間絕緣膜 (如矽氧化膜）上開連接孔（通孔）的蝕刻步驟中，可以使第 二層發揮银刻止動器（Etching St〇ppe〇的功能。藉此防止 通孔貫穿至第二電極，可以提高通孔接點與第二電極間的 連接可靠性。此外，可以同時形成孔深度更㈣連接孔 (如連接形成在電容器 々 谷态下層 <罘一層配線的連接孔），可以 間化連接孔形成步驟。 - =，本發：之半導體積體電路裝置包含：第一電極 4 %極）、第二電極（上部電極）、及電 並 電容絕緣膜（強電介質或高電介質 ° ° Γ第-爲献姑、纟# 〇 % ;丨貝胰）；且電容器上的配線 (罘—層配線）與弟二電極 第一泰朽勺本裳^ 疋以連接組件（通孔接點）連接； 弟一 ％極包含弟一層（下層）與第二 砵氧化性優於第-層構成材科 曰）’弟一層係以 體環产φ搞恭, 材枓，或是以在氧化性氣 心％境中揮發速度小的材料所構成。 此種半導體積體電路裝置， 因弟二層的耐氧化性高，或 -10- 本紙張尺度翻巾關家標準（CNS)A4 (請先閱讀背面之注音心事 裝--- 寫本頁) .線 ▲ ϋ n n 五、發明說明（8 ) 因在氧化性氣體環境中的揮發性小，因此在通孔加工後的 清除光抗蚀膜步驟（研磨加工步驟）中，可以抑制第二層的 損傷及揮發。此時，即使第一層欠缺氧化性，或係由^氧 化性氣體環境中具有揮發性的材料（如釕）所構成，第二層 可以在研磨加工的環境下發揮阻擋（Blocking)膜的功能， 可以防止第一層的蝕刻或揮發。 此外，本發明之半導體積體電路裝置包含：第一電極 (下郅電極）、第二電極（上部電極）、及電容器，其係包本 電容絕緣膜（強電介質或高電介質膜）；且電容器上的料 (J二層配線)與第二電極是以連接組件(通孔接點)連接； :-電極包含第一層(下層)與第二層(上層）；第二層係以 私阻率低於第一層構成材料的材料所構成。 :種半導體積體電路裝置，由於第二層採用低電阻率的 4裝=可以減低第二電極的電阻値，物導體積體 私路裝置的性能。 此外’本發明之半導體積體電路裝置.包含：第一 (下郅電極）、第二電極(上部電極） 二容絕:膜(強電介質或高電介綠且電容器=: 第第二電極是以連接組件(通孔接點)連接； 弟一％極包含第一層（下層）與第二層（上芦 咖 内郅應力比以第一層構成材料構成第： ％ ^的 低。 見極時的内邵應力 此種半導體積體電路裝置，以第二 ^ 層材料的疊層膜構成第二電極時的内部應力要低於2第 -11 - 規格（210 X 297公釐） 本紙張尺度^g?ii?TcNS)A4 564547 五、發明說明（9 ) —層材料（如釕）構成整個第二電極。用 重全屬，、系a甘士、产 用於罘一層材料的貴 :屬其内邵應力大，若以此種貴重 :1:時，會增加電容器特性(如漏電流)，減低二:: (Refresh)特性。本半導體積體電路裝置，由於可以減 低内郅應力，因此可以避免此種問題發生。 此外’本發明之半導體積體電路裝£包含··第_電極 (下邵電極）、第二電極（上部電極）、及電容器，其係包本 電容絕緣膜(強電介質或高電介質膜）；且電容器上的配： 〃弟一層配線）與第二電極是以連接組件（通孔接點）連接； =電極包含第-層（下層）與第二層（上層）；對第二層材 料進行各向異性乾式餘刻加工時，加工剖面中的錐形 (Taper)面與底層所構成的角度大於，在相同的蝕刻條件 下，第一層材料之加工剖面中之錐形面與底層所構成的角 度。 亦即，第二電極材料的蝕刻加工性能優於第一電極材 料。因此，以第一層及第二層所構成之苐二電極的加工性 要優於以第一層材料所構成的第二電極。 含 線 經濟部智慧財產局員工消費合作社印制衣 筒 > 的 此外，本發明之半導體積體電路裝置包含：第一電極 (下4 %極）_、第二電極（上部電極）、及電容器，其係包 電容絕緣膜（強電介質或高電介質膜）；且電容器上的配 (第二層配線）與第二電極是以連接組件（通孔接點）連接 第-二電極包含第一層（下層）與第二層（上層）；以柱狀或 狀的立體形狀形成第一電極，第一層的膜厚了}滿足丁 i (d - 2 X Tins )/2的條件，第二層的膜厚τ2滿足τ2>：η • 12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 564547 五、發明說明（1〇 ) 二中二d爲第一電極的鄰接間距離或是第-電極的 口 R内從尺寸，Tlns爲電容絕緣膜的膜厚。 亦即’在Tl>(d-2xTins)/2的條件下，筮 „ 石 厂曰7 1卞件下，罘一層的膜厚 *要能夠埋人下部電極（第—電極）與電容器絕緣膜所 造成的凹凸。由於第-層通常係以釕等貴重金屬所構成， 因此從減低内部應力的觀點來#，其膜厚在滿足上述條件 原則下宜儘量薄。另外，在T2〉T1的條件下，可以確保 形成比第一層膜厚更厚之第二層膜厚所需的導電率，且可 以減低第二電極的整體應力。 此外，本發明之半導體積體電路裝置包含：第一電極 (下4電極）、第二電極（上部電極）、及電容器，其係包含 電容絕緣膜（強電介質或高電介質膜）；且電容器上的配: (第一層配線）與第二電極是以連接組件（通孔接點）連接； 第二電極包含第一層（下層）與第二層（上層）；第一層及第 二層端部的剖面形狀加工成錐形狀。該剖面形狀可以形 成，自錐形面的上端下降至底層面之垂直線底部起至錐形 面下端的距離，在最小加工尺寸的二分之一以上。 經濟部智慧財產局員工消費合作社印製 如此’藉由將第一層及第二層的端部加工成錐形狀，可 以提高半導體積體電路裝置的可靠性及成品率。亦即，第 一層（如釕等貴重金屬）的蝕刻加工性低於第二層。因此， 在第一層的蝕刻剖面上形成欠缺揮發性的側膜（side Film) (如氧化釕）。在具有此種側膜的狀態下，進行爾後的步驟 時，於清洗步驟等中，該側膜自蚀刻剖面剝離成塵埃。此 種塵埃疋造成半導體積體電路裝置成品率降低的重要因 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 564547 A7 '^---------- — 五、發明說明（11 ) 素。因此，本發明係在錐形狀下進行第二電極的蝕刻，避 免形成側膜。藉此可以抑制塵埃的產生，有助於提高半導 體積體電路裝置的成品率及提高可靠性。 再者，上述半導體積體電路裝置中的第一層，可以爲貴 重金屬膜、其矽化膜或氧化膜、或是上述之化合物膜]二 白金膜、釕膜、釕矽化膜或SRO⑺戊⑽^膜。此時，電容 絕緣膜可以爲BST (BaxSri-xTi〇3)膜、ST0⑸丁丨⑹膜或氧 化妲（Ta205)膜。 此外，第一層可以爲氮化鈦膜，電容絕緣膜可以爲氧化 备（Ta205)膜。 此外，第二層可以爲金屬膜，其包含IVb族、vb族或 VIb族7L素或其氮化膜、矽化膜或化合物膜，如鎢 膜、鈦（Ti)膜、钽（Ta)膜、氮化鎢（WN)膜、氮化鈦 (ΤιΝ)膜、氮化妲（TaN)膜、氮化鈦鋁（TiAIN)膜、氮化 鈦矽（TiSiN)膜、氮化鎢矽（WSiN)膜或氮化妲矽（TaSiN) 膜。上述金屬膜或金屬化合物膜的耐氧也性、对姓刻性優 於第一層材料，爲電阻率低的材料，且壓力（應力）小。藉 由將上述材料應用在第二層上，可以達到如上述的功能。 此外’在第二電極中加上第一及第二層，可以形成第三 層，其包含氮化鈦膜或氮化鈦矽膜等鈦化合物膜。氮化鈦 膜具有吸收氫氣的作用，可以在電容器形成後發揮阻擋氫 氣·的功说。電容器絕緣膜，如上所述係採用氧化金屬材 料’不利於氫氣的擴散。藉由形成此種氮化鈦膜，可以維 持南度的電容器絕緣膜功能。 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —-—·--------裝— (請先閱讀背面之注意事填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印制衣 564547 A7 B7 五、發明說明（12 ) 經濟部智慧財產局員工消費合作社印製 —此外，第了電極可以爲貴重金屬膜、其矽化膜或氧化 膜、或上述之化合物膜，如白金膜、釕膜、矽化釕膜、或 SRO (SrRuOx)膜。 此外，本發明之半導體積體電路裝置，在與第二電極同 一層上具有局部配線，局部配線係與第二電極同一步驟中 形成。使用第二層，藉由將低電阻化的第二電極用在配線 上，可不須在記憶墊（Memory Mat)間的第二電極（屏極）間 使用上層配線，即可以連接。藉此，可以減少對上層配線 的通孔數量’增加佈局的自由度，有助於半導體積體電路 裝置的南積體化。 此外，本發明之半導體積體電路裝置的製造方法，具 有：孔加工步驟，其係在半導體基板主面的misfet上， 經由第一層間絕緣膜，形成位元線及第一層配線，形成第 二層間絕緣膜及形成電極用絕緣膜，在形成電極用絕緣膜 上實施孔加工；第一電極形成步驟，其係形成埋入孔内部 的金屬或金屬化合物後，藉由清除形成電極用絕緣膜，或 藉由形成覆蓋孔内壁的金屬膜或金屬化合物膜，形成柱狀 或筒狀的第一電極；堆積步驟，其係堆積覆蓋第一電極之 強電介質性或高電介質性的電容絕緣膜，並堆積第一導電 層，第二導電層；第二電極形成步驟，其係藉由蝕刻第一 及第二導電層來形成第二電極、及連接孔加工步驟，其係 堆-積覆蓋第二電極之第三層間絕緣膜，藉由蚀刻實施到達 第一電極1第一連接孔及到達第一層配線之第二連接孔的 加工；第二層在第一連接孔的底部到達第二電極後，迄第 _______ _15 一 本紙張尺度翻巾關家標準（CNS)A4規格⑵〇 x 297公髮） ------
(請先閱讀背面之注意事S 裝—— 供寫本頁) ·. Ϊ線· 004547
五、發明說明（13) 經濟部智慧財產局員工消費合作社印製 連接孔的底#到達第_層配線之間，發揮蚀刻止動器的 功能。 此外’蝕刻第二電極步驟中，於蝕刻第二層後，係將經 過描畫圖案的第二層作爲遮光罩，來蝕刻第一層。 藉由4半導體積體電路裝置的製造方法，可以製造上述 之半導體積體電路裝置。 [圖式之簡要説明] 圖1至圖10、及圖12至圖19爲依步驟順序顯示本發明 種貝施形悲（第一種實施形態）之DRAM製造方法的剖面 圖。 圖11(a)及圖11(b)爲圖i 〇中A部分的放大剖面圖。 圖2 0至圖2 5爲依步驟順序顯示本發明其他實施形態（第 二種實施形態）之DRAM製造方法的剖面圖。 圖26爲依步驟順序顯示第一、二種實施形態之DRAM製 造方法的其他範例剖面圖。 圖2 7爲依步驟順序顯示第一、二種實施形態之dram製 4方法的其他範例剖面圖。 圖28爲依步驟順序顯示第一種實施形態之dram製造方 法的另外範例剖面圖。 圖2 9爲依步驟順序顯示第一種實施形態之dram製造方 法的另外範例剖面圖。 圖3 0爲依步驟順序顯示第一種實施形態之DRAM製造方 法的另外範例剖面圖。 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） (請先閱讀背面之注音？事填寫本頁) 裝 訂： .•線- 564547 A7 ____ — B7 五、發明說明（14 ) [發明之實施型態] 以下參照圖式詳細説明本發明的實施形態。此外，用於 說明實施形態的圖中’具有相同功能者註記相同符號，並 省略其重複説明。 [第一種實施形態] 圖1〜圖1 9爲依步驟順序顯示本發明一種實施形態之 DRAM (動態隨機存取記憶體）製造方法的剖面圖。其中顯 示基板剖面之各圖的左側部分爲形成DRAM記憶單元的區 域（記憶單元陣列），右側部分爲周邊電路區域。 首先，如圖1所示，在半導體基板（以下簡稱爲基板”上 形成記憶單元的選擇MISFETQs、周邊電路的n通道型 MISFETQn 及 ρ 通道型 MISFETQp，並在這些 MISFETQs、
Qn、Qp上形成位元線BL及第一層配線30〜33。 基板1上形成有元件分離溝2，藉由濕（Wet)氧化或乾熱 氧化，形成薄膜厚的矽氧化膜6後，可將矽氧化膜7埋入 元件分離溝2内。並可利用化學機械研磨（Chemical Mechanical Polishing，CMP)法加以研磨，殘留在元件分離 溝2内，形成元件分離區域。再於基板1上注入p型或^型 離子’在記.憶單元陣列的基板1上形成ρ型井3及η型井5， 並於周邊電路區域的基板1上形成ρ型井3及η型井4。之 後，以約800°C的熱氧化，分別在ρ型井3及η型井4的表面 形·成潔淨之閘極氧化膜8。 MISFETQs、Qn、Qp的形成如下所述，亦即，可以在 閘極氧化膜8上，以C VD法堆積摻雜了雜質的多晶矽膜， -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）
(請先閱讀背面之注意事Z -· --- π填寫本頁) .線· 經濟部智慧財產局員工消費合作社印製 564547 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（15) 之後，可以濺鍍法堆積WN膜及W膜。再以CVD法於其上 部堆積矽氧化膜。經過熱處理使上述W膜的應力鬆弛及 WN膜熱緊固（Tensify)後，在上述的矽氧化膜的上部堆積 氮化矽膜。在閘極圖案上描繪該氮化矽膜圖案後，以氮化 矽膜作爲遮光罩，對上述的矽氧化膜、W膜、WN膜及多 晶矽磨實施乾式蝕刻。藉此，形成包含多晶矽膜、W N膜 及W膜的閘極9。並在該閘極9的上部形成包含矽氧化膜 及氮化矽膜的帽（C ap)絕緣膜1 0。此外，形成在記憶單 元陣列上的閘極9發揮字元線w L的功能。 其次’藉由在閘極9兩側的p型井3内注入η型雜質（嶙或 砷）離子，形成η -型半導體區域η，在η型井4内注入ρ型 雜質（测）離子，形成ρ -型半導體區域12。再於基板1上堆 積氮化碎膜1 3後，以光抗蝕膜（圖上未顯示）覆蓋在記憶 單元陣列的基板1上部，藉由各向異性蝕刻周邊電路區域 的氮化秒膜1 3，在周邊電路區域的閘極9側壁形成侧壁間 隔片（Spacer ) 13a。再藉由於周邊電路區域的ρ型井3内注 入η型雜質（磷或坤）離子，形成n +型半導體區域i4(源 極、没極），藉由在n型井4内注入p型雜質（硼）離子，形 成P +型半導體區域1 5 (源極、汲極）^以上的步驟是在周 邊電路區域内形成具備微摻雜汲極（Lightly Doped Drain，LDD)構造之源極、汲極的η通道型MISFETQn及ρ通道型 MiSFETQp 〇 其次，在閘極9的上部堆積矽氧化膜1 6 (如T E 0 S氧化 膜），以C Μ P法加以研磨，使其表面平坦化。之後，將光 -18- (請先閱讀背面之注意事d ;^—— IW寫本頁) · .線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564547 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16 ) 抗I虫膜（圖上未顯示）作爲遮光罩，對記憶單元陣列的矽氧 化膜1 6實施乾式蝕刻，再對矽氧化膜1 6下層的氮化矽膜 1 3實施乾式蝕刻，藉由兩階段的蝕刻來形成接觸孔1 8、 1 9。通過上述接觸孔i 8、1 9，在記憶單元陣列的'p型井 3(n -型半導體區域n)内注入η型雜質（磷或砷）離子，形 成η +型半導體區域1 7 (源極、没極）。以上的步驟是在記 憶單元陣列内形成以η通道行所構成之記憶單元選擇用 MISFETQs。之後，在接觸孔1 8、1 9的内部埋入摻雜雜質 t多晶秒膜來形成接點20。接點20係回蝕（或以CMP法 研磨）埋入之多晶矽膜而形成。再以C v d法於矽氧化膜1 6 的上邵堆積矽氧化膜2 1後，將光抗蝕膜（圖上未顯示）作 爲遮光罩的乾式蝕刻，來乾式蝕刻周邊電路區域的矽氧化 膜21及其下層的矽氧化膜16。藉此，於n+型半導體區域 1 4、P +型半導體區域1 5、閘極9、記憶單元陣列的接觸 孔1 8上部分別形成接觸孔2 2、2 3、2 4、2 5。之後，在 接觸孔2 2、2 3、2 5的底部形成矽化物膜2 6，在接觸孔 2 2 2 3、2 4、2 5的内邵形成接點2 7。石夕化物膜2 ό的形 成，是於堆積Ti膜及TiN膜後，藉由以約65〇ό對基板1 實施熱處理，接點2 7的形成可採c V D法堆積T i N膜及W 膜後，以C Μ P法加以研磨，僅殘留接觸孔2 2、2 3、2 4、 2 5的内部來執行。 其次，在記憶單元陣列之矽氧化膜2丨的上部形成位元 線BL，在周邊電路區域的矽氧化膜21的上部形成第一層 的配線3〇〜33。位元線BL及第一層配線3〇〜33，可在以 ---·---^--------裝--- (請先閱讀背面之注意事冩本頁) I . -19-
564547 A7 B7 五、發明說明（17 ) 漱鏡法於秒氧化膜2 1的上部堆積w膜後，以光抗蝕膜作 爲遮光罩，藉由乾式蝕刻該W膜來形成。 其次’在位元線B L及第一層配線3 0〜3 3的上部形成矽 氧化膜3 4。該矽氧化膜3 4採用與上述矽氧化膜1 6相同的 方法來形成。之後，在矽氧化膜34上形成通孔38。通孔 3 8的形成，可在以c v D法於矽氧化膜3 4的上部堆積多晶 石夕膜後描繪其圖案，再於經描繪圖案後的多晶矽膜的側壁 上形成側壁間隔片，將該側壁間隔片與多晶矽膜作爲遮光 罩實施蚀刻來形成。如此，藉由將該側壁間隔片也用於遮 光罩，可以曝光之解像度限度以下的加工尺寸來形成通孔 3 8 〇 其次，於通孔3 8的内部形成接點3 9。接點3 9係藉由於 包含通孔3 8内部之矽氧化膜3 4的上部，以C V D法堆積掺 雜η型雜質（磷）的低電阻多晶矽膜之後，回蝕該多晶矽 膜，僅殘留通孔3 8的内部來形成。爲求形成在下一個步 驟中説明之阻擔膜4 0 ’實施若干過多的回蚀，使接點3 9 的表面低於秒氧化膜3 4的表面，亦即是在通孔3 8的上部 形成凹部。 其次，如圖2所示，在接點3 9上形成阻擋膜4 0，再於石夕 氧化膜3 4上依序堆積矽氮化膜4 1及矽氧化膜4 2。 可以作爲阻擋膜4 0的材料者，如：鎢（w )、氮化鹤 (WN)、氮化鈦（TiN)、氮化妲（TaN)、氮化鈦銘 (TiAIN)、氮化鈦矽（TiSiN)、氮化銓矽（TaSiN)、氮化鴣 矽（WSiN)、矽化釕（RuSi)、硼化鎢（WB)、硼化备 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事填寫本頁) 裝 I ' 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 564547 A7 ___ B7 五、發明說明（18 ) (TiB )、碳化鎢（W C )及碳化鈦（Tic )等。採用這些材料的 阻擒膜4 0在後述之電容器絕緣膜之氧化處理步驟中，具 有阻隔（B 1 〇 c k )氧氣擴散的功能，該功能於後詳述。 阻擋膜40係以CVD法或濺鍍法在接點3 9及矽氧化膜34 的表面形成阻擋膜40材料之覆膜，並以CMP法加以研 磨，僅在接點3 9上的凹部（通孔3 8的上部）殘留阻擋膜4 〇 來形成。 石夕氮化膜4 1與矽氧化膜4 2可以c Vd法來形成。所形成 之梦氮化膜4 1係爲了保持後述之下部電極的機械性強 度。碎氣化膜41的膜厚可以達1〇〇 nm。此外，秒氧化膜 4 2係用於形成後述之下部電極。矽氧化膜4 2的膜厚爲決 定下部電極高度的要素，可自電容器所需之電容値逆算來 求得。下邵電極加工成〇· 13 v m的柱狀，若使用B s T膜作 爲電容器絕緣膜，使矽氧化膜換算之實際膜厚爲〇.4 時，矽氧化膜4 2的膜厚則爲700 nm。藉此，下部電極之 電谷器所需邵分的高度則爲700 nm，可d確保電容器的電 容値達到40 fF。 其次，如圖3所示，在矽氧化膜4 2及矽氮化膜4丨上形成 孔4 3。其係首先在矽氧化膜4 2上形成光抗蝕膜（圖上未顯 示）後’描繪其圖案來形成孔4 3。由於本實施形態可以用 C MP法的研磨來形成矽氧化膜3 4，因此可以維持碎氧化 膜3 4的高度平坦性，也可以維持矽氧化膜4 2表面的高度 平坦性。因而可以對形成在矽氧化膜4 2上的光抗蝕膜實 施精密的曝光。由於該光抗蝕膜係用於形成下部電極，因 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --'---.------裝--- (請先閱讀背面之注意事寫本頁) «. 564547 A7" B7 五、發明說明（19 ) 此必須以最小加工尺寸來描繪圖案。由於可以提高曝光精 度，因此極有助於該光抗蝕膜的圖案描緣。可以〇. 13 A m 的開口徑在光抗餘膜上描緣圖案。其次，以該光抗蝕膜作 爲遮光罩，對矽氧化膜4 2及矽氮化膜4 1實施蝕刻來形成 孔4 3。該蝕刻步驟可實施兩階段的蝕刻。亦即，第一蝕 刻係在可以蚀刻石夕氧化膜’卻不易蚀刻石夕氮化膜的條件下 進行，在足夠過度蝕刻下對矽氧化膜4 2實施蝕刻加工。 此時，矽氮化膜4 1發揮蝕刻止動器的功能。之後，在可 以蝕刻矽氮化膜的條件下進行第二蝕刻。由於該蝕刻可以 形成比矽氧化膜4 2更薄的矽氮化膜4 1，因此，不論如何 過度蝕刻，均不致對底層之硬氧化膜3 4實施過多的蚀 刻。因此，即使縱橫尺寸比（Aspect Ratio)高，仍可以對 微細開口徑的孔4 3實施高精度的加工。 其次，如圖4所示，形成釕膜44以埋入孔43。釕膜44 的膜厚可以爲100 nm〜200 nm。此外，係採用c V D法來 形成釕膜44。原料（Source)氣體可以採用〇.5 sccm的
Ru(BtCp)2/THF ，及 50 seem 的 〇2。不過 BtCp 須爲 butylcyclopenta 基（C5H8(C4H9)-)，THF 須爲 tetrahydrofuran (C4Hn0)，.作爲溶劑之用。 如此，藉由以C V D法堆積釕膜4 4，可以良好的埋入微 細且高縱橫尺寸比的孔4 3内。另外，此處雖是以釕膜4 4 爲-例，不過也可以採用白金來取代釕。以C VD法堆積白 金時，可以採用的原料氣體如（MeCp)Pt(Me)3與〇2。不過 Me 須爲甲基（CH3-) ，MeCp 須爲 methylcyclopenta 基 -22- 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事β --裝--- f填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 564547 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（2〇 ) (C5H8(CH3)-)。 此外，在以C V D法堆積釕膜4 4之前，宜以濺鍍法形成 膜厚約25 nm〜100 nm的釘膜。此時，以錢嫂法形成之釕 膜成爲籽晶（Seed )膜，以便於形成釕膜44。 其次，如圖5所示，以回蝕法清除矽氧化膜4 2上的釕膜 44，僅在孔43内殘留釕膜44，以形成下部電極45。也可 以採用C Μ P法來取代回蝕法。 此外，於下部電極4 5形成後，也可以對釕膜實施熱處 理，使其熱緊固（Tensify )。藉此可以鬆弛下部電極4 5 (釕 膜）的應力。 其次’如圖6所示，清除矽氧化膜4 2，露出下部電極4 5 的側面。碎氧化膜42的清除可以採用濕式蝕刻法。此 時，矽氮化膜4 1發揮蚀刻止動器的功能。 其次，如圖7所示，形成BST膜46。BST膜46具有 DRAM足電容器絕緣膜的功能。B s τ膜4 6的膜厚約爲 20〜3〇 nm，並以c VD法形成。此外，由私非穩態（Astable) 的B S T膜4 6多缺氧，因此進行氧化熱處理以恢復缺氧。 乳化熱處理可以在氧氣環境中，於5〇〇。(：〜7〇〇乇的溫度範 圍條件下進行。此處僅以氧氣環境爲例，但是並不以氧氣 爲限，也可以在氧化氮（N〇、N2〇、臭氧（〇3))等的氧化 性氣體環境中。由於本實施形態在下部電極45上採用 穷·，因此，藉由形成BST膜46乃並倫姑认# " 士 、 眠4 b及其爾後的乳化處理，不
致在下邵電極45血BST腔田τ·…L …1胰4 6的界面形成電介質。亦即， 堆積BST膜46時是採用g今十人〆 疋休】虱乳或含氧的氣體作爲原料，並 -------·----------- (請先閱讀背面之注意事填寫本頁) . -23-
564547 經濟部智慧財產局員工消費合作社印制衣 A7 -----------B7______ 五、發明說明（21 ) 在氧化處理中，穿透B S τ膜4 6的活性氧到達與下部電極 4 5之間的界面。因而下部電極4 5的表面被氧化，在下部 電極45與BST膜46的界面上形成釕氧化物（氧化釕）。但 是，氧化釕是一種具有導電性的物質，因形成氧化物，導 致電容絕緣膜的有效膜厚不致變厚。尤其因B s τ膜4 6的 %介質常數較鬲，因此具有不致形成低電介質常數之絕緣 膜的優點。 其次，如圖8所示，形成第一層的釕膜47。釕膜47構成 以下説明之鎢膜（第二層）4 8及DRAM電容器的上部電極。 釕膜47與上述釕膜44同樣的採用CVD法來形成。此外， 第層上也可以採用與上述同樣的白金膜。藉由採用 C VD法，可以良好的埋入經過微細加工的下部電極* $ 間。 由於上的C V D法係採用氧氣（〇2)作爲原料氣體，因 ^，·在釕（或白金）膜47中含有氧氣。此種金屬内的氧 氣，於先前技術，會與構成以後步驟所形成之接點的金屬 形成金屬化合物（如氧化鈦），可能導致導電不良。但是在 本實施形態，則係形成如後述的第二層，因此不會發生此 種問題。 此外’係以埋入下部電極45間之空間所需的膜厚來形 成釕膜47。由於孔43内已經形成BST膜46，因此，膜厚 :吵須爲自下部電極45間的空間d (如〇13減去兩： S =膜46之膜厚Tins (如3〇 nm)之値（如〇 〇7 的一半 (如35 nm)。亦即，釕膜47的膜厚τι須滿足 — -24 - 本紙張尺度適用中關家標準（品心規彳^·⑵Q χ撕公髮） (請先53讀背面之注意事填寫本頁) -裝 >al. 564547 A7 B7 五、發明說明（22 )
Tms)/2的關係。若形成此種膜厚以上的釕膜”，方可以 釕膜47埋入孔43，並可以濺鍍法形成下述的第二層。 此外，也可在以CVD法堆積釕膜47之前，以濺鍍法形 成薄的釕膜。此時，以濺鍍法形成之釕膜具有在CVD法 中之籽晶膜的功能。藉此，便於形成釕膜47，可以提高 埋入性。 其次，如圖9所示，形成第二層之鎢膜48。鎢膜48構成 上述的釕膜47(第一層）及如後述之DRAM電容器的上部 電極4 9。 鎢膜4 8係以濺嫂法形成。如上所述，以釕膜4 7埋入下 邵電極4 5間的凹部，使其表面大致平坦。因而不需要採
用階躍式覆盖率（Step Coverage)或埋入性優異的CVD 法。若以CVD法堆積鎢膜時，因CVD環境中含有氫氣而 具逞原性。而本實施形態則如上述，是採用B s τ膜4 6， 氫氣可以通過釕膜47而到達BST膜46。BST膜46中含有 氧氣’若氫氣到達BST膜46時，膜中-的氧氣被氫氣吸 引，可能增加缺氧情形。因此，本實施形態係採用濺鍍 法’而不採用C V D法，其係於形成缺氧恢復後之b s τ膜 4 6後產生還原氣體，可以有效的提高b s τ膜4 6的性能（如 減低漏電流）。 此外，所形成之鎢膜48的膜厚T2大於釕膜47的膜厚 Τ 1。因T 2 > Τ 1，可以減低整個上部電極4 9的壓力。亦 即，通常釘等白金族的内部應力（壓力）較大。僅以此種白 金族構成上邵電極4 9時，若以相當的膜厚以求達到必要 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) (請先閱讀背面之注意事填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 564547 A7 B7 五、發明說明（23 ) 的電阻値或減低電阻，則整個上部電極4 9的壓力變大。 而鱗則不致產生如白金族般大的壓力。在較大壓力狀態 下，會導致電容器的性能降低，尤其因對B s τ膜4 6的壓 力而造成漏電流增加等的問題。但是，本實施形態由於區 分下層（釕膜47)與上層（鎢膜48)來構成上部電極49，因 =除了確保必要的膜厚（整個上部電極49的膜厚）之外， 還可以減低整個上部電極49的壓力。藉此可以確保電容 器的特性（漏電流特性）。 此外，可以藉由形成鎢膜48來減低上部電極49的電阻 値亦即，鎢的電阻率爲1 〇 // Ω cm，低於釕的電阻率 5〇 Wcm。因此，即使膜厚相同，本實施形態的上部電極 49要比僅以釕膜47構成上部電極更能減低整體的電阻 =。而且如上所述，由於可以形成較厚的鎢膜“，因此 迷可以進一步的減低上邵電極4 9的電阻。例如釕膜4 7的 膜厚爲50 nm，鎢膜的膜屋盏〗ηη 1朕日7朕/子局100 nm時，溥膜電阻（Sheet
Resistance)則爲i Ω/□。若僅以膜厚5〇咖的釘膜來構成 下邵電極時，與薄膜電阻10 Ω/□比較，可以更加減低上 部電極4 9的電阻値。 此外，鶴膜48中實際上不含氧氣。因此，即使形成後 述的接點，在界面中也不會形成與接點（如以氮化鈇及鶴 的®層膜所構成）中之金屬（如鈦）化合的氧化膜。此種氧 化-物（氧化鈦）爲非導體，或爲高電阻的物質，若在接點盥 鎢膜48(上不電極49)之間形成時，則成爲阻礙電連接的 因素或是導致通電不良的原因，而本實施形態則不會形成 ---：------------裝--- (請先閱讀背面之注意事H填寫本頁) 一S°J. --線· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 26- 564547 五、發明說明（24) =氧化物(導電阻礙物)。因而，接點與電容器可… i。另接可靠性，維持DRAM的高度可靠性“ :是並；排除含有不致形成如上述之導電阻礙二：氣 =，仍可以確保隨道性通電，或是允許混入的= 容易破壞絕緣，阻礙導電程度的膜厚^如在 是= 著在鶴膜48表面之空氣中的氧氣或
疋水备乳寺》此外，於形成（賤鍍）嫣膜判時，不可 的混入了濺鍍環境中的氧氣。 U 鎢膜48除了上述的特徵之外，還具有其係-種於石夕氧 刻條件中的㈣速度低於卜層之釣膜47的材 科，及在氧化性氣體環境中揮發速度慢等的特徵，有關這 万面將在以後的步驟中詳述。 浐it9如圖l0:斤示，在鎢膜4 8上形成圖上未顯示的光 几’，並以其爲遮光罩來蝕刻鎢膜4 8'釕膜47&bst 膜46。藉此形成上部電極49，其包含鎢膜48(第 及 釕膜47 (第一層）；及電容器絕緣膜50，其包含BS\膜 46。並同時蝕刻 '清除矽氮化膜“。藉此可清除周邊電 路邵分的珍氮化膜41，便於爾後在周邊電路部分形成通 孔時進行蝕刻。 -另外在上述蚀刻中，也可以光抗蚀膜作爲遮光軍，蚀刻 鎢膜48，清除光抗蚀膜，以鎢膜“作爲遮光罩，繼續蝕 刻釣fe47及其他膜。此時，可使偽膜“發揮金屬遮光罩 _ _27_ 本紙張尺度適用中國國家標準（CNS)A4規格（21Q x 297公复1-----------^
I 頁 訂 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 564547 A7 _ B7__ 五、發明說明（25 ) (Hard Mask)的功能，可以提高蝕刻加工的精度。 此外，上述的蚀刻爲實施各向異性蝕刻或是概與蚀刻剖 面垂直加工的蚀刻時，形成如圖11 (a)所示的蝕刻剖面。 圖11 (a)、（ b )爲圖1 0中A部分的放大剖面圖。亦即，雖對 鎢膜4 8及其他膜的剖面概略垂直加工，但是在釘磨4 7的 蝕刻剖面上則形成錐形。此因，對釕膜4 7的蝕刻較對嫣 等的蝕刻困難，具有垂直加工不易的加工困難性。此時， 可以在舒磨47的側壁形成揮發性低的反應生成物（如 Ru〇2)。此種反應生成物可能在爾後的清洗步驟等中剝離 成麈埃。因此如圖11 (b)所示，可以在傾斜蝕刻鎢膜* 8、 釕膜4 7及B S T膜4 6的條件下進行蝕刻。藉此可以防止在 釕磨4 7的側壁形成反應生成物（側膜），防止產生塵埃， 以知:向半導體積體電路裝置的成品率及可靠性。另外，倾 斜蝕刻的角度可以爲自錐形面上端P1下降至底層面之垂 直線底部P 2起至錐形面的下端p 3的距離χ，在最小加工 尺寸（如0.13 "m)的二分之一以上（如65 nm以上）。 此外’如圖1 2所示，於描繪上部電極4 9之圖案的同 時，可以描繪局部配線5丨的圖案。亦即，上部電極4 9雖 是形成在各記憶塾上，但是可以形成局部配線5 1，作爲 連接鄰接之記憶墊間的配線。局部配線5丨與上部電極4 9 同樣的包含釕膜4 7及鶴膜4 8。本實施形態由於設置了鎢 膜4 8，因此可以減低局部配線5丨的電阻。此外，由於所 形成的局邵配線5 1係作爲連接各記憶墊之上部電極4 9間 的配線，因此經由通孔延伸至上層，不須經由第二層配線 -28- 本紙張尺度巾國國家標準（咖]^^297公爱） (請先閱讀背面之注意事 --裝--- I填寫本頁) 經濟部智慧財產局員工消費合作社印製 564547 A7 B7 五、發明說明（26 ) 連接上部電極4 9間。因而不需要用於形成通孔的面積， 除了有助於高積體化之外，還便於設計。另外，此處雖是 以連接上部電極4 9間的配線爲例，不過也可以用於周邊 電路區域的局部配線。 其次，如圖1 3所示，形成覆蓋上部電極4 9的矽氧化膜 5 2。可以藉由TE0S氧化膜的堆積與〇ΜΡ法的研磨，將表 面加以平坦化來形成矽氧化膜5 2。 經濟部智慧財產局員工消費合作社印製 ——·---·--------裝—— (請先閱讀背面之注意事填寫本頁) 其次，如圖14所示，在矽氧化膜52上形成光抗蝕膜 5 3。並使連接第二層配線與上部電極4 9之接點，及連接 第一層配線與第一層配線之接點所形成的區域内有開口， 來形成光抗蝕膜5 3。此處將連接第二層配線與上部電極 4 9之接點所對應的開口爲5 4，連接第二層配線與第一層 配線3 1之接點所對應的開口爲5 5。若將具有開口 5 4、5 5 之光抗蚀膜5 3作爲遮光罩來蝕刻矽氧化膜5 2時，在該蝕 刻步驟中，於蝕刻孔達到上部電極4 9表面（鎢膜4 8表面） 的狀況下產生開口 5 4，於蝕刻孔尚未達-到第一層配線3 j 表面的狀況下產生開口 5 5。此時，由於通孔開口步驟尚 未完成，因此開口 5 4是處於過度蝕刻狀態。此時，鎢膜 48係發揮蝕刻止動器的功能。亦即，第二層之鎢膜48爲 在蝕刻矽氧化膜條件中蝕刻速度小於第一層之釕膜4 7的 材料。若上邵電極4 9的構成未能形成鎢膜4 8，則於上述 蚀刻中，是在蚀刻孔到達釕膜的階段，開始蝕刻釕膜。由 於釘在石夕氧化膜的蝕刻環境中沒有耐蝕刻性，因此貫穿釕 膜來形成通孔。而本實施形態則因形成鎢膜4 8，因此並 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564547 A7 ' —— ------- ---B7______ 五、發明說明（27 ) 非貫穿上邵電極4 9來形成通孔。如此可以保持之後形成 之接點與上部電極49間足夠大的接觸面積，可以提高上 邵電極4 9與接點的連接可靠性。 爾後繼續蝕刻，如圖i 5所示，完成通孔5 6、5 7。 其次如圖1 6所示，清除光抗蝕膜5 3。光抗蝕膜5 3的清 除係藉由氧氣等電漿環境中的處理（研磨加工）來執行。該 研磨加工，雖然通孔5 6、5 7的底部也暴露在氧化性氣體 %境中，但是因本實施形態形成有鎢膜4 8，該鎢膜4 8具 .有防氧化膜的功能，因此釕膜4 7不致揮發。亦即，雖然 2等白金族材料會在氧化性氣體環境中揮發，但是若是貫 牙上郅電極49來形成通孔56時，釕膜47暴露在該氧化性 氣心：裒境中，因揮發而使其端面後退。先前的技術僅以釕 膜來構成上邵電極49，會因此種釕的後退造成上部電極 與接點連接不良。但是本實施形態則不會發生此種問題。 此外由於先如技術是在通孔5 6的底部露出釕膜，因 此在研磨加工環境中，氧氣被釕膜吸收。·如前所述，該氧 氣會在與接點之間產生金屬氧化物（如氧化鈦） ’造成影響 ，點與上邵電極之間連接可靠性的問題。但是，本實施形 態因形成有嫣膜48，因此在通孔5 6的底部不會露出釕膜 47。所以，不會吸收研磨加工環境中的氧氣，此外，由 於鶬膜48具有足夠的耐氧化性，也不會吸收氧氣，因 此’、也不會在接點與上部電極4 9之間形成氧化鈦等造成 連接不良的物質。因而可以維持上部電極4 9與接點的高 度連接可罪性，提高半導體積體電路裝置的性能與可靠 ----- - - 30 - 本紙張尺度中關家標準（CNS)A4規格（ϋ公爱） (請先閱讀背面之注意事填寫本頁) 裝 經濟部智慧財產局員工消費合作社印制衣 564547
五、發明說明（28) 性。 其/人’如圖1 7所示’在包含通孔5 6、5 7内部的石夕氧化 膜5 2上堆積屬於阻擋膜的氮化鈦膜5 8及鎢膜5 9。可採用 CVD法來堆積氮化鈦膜58及鎢膜59。氮化鈦膜58係沿著 通孔5 6、5 7的内壁形成，鎢膜5 9則是埋入通孔5 6、5 7 内來形成。 其次，如圖1 8所示，採用回蝕法或c μ P法，清除矽氧 化膜52上的氮化鈦膜58及鎢膜59，藉此形成接點6〇。另 外雖是在接點ό 0與上部電極4 9的連接部上形成氮化鈦， 但是由於鎢膜48中實際上不含氧氣，因此不致在與接點 6 0的界面中形成阻礙電連接的物質（如氧化鈦）。 其次’如圖1 9所示，形成連接接點6 〇的第二層配線。 第二層配線係形成於在矽氧化膜5 2上所形成之矽氮化膜 6 1與其上層之夕氧化膜6 2的溝6 3内。溝6 3係將形成在石夕 氧化膜62上之光抗蝕膜（圖上未顯示）作爲遮光罩，以兩 階段的蝕刻來形成。亦即，係藉由能夠飪刻矽氧化膜，但 是不能蚀刻矽氮化膜之條件的第一階段蝕刻，來蝕刻矽氧 化膜6 2，之後藉由可以蝕刻矽氮化膜的第二階段蝕刻來 蝕刻矽氮化膜6 1。藉此可以防止底層之矽氧化膜5 2的過 度蚀刻。 置於/冓6 3内的第一層配線，係在堆積赵、氮化鈥等阻 擋膜6 4後，以電鍍法或濺鍍法形成銅膜6 5，之後以c Μ ρ 法將其研磨，僅殘留溝6 3内的部分來形成。 之後，可以形成層間絕緣膜、第三層配線等上層配線， -31 - (請先閱讀背面之注意事填寫本頁) -裝 訂： 經濟部智慧財產局員工消費合作社印制衣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X y 經濟部智慧財產局員工消費合作社印制衣 564547 A7 一 _______ B7 五、發明說明（29) 不過省略其説明。 由於本實施形態係以第一層之釕膜4 7與第二層之鎢膜 4 8來構成上部電極4 9，因此可以提高與接點6 0的連接可 靠性’且可以減低上部電極4 9的電阻。 圖2 0至圖2 5爲依步驟順序顯示本發明其他實施形態之 DRAM製造方法的剖面圖。另外，與第一種實施形態同樣 的，顯示基板剖面之各圖的左側部分爲形成DRAM之記憶 單元的區域（記憶單元陣列），右側部分爲周邊電路區域。 本實施形態的製造方法，與第一種實施形態中圖3之前 的步驟相同，因此省略其詳細説明。 如第一種實施形態的圖3所示，在矽氧化膜4 2上形成孔 43後，繼續形成釕膜66，如圖20所示。釕膜66與第一種 實施形態埋入孔4 3内來形成的方式不同，如圖2 0所示， 係沿著孔4 3的内壁形成。釕膜6 6的膜厚可以爲50 nm。此 外，釕膜6 6也可以採用濺鍍法或C V D法的任何一種方 法。採用C VD法時，可以與第一種實施形態同樣的來形 成，可以在經過微細加工的孔4 3内壁形成均勻的覆膜。 其次’如圖2 1所示，清除秒氧化膜4 2表面的釕膜6 6， 僅殘留孔4 3内壁的釕膜6 6，來形成下部電極6 7。可以採 用C MP法及回蚀法來清除矽氧化膜4 2表面的釕膜。執行 该清除步驟時，也可以形成埋入孔4 3的秒氧化膜（但是需 要-採用與矽氧化膜4 2的蝕刻選擇比，如SOG ( Spin 〇n Glass )等）。 因此，本實施形態的下部電極6 7與第一種實施形態不 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ---^---·--------裝___ (請先閱讀背面之注意事填冩本頁)
I 564547 五、發明說明（3〇 ) 同，係形成上部有聞 Α μ 的内壁面。 $同』。構成電容器的面成爲筒型 .其次’如圖22所示，與第—種實施形態同樣的沿著下 邵電極67的内壁面形成Bs 丁膜68。 其次，如圖23所示，在BST_上形成第_層之釘膜 =且係以孔4 3埋入凹$來形成釘膜6 9。埋入凹部雖與 罘-種實施形悲相同’但是本實施形態中需要埋入釕膜 69的膜厚要比第_種實施形態薄。.亦即，由於本實施形 態係在孔43的内壁形成筒型的下部電極67，目此釕膜69 的膜厚可以薄至僅及下部電極67(釘膜66)膜厚的兩倍。 因而可以減少釕膜69所產生的應力，可以減低如後述之 整個上部電極的應力。 其次，如圖24所示，在釕磨69上形成鎢膜7〇〇所形成 之鎢膜70的膜厚比対膜69的膜厚更厚。藉此可以減低如 以下説明之上部電極的電阻値。另外，由於鎢膜7〇的内 部應力小，因此即使將其加厚形成，整摘上部電極的壓力 也不致變大。 經濟部智慧財產局員工消費合作社印製 其次，如圖25所示，以光抗蝕膜作爲遮光罩，蝕刻鎢 膜70、釕膜69及BST膜68。藉此形成上部電極71，其包 含鎢膜70及釕膜69。由於本實施形態相對性之鎢膜7〇的 膜厚較厚，釕膜69的膜厚較薄，受到加工困難之釕膜“ 的·影響較小，因此上部電極7 1的加工容易。 繼續形成覆蓋上部電極71的絕緣膜72。絕緣膜72可採 用TEOS氧化膜，其表面可以CMP法加以平坦化。由於 33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564547 hf __ _ B7 _ 五、發明說明（31 ) 本實施形態在周邊電路區域殘留有矽氧化膜4 2，因此在 非穩態，亦即以C MP法研磨前之絕緣膜7 2的差距小，可 以減低C Μ P步驟的負荷。 爾後的步驟與第一種實施形態相同，因此省略其説明。 本實施形態雖然採用上部有開口的筒型下部電極6 7， 仍然可以獲得與第一種實施形態相同的效果。 以上爲依據實施形態具體説明本發明人之發明，不過本 發明並不以上述之實施形態爲限，只要在不脱離其宗旨的 範圍内，當然可以作各種改變。 例如，上述的第一、二種實施形態係説明在接點3 9的 上邵形成阻擒膜40後，形成秒氮化膜41及秒氧化膜42， 不過如圖26及圖27所示，也可以在形成孔43後，形成矽 化釕來構成阻擋層。亦即，在矽氮化膜4丨及矽氧化膜4 2 上形成孔4 3後，如圖2 6所示，可以濺鍍法形成釕膜7 3， 膜厚可爲50 nm。其次，如圖2 7所示，可以對基板}實施 約600T：的熱處理。藉此使包含矽的接點3 9及釕膜73反 應，形成矽化釕74。之後，可以乾式蝕刻來清除釕膜 7 3。爾後的步驟則與第一種實施形態或第二種實施形態 相同。 此外，上述第一、二種實施形態係説明，以第一層之釕 膜47或釕膜69埋入鄰接之下部電極45間的凹部，或是下 4-¾極67採用筒形狀形成之凹部，不過如圖28〜圖3〇所 示’也可以第二層之鎢膜埋入凹部。亦即，如圖2 8所 示，於形成BST膜46後，與第一、二種實施形態同樣的 -34- 本紙張尺度適巾國國家標準（CNS)A4規格（210 X 297iJ7 (請先閱讀背面之注音？事^^填寫本頁) 裝 訂· 經濟部智慧財產局員工消費合作社印制衣 564547 κΓ Β7 五、發明說明（32 ) 以CVD法形成釕膜75。其次，如圖29所示，以賤鏡法形 成鎢膜76。由於該鎢膜76係以濺鍍法形成，因此不必擔 心在氫氣等還原氣體環境中造成；331[膜46的老化。之 後，如圖30所示，以CVD法形成鎢膜77。藉此埋入上述 凹部。以CVD法形成鎢膜77時，雖是置於還原氣體環境 中，但因鎢膜7 6發揮阻隔膜的作用，不致使B S 丁膜4 6老 化。爾後的步驟與第一種實施形態相同。且同樣可以適用 在第二種實施形態。 此外，上述的實施形態係以釕構成下部電極45、67 , 但是並不限定於此，也可以採用貴重金屬膜、其矽化膜或 氧化膜或其之化合物膜，如白金膜、矽化釕膜或sr〇 膜。雖然上述的膜用在下部電極45、46中，導電率高的 B S T膜仍可以適用於電容器絕緣膜。 此外’上述的實施形態係以B S T膜4 6、6 8構成電容器 絕緣膜，不過也可以採用S T 〇膜或氧化妲膜。 此外，上述的實施形態係以釕膜47、-69構成上部電極 4 9、7 1的第一層，不過也可以採用貴重金屬膜、其矽化 膜或氧化膜或其之化合物膜，如白金膜、矽化釕膜或 SRO膜。另外，採用氧化妲膜作爲電容器絕緣膜時，也 可以採用氮化鈦構成第一層。 此外’上述的實施形態係以鎢膜4 8、7〇構成上部電極 4殳、71的第一層，不過也可以採用jvb族、vb族或vib 族兀素構成之金屬膜或其氮化膜、矽化膜或化合物膜，如 鈦膜、奴膜、氮化鎢膜、氮化鈦膜、氮化妲膜、氣化欽銘 35 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事填寫本頁) 裝 ·- 經濟部智慧財產局員工消費合作社印制农 564547
五、發明說明（33) 膜、氮化鈦矽膜或氮化姮矽膜。上述各種膜仍可滿足在氧 化性氣體環境中的耐氧化性、耐揮發性，在碎氧化膜钱刻 %境中的耐蝕刻性、導電性及非吸氧性等的性能，獲得與 上述實施形態相同的效果。 此外，上述實施形態的上部電極4 9、7丨，具有釕膜 47、69及鎢膜48、70的叠層膜，不過還可以形成氮化鈥 膜。氮化鈦膜具有對氫氣的阻隔性能及吸收性，可以抑制 氫氣於形成電容器後到達電容器絕緣膜（如B s τ膜）。藉此 可以維持電容器的高度性能及可靠性。 此外，上述的實施形態係説明適用在DRAM上，不過也 可以廣之適用在包含dram的半導體積體電路裝置上，如 系統L S I等。 本申請書所揭示之發明中的主要效果簡單説明如下： 提供一種半導體積體電路裝置，可以在電容器上部電極 與連接上層配線之接點間維持高度可靠性的通電，避免產 生連接不良，並可以減低電容器上部電缸的電阻。 . ·--------裝— (請先閱讀背面之注意事寫本頁) · 經濟部智慧財產局員工消費合作社印剩衣 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐）

Claims (1)

  1. 564547 A8 B8 C8 _· D8 t、申請專利範圍 1. 一種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；電容絕緣膜， 其係形成於上述第一及第二電極之間；配線，其係形成 於上述第二電極上；及連接組件，其係使上述配線與第 二電極電連接；其中 上述連接組件包含：鈦層或氮化鈦層； 上述第二電極包含··第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述配線端； 上述第一層爲金屬膜，其係以含氧氣之化學氣相成長 所形成者，且不含氧。 2. 如申請專利範圍第1項之半導體積體電路裝置，其中上 述第二層爲鎢層。 3. 如申請專利範圍第2項之半導體積體電路裝置，其中上 述之鎢層包含：第一鎢層，其係以濺鍍法所形成者；及 第二鎢層，其係以化學氣相成長所形成者。 經濟部智慧財產局員工消費合作社印製 i---------裝--- (請先閱讀背面之注意事項H寫本頁) 4. 一種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；電容絕緣膜， 其係形成於上述第一及第二電極之間；及絕緣膜，其係 覆蓋上述第二電極；上述電容絕緣膜包含高電介質層或 強電介質層；其中 上述第二電極包含··第一層，其係形成於上述電容絕 緣膜端；及導電性的第二層，其係形成於上述第一層 -37 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 564547 A8 B8 C8 一 D8 t、申請專利範圍 上述第二層係由，在蝕刻上述絕緣膜條件下，蝕刻速 度低於構成上述第一層的材料所構成。 5. —種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；及電容絕緣 膜，其係形成於上述第一及第二電極之間；上述電容絕 緣膜包含高電介質層或強電介質層；其中 上述第二電極包含；第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述第一層上； 上述第二層係由，在氧化性氣體環境中，揮發速度低 於構成上述第一層的材料所構成。 6. —種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；及電容絕緣 膜，其係形成於上述第一及第二電極之間；上述電容絕 緣膜包含高電介質層或強電介質層；其中 上述第二電極包含：第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述第一層上； 上述第二層的膜厚大於上述第一層的膜厚。 7. 如申請專利範圍第6項之半導體積體電路裝置，其中上 述第二層之電阻率小於上述第一層之電阻率。 8. 如申請專利範圍第7項之半導體積體電路裝置，其中上 述第二電極的内部應力低於以構成上述第一層之材料來 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) 裝 . 經濟部智慧財產局員工消費合作社印製 564547 A8 B8 C8 — D8 六、申請專利範圍 構成上述第二電極時的内部應力。 9. 一種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；及電容絕緣 膜，其係形成於上述第一及第二電極之間；上述電容絕 緣膜包含高電介質層或強電介質層；其中 上述第二電極包含：第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述第一層上； 於各向異性乾式蚀刻加工上述第二層材料時，其加工 剖面中之錐形面與底層所形成的角度，大於在相同蝕刻 條件下，上述第一層材料之加工剖面中之錐形面與底層 所形成的角度。 10. —種半導體積體電路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 二電極，其係與上述第一電極相對形成；及電容絕緣 膜，其係形成於上述第一及第二電極之間；上述電容絕 緣膜包含高電介質層或強電介質層；其中 上述第二電極包含：第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述第一層上； 上述第一層及第二層端部的剖面形狀加工成錐形狀。 11. 如申請專利範圍第1 0項之半導體積體電路裝置，其中 上述剖面形狀，係自上述錐形面加工面的上端下降至 底層面之垂直線底部起至上述錐形面下端的距離，在最 小加工尺寸的二分之一以上。 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項3寫本頁) 驗 裝 經濟部智慧財產局員工消費合作社印製 564547 C8 一 ~~^--———^1.___ 、申請專利範圍 泛一種半導體積體龛路裝置，其特徵爲包含：第一電極， 其係用於設置在各記憶單元内的資訊儲存電容元件；第 一電極，其係與上述第一電極相對形成；及電容絕緣 膜，其係形成於上述第一及第二電極之間；上述電容絕 緣膜包含高電介質層或強電介質層；上述第一電極形成 柱狀或筒狀的立體形狀；其中 上述第二電極包含：第一層，其係形成於上述電容絕 緣膜端；及第二層，其係形成於上述第一層上； 上述第一層的膜厚T1滿足T1 >(d-2 X Tins ) / 2的條 伴。 ·、 上述第二層的膜厚T2滿足T2 > T1的條件。 其中的d爲上述第一電極之鄰接間距離或上述第一電 極之圓筒内徑尺寸，Tins爲上述電容絕緣膜的膜厚。 13.如申請專利範圍第6項之半導體積體電路裝置，其中 上述第一層爲貴重金屬膜、其矽化膜或氧化膜、或其 之化合物膜。 . 14·如申請專利範圍第1 3項之半導體積體電路裝置，其中 上述第一層爲白金膜、釕膜、矽化釕膜或SR〇 (SrRuOx)膜。 15·如申請專利範圍第1 4項之半導體積體電路裝置，其中 上述電容絕緣膜爲BST (Bax Sh Ti〇3)膜、ST〇 (SrTi03)膜或氧化鈕（Ta205)膜。 16·如申請專利範圍第1 4項之半導體積體電路裝置，其中 上述第一層爲氮化鈦膜； -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----r----------裝--- (請先閱讀背面之注意事項寫本頁) 經濟部智慧財產局員工消費合作社印製 564547 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 ' D8 六、申清專利枕圍 上述電容絕緣膜爲氧化鈕（Ta205)膜。 17.如申請專利範圍第1 4項之半導體積體電路裝置，其中 上述第二層爲IVb族、Vb族或VIb族元素構成之金屬 膜或其氮化膜、碎化膜或化合物膜。 18·如申請專利範圍第1 7項之半導體積體電路裝置，其中 上述第二層爲鎢（w)膜、鈦（Ti)膜、姮（Ta)膜、氮化 鎢（WN)膜、氮化鈦（TiN)膜、氮化鋰（TaN)膜、氮化鈦 鋁（ΤιΑΙΝ)膜、氮化鈥矽（TisiN)膜、氮化鎢矽（WSiN) 膜或氮化姮矽（TaSiN )膜。 19. 如申清專利範圍第i 7項之半導體積體電路裝置，其中 上述第二電極中，除上述第一及第二層之外，還具有 第二層，其包含：氮化鈦膜、氮化鈦矽膜或鈦化合物 膜。 20. —種半導體積體電路裝置的製造方法，其特徵爲具有： (a)孔加工步骤，其係經由第一層間絕緣膜，在半導 體基板主面的MISFET上形成位元線及第一層配線，形 成第二層間絕緣膜及電極形成用絕緣膜，在上述電極形 成用絕緣膜上加工孔； (b )第一電極形成步驟，其係形成埋入上述孔内部之 金屬或金屬化合物後，藉由清除上述電極形成用絕緣 膜，或藉由形成覆蓋上述孔内壁之金屬膜或金屬化合物 -膜，以形成柱狀或筒狀的第一電極； (c )堆積步驟，其係堆積用於覆蓋上述第一電極之強 電介質性或高電介質性的電容絕緣膜，繼續堆積第一導 . ^------------ (請先閱讀背面之注意事項1¾寫本頁) ·- -41 - 564547 A8 B8 C8 — -----—〇8 六、申請專利範圍 電層及第二導電雇； (請先閱讀背面之注意事項寫本頁) (d)第一電極形成步驟，其係藉由描繪上述第一及第 二導電層圖案來形成第二電極；及 一（e)蚀刻步驟，其係堆積用於覆蓋上述第二電極之第 三層間絕緣膜，實施到達上述第二電極之第_連接孔及 到達上述第一層配線之第二連接孔的加工。 1.如申巧專利範圍第2 〇項之半導體積體電路裝置的製造 方法，其中 蝕刻上述第二電極的步驟，係於蝕刻上述第二層後， 以一描繪圖案後之上述第二層作爲遮光罩，來蝕刻上述第 一層0 22·-種半導體積體電路裝置的製造方法，其特徵爲包含： (a) 第一電極形成步驟，其係形成於半導體基板主面 上所形成之第一絕緣膜上； (b) 電容絕緣膜形成步驟，其係形成於上述第一電極 上； „ (〇第二電極形成步驟，其係形成於上述電容絕緣膜 上； 經濟部智慧財產局員工消費合作社印製 (d)第二絕緣膜形成步驟，其係在上述第二電極上具 有露出弟一電極一部分的開口；及 (〇第一導體層形成步驟，其係形成於上述開口内； -其中，上述第二電極的形成步碟包含： (i)第一金屬層形成步驟，其係以含氧氣之化學氣相 成長法，形成於上述電容絕緣膜上；及 -42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X ^97公釐） 564547 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 s、申請專利範圍 第乳之第二金屬層形成步驟，其係形成於上述 弟一金屬層之上。 工逆 23·如申請專利範圍第22項之半導體積體電万法，其中上述第一金屬層爲白金膜及旬膜。“ 24. 如申請專利範圍第22項之半導體積體電路裝置的 万法’其中上述第二金屬層包含鶴膜或氮化鶴膜。25. 如：請專利範圍第22項之半導體積體電路裝 万法’其中上述第二金屬層係以濺錢法形成。 〇 26. -種半導體積體電路裝“製造方法，其特徵爲包本. 上ST二電極形成步驟，其係形成於半導體基板主面 上所形成足弟一絕緣膜上； (b)電容絕緣膜形成步驟，其係形成於上述第—電極 上 » >5^ :二：：電極形成步驟，其係對上述數個第-電極連 ，.貝形成於上述電容絕緣膜上； 其中上述第二電極的形成步驟包含： 膜金屬層形成步驟’其係；成於上述電容絕緣 (⑴第二金屬層形成步驟，其膜厚大於上述第一 層，並形成於上述第一金屬層之上。 、屬27. 如：請：：範圍，之半導體積體電 ·:’〃使上述罘-金屬層的電阻率小於上述第一金 屬層的電阻率。 “28. 如申請專利範圍第27項之半導體積體電路裝置的製造
    訂 -43 本纸張尺度適财國國家標準（CNS)A4規k (2W X 297公f
    申請專利範圍 經濟部智慧財產局員工消費合作社印製 全屬1、中上述弟—金屬層爲白金膜或IT膜，上述第二 i屬層馬鎢膜或氮化鎢膜。 29·—種半導體積體電路裝置的製造方法，其特徵爲包含： 於二：個第一電極形成步驟，其係相互分離，且形成 、+導植基板主面上所形成之第—絕緣膜上. 上⑻及電容絕緣膜形成步驟，其係形成於上述第一電極 接(:)第二電極形成步驟，其係對上述數個第一電極連 、貝形成於上述電容絕緣膜上； 其中上述第二電極的形成步驟包含： 、（上）帛-金屬層形成步驟，其係以填滿上述相互分離 (弟―電極間之方式，形成第—金屬層於上述電容 膜上；及 (11)第二金屬層形成步驟，其係形成於上述第一金 層上。 旬 讥如申請專利範圍第29項之半導體積體電路裝置的製造 方法，其中上述第二金屬層係以濺鍍法來形成。 31 ·如申請專利範圍第2 9項之半導體積體電路裝置的製造 方法，其中上述第二金屬層係由以濺鍍法形成之第三金 屬層與在其上以化學氣相成長法所形成之第四金屬層 形成。 32、如申請專利範圍第2 9項之半導體積體電路裝置的製造 方法，其中使上述第二金屬層的膜厚大於上述第一金屬 層的膜厚。 -44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項寫本頁} L 裝 訂· 564547 A8 B8 C8" D8 、申請專利範圍 33.如申請專利範圍_第2 9項之半導體積體電路裝置的製造 方法，其中上述第一金屬層爲白金膜或釕膜，上述第二 金屬層爲鶏膜或氮化鴒膜。 --------_--------裝___ (請先閱讀背面之注意事項HI寫本頁) •laj1 - -線， 經濟部智慧財產局員工消費合作社印制衣 -45- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706545B (zh) * 2018-09-20 2020-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI716146B (zh) * 2018-10-09 2021-01-11 美商美光科技公司 包括具有氫氣阻障材料之垂直電晶體之裝置及相關方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134715A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003068882A (ja) * 2001-08-08 2003-03-07 Huabang Electronic Co Ltd 記憶装置のストレージノード及びその製造方法
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
KR100416608B1 (ko) * 2002-01-16 2004-02-05 삼성전자주식회사 반도체 메모리 장치 및 그의 제조방법
KR100505043B1 (ko) * 2002-05-25 2005-07-29 삼성전자주식회사 커패시터 형성 방법
US6770932B2 (en) * 2002-07-10 2004-08-03 Kabushiki Kaisha Toshiba Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof
KR100449253B1 (ko) * 2002-07-16 2004-09-18 주식회사 하이닉스반도체 커패시터 제조방법
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법
KR100895827B1 (ko) * 2002-12-20 2009-05-06 주식회사 하이닉스반도체 캐패시터의 플레이트 전극 콘택 형성 방법
JP2004228405A (ja) 2003-01-24 2004-08-12 Renesas Technology Corp 半導体装置の製造方法
JP4470144B2 (ja) * 2003-03-19 2010-06-02 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2005108876A (ja) * 2003-09-26 2005-04-21 Toshiba Corp 半導体装置及びその製造方法
US20050070043A1 (en) * 2003-09-30 2005-03-31 Koji Yamakawa Semiconductor device and method for manufacturing the same
JP4282450B2 (ja) 2003-12-01 2009-06-24 エルピーダメモリ株式会社 半導体装置の製造方法
WO2005112118A1 (ja) 2004-05-14 2005-11-24 Renesas Technology Corp. 半導体記憶装置
JP4571836B2 (ja) * 2004-07-23 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7727897B2 (en) * 2005-08-30 2010-06-01 Sharp Laboratories Of America, Inc. Method of etching a TE/PCMO stack using an etch stop layer
KR100733460B1 (ko) * 2005-12-28 2007-06-29 주식회사 하이닉스반도체 반도체 소자의 메탈 콘택 형성 방법
JP4267010B2 (ja) * 2006-08-02 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
US7592273B2 (en) * 2007-04-19 2009-09-22 Freescale Semiconductor, Inc. Semiconductor device with hydrogen barrier and method therefor
KR100883139B1 (ko) * 2007-06-28 2009-02-10 주식회사 하이닉스반도체 루테늄계 전극을 구비한 캐패시터 및 그 제조 방법
JP2009164535A (ja) * 2008-01-10 2009-07-23 Elpida Memory Inc 半導体装置、及びその製造方法
JP5277717B2 (ja) * 2008-05-15 2013-08-28 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010062329A (ja) * 2008-09-03 2010-03-18 Toshiba Corp 半導体装置及びその製造方法
JP4968747B2 (ja) 2009-02-03 2012-07-04 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体素子
KR101087846B1 (ko) * 2010-11-04 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101824735B1 (ko) * 2010-12-15 2018-02-01 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR101173480B1 (ko) 2011-01-31 2012-08-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR101981724B1 (ko) 2012-04-18 2019-05-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2014220423A (ja) * 2013-05-09 2014-11-20 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
KR102282195B1 (ko) 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
WO2021056984A1 (zh) * 2019-09-27 2021-04-01 福建省晋华集成电路有限公司 电接触结构、接触垫版图及结构、掩模板组合及制造方法
TWI737087B (zh) * 2019-12-19 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142437A (en) * 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method
US5218512A (en) * 1991-08-16 1993-06-08 Rohm Co., Ltd. Ferroelectric device
KR960006692A (ko) * 1994-07-15 1996-02-23 엄태희 평면 진동판 스피커
JP2697645B2 (ja) * 1994-10-31 1998-01-14 日本電気株式会社 半導体装置の製造方法
JP3597328B2 (ja) * 1995-12-08 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
DE19640218C2 (de) * 1996-09-30 2000-11-02 Siemens Ag Integrierte Halbleiterspeicheranordnung mit Speicherkondensatoren
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
JPH10223855A (ja) * 1997-02-06 1998-08-21 Hitachi Ltd 半導体メモリ装置及び半導体メモリ装置の製造方法
TW334611B (en) * 1997-02-24 1998-06-21 Mos Electronics Taiwan Inc The processes and structure for trenched stack-capacitor (II)
US6177361B1 (en) * 1997-05-23 2001-01-23 Micron Technology, Inc. In-situ formation of metal oxide and ferroelectric oxide films
JPH10335581A (ja) 1997-05-29 1998-12-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10340871A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 研磨方法及び半導体装置の製造方法
JP2926050B2 (ja) * 1997-07-24 1999-07-28 松下電子工業株式会社 半導体装置及びその製造方法
JPH11168200A (ja) * 1997-10-01 1999-06-22 Mitsubishi Electric Corp キャパシタを有する半導体装置およびその製造方法
JPH11145410A (ja) 1997-11-13 1999-05-28 Toshiba Corp 半導体装置およびその製造方法
US5827766A (en) * 1997-12-11 1998-10-27 Industrial Technology Research Institute Method for fabricating cylindrical capacitor for a memory cell
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6150706A (en) * 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
TW384544B (en) * 1998-04-23 2000-03-11 United Silicon Inc Method of manufacturing cylindrical capacitors
JP4809961B2 (ja) * 1998-08-07 2011-11-09 株式会社東芝 半導体装置及びその製造方法
KR100505397B1 (ko) * 1998-12-30 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의캐패시터제조방법
JP4737789B2 (ja) * 1999-06-18 2011-08-03 株式会社東芝 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706545B (zh) * 2018-09-20 2020-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US11049870B2 (en) 2018-09-20 2021-06-29 Toshiba Memory Corporation Semiconductor memory device
TWI716146B (zh) * 2018-10-09 2021-01-11 美商美光科技公司 包括具有氫氣阻障材料之垂直電晶體之裝置及相關方法
US11658246B2 (en) 2018-10-09 2023-05-23 Micron Technology, Inc. Devices including vertical transistors, and related methods and electronic systems

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